[go: up one dir, main page]

KR101818244B1 - 횡전계형 액정표시장치 - Google Patents

횡전계형 액정표시장치 Download PDF

Info

Publication number
KR101818244B1
KR101818244B1 KR1020110031900A KR20110031900A KR101818244B1 KR 101818244 B1 KR101818244 B1 KR 101818244B1 KR 1020110031900 A KR1020110031900 A KR 1020110031900A KR 20110031900 A KR20110031900 A KR 20110031900A KR 101818244 B1 KR101818244 B1 KR 101818244B1
Authority
KR
South Korea
Prior art keywords
common
electrode
layer
wiring
transparent conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020110031900A
Other languages
English (en)
Other versions
KR20120114107A (ko
Inventor
김정환
박병현
이섭
송지원
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020110031900A priority Critical patent/KR101818244B1/ko
Publication of KR20120114107A publication Critical patent/KR20120114107A/ko
Application granted granted Critical
Publication of KR101818244B1 publication Critical patent/KR101818244B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)

Abstract

본 발명의 일 실시 예에 따른 횡전계형 액정표시장치는 기판, 상기 기판 상에 형성되며, 금속층 및 투명도전층을 포함하는 게이트 라인, 게이트 전극 및 공통 배선, 상기 게이트 라인, 게이트 전극 및 공통 배선 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 형성되며, 상기 게이트 전극에 대응되는 영역에 형성된 활성층, 상기 활성층과 동일층 상에 위치하며, 상기 활성층과 접속된 소스 전극과 드레인 전극 및 상기 게이트 라인과 교차하는 데이터 라인, 상기 소스 전극, 드레인 전극 및 데이터 라인 상에 위치하는 보호막 및 상기 보호막 상에 위치하며, 상기 공통 배선과 접속하는 공통 전극 및 상기 드레인 전극과 접속하는 화소 전극을 포함할 수 있다.

Description

횡전계형 액정표시장치{IN-PLANE SWITCHING MODE LIQUID CRYSTAL DISPLAY}
본 발명은 횡전계형 액정표시장치에 관한 것으로, 데이터 라인과 최외곽 전극 간의 커플링 캐패시턴스를 감소시켜 크로스토크를 개선할 수 있는 횡전계형 액정표시장치에 관한 것이다.
일반적으로 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 구동된다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. 상기 액정표시장치는 공통 전극이 형성된 컬러필터 기판과 화소 전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통 전극과 화소 전극이 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다.
그러나, 상하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 가지고 있다. 따라서, 상기의 단점을 극복하기 위해 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다.
도 1은 종래 횡전계형 액정표시장치의 서브픽셀을 나타낸 단면도이고, 도 2는 횡전계형 액정표시장치의 크로스토크가 발생한 현상을 나타낸 도면이다.
도 1을 참조하면, 제 1 기판(5) 상에 게이트 전극(10)과 게이트 절연막(15)이 형성되고, 활성층(20)이 게이트 전극(10) 상에 형성된다. 활성층(20)에는 소스 전극(25a)과 드레인 전극(25b)이 접속되어 스위칭 박막트랜지스터를 구성하고, 서브픽셀의 가장자리에 데이터 라인(25c)이 형성된다. 그리고, 제 1 기판(5) 상에 형성된 소자를 보호하는 보호막(30)이 형성되고, 드레인 전극(25b)과 연결된 화소 전극(41)과 공통 배선(미도시)과 연결된 공통 전극(42)이 교번하여 형성된다.
그리고, 제 2 기판(50) 상에 블랙매트릭스(55)와 컬러필터(60)가 형성되고, 이들을 덮는 오버코트층(70)이 형성된다. 제 1 기판(5)과 제 2 기판(50) 사이에 액정(80)이 개재되어 종래 횡전계형 액정표시장치를 구성한다.
상기와 같은 구성으로 이루어진 종래 횡전계형 액정표시장치는 데이터 라인(25c)과 인접하는 공통 전극(42) 또는 화소 전극(41)의 커플링 캐패시턴스(coupling capacitance)에 의한 임의의 전위차가 형성되어, 서브픽셀의 최외곽에 이상 전계가 형성된다. 이에 따라, 도 2에 도시된 바와 같이, 횡전계형 액정표시장치의 전체 표시면에서 중심 부분은 백색을 구현하고 외곽 영역은 블랙을 구현할 때, 중심 부분의 상하 영역에서 크로스토크에 의해 밝은 블랙이 구현되는 문제점이 있다.
본 발명은 데이터 라인과 최외곽 전극 간의 커플링 캐패시턴스를 감소시켜 크로스토크를 개선할 수 있는 횡전계형 액정표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 횡전계형 액정표시장치는 기판, 상기 기판 상에 형성되며, 금속층 및 투명도전층을 포함하는 게이트 라인, 게이트 전극 및 공통 배선, 상기 게이트 라인, 게이트 전극 및 공통 배선 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 형성되며, 상기 게이트 전극에 대응되는 영역에 형성된 활성층, 상기 활성층과 동일층 상에 위치하며, 상기 활성층과 접속된 소스 전극과 드레인 전극 및 상기 게이트 라인과 교차하는 데이터 라인, 상기 소스 전극, 드레인 전극 및 데이터 라인 상에 위치하는 보호막 및 상기 보호막 상에 위치하며, 상기 공통 배선과 접속하는 공통 전극 및 상기 드레인 전극과 접속하는 화소 전극을 포함할 수 있다.
상기 공통 배선으로부터 연장되는 공통 보조배선은 상기 데이터 라인과 인접하며 나란하게 배열될 수 있다.
상기 공통 보조배선의 투명도전층의 폭은 상기 공통 보조배선의 금속층의 폭보다 클 수 있다.
상기 공통 보조배선의 투명도전층은 상기 공통 보조배선의 금속층의 상부 또는 하부에 위치할 수 있다.
상기 게이트 라인, 게이트 전극, 공통 배선 및 공통 보조배선의 투명도전층은 ITO, IZO 및 ITZO 중 선택된 어느 하나일 수 있다.
삭제
상기 화소 전극은 상기 보호막을 관통하는 제 2 콘택홀을 통해 상기 드레인 전극과 접속될 수 있다.
상기 투명도전층의 폭은 평면 상에서 상기 데이터 라인과 상기 화소 전극 사이 거리보다 작을 수 있다.
본 발명의 일 실시 예에 따른 횡전계형 액정표시장치는 데이터 라인과 인접한 공통 보조 배선에 투명도전층을 더 형성하고, 투명도전층의 폭을 넓게 형성함으로써, 데이터 라인과 화소 전극 간의 커플링 캐패시턴스를 감소시켜 크로스토크를 방지할 수 있는 이점이 있다. 또한, 투명도전층을 사용함으로써, 개구율이 감소하는 것을 방지할 수 있는 이점이 있다.
도 1은 종래 횡전계형 액정표시장치의 서브픽셀을 나타낸 단면도.
도 2는 횡전계형 액정표시장치의 크로스토크가 발생한 현상을 나타낸 도면.
도 3은 본 발명의 일 실시 예에 따른 횡전계형 액정표시장치를 나타낸 평면도.
도 4는 도 3의 I-I'에 따라 절취한 부분의 단면도.
도 5는 도 4의 R영역을 확대하여 나타낸 도면.
도 6a 내지 도 6e는 본 발명의 횡전계형 액정표시장치의 제조방법을 공정별로 나타낸 도면.
도 7 및 도 8은 본 발명의 공통 보조 배선의 폭에 따라 횡전계형 액정표시장치의 크로스토크를 측정한 결과를 나타낸 도면.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시 예들을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일 실시 예에 따른 횡전계형 액정표시장치를 나타낸 평면도이고, 도 4는 도 3의 I-I'에 따라 절취한 부분의 단면도이고, 도 5는 도 4의 R영역을 확대하여 나타낸 도면이다. 하기에서는 설명의 편의를 위해 액정표시장치의 어레이 기판과 서브픽셀들을 나타내고 설명하기로 한다.
도 3을 참조하면, 본 발명의 실시 예에 따른 횡전계형 액정표시장치(100)는 제 1 기판(105) 상에 일 방향으로 배열된 게이트 라인(105), 상기 게이트 라인(110)과 인접하여 나란하게 배열된 공통 배선(120) 및 상기 게이트 라인(110)과 교차하여 복수의 서브픽셀(P)을 구획하는 데이터 라인(130)이 위치한다. 그리고, 상기 각 서브픽셀(P)에서 상기 게이트 라인(110)과 데이터 라인(130)의 교차 영역에는 상기 게이트 라인(110)으로 이루어진 게이트 전극(112)이 위치하고, 데이터 라인(130)으로부터 연장된 소스 전극(132)과 소스 전극(132)으로부터 이격된 드레인 전극(133)이 위치한다.
그리고, 상기 각 서브픽셀(P) 내에 상기 드레인 전극(133)과 제 1 콘택홀(CH1)을 통해 연결되며, 상기 공통 배선(120)과 중첩하는 화소 전극(150)이 위치한다. 화소 전극(150)은 서브픽셀(P) 내에서 일정 간격 이격되어 분기되어 배열된다. 상기 공통 배선(120)과 중첩하는 화소 전극(150)은 공통 배선(120)과 스토리지 캐패시터(Cst)를 이룬다.
그리고, 상기 서브픽셀(P)의 가장자리에는 상기 공통 배선(120)으로부터 분기된 공통 보조 배선(122)이 상기 데이터 라인(130)과 인접하여 나란하게 위치한다. 또한, 상기 공통 보조 배선(122) 사이에는 일정 간격 이격되게 배열된 공통 전극(151)이 제 2 콘택홀(CH2)을 통해 상기 공통 보조 배선(122)과 연결된다. 그리고, 공통 전극(151)은 상기 화소 전극(150)과 서로 교번하여 동일 평면 상에 배열된다. 또한, 상기 공통 전극(151), 화소 전극(150), 공통 보조 배선(122) 및 데이터 라인(130)은 각각 서로 나란하게 배열되며, 일정 각도로 꺽인 구조로 이루어진다.
보다 자세하게, 본 발명의 일 실시 예에 따른 횡전계형 액정표시장치의 구조를 도 4를 참조하여 설명하면 다음과 같다.
도 4를 참조하면, 본 발명에 일 실시 예에 따른 횡전계형 액정표시장치(100)는 스위칭 소자인 박막트랜지스터(TFT)와 화소 전극(150) 및 공통 전극(151)이 형성된 제 1 기판(105)과, 컬러필터(170) 및 블랙매트릭스(165)가 형성된 제 2 기판(160), 및 제 1 기판(105)과 제 2 기판(160) 사이에 개재된 액정층(180)으로 구성된다.
제 1 기판(105) 상에 게이트 전극(110), 공통 배선(120) 및 공통 보조 배선(122)이 위치한다. 게이트 전극(110), 공통 배선(120) 및 공통 보조 배선(122)은 각각 투명도전층(111a, 111b, 111c)과 금속층(112a, 112b, 112c)의 2층 구조로 이루어진다. 여기서, 투명도전층(111a, 111b, 111c)은 ITO, IZO 및 ITZO 중 선택된 어느 하나로 이루어지며, 금속층(112a, 112b, 112c)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 구리(Cu), 금(Au) 및 티타늄(Ti) 중 선택된 어느 하나로 이루어진다.
상기 게이트 전극(110), 공통 배선(120) 및 공통 보조 배선(122) 상에 이들을 절연시키는 게이트 절연막(125)이 위치하고, 게이트 절연막(125) 상에 활성층(129a)이 위치한다. 그리고, 활성층(129a)에 각각 접속되는 소스 전극(132) 및 드레인 전극(133)이 위치하고, 공통 보조 배선(122)과 인접한 영역에 데이터 라인(130)이 위치한다.
여기서, 데이터 라인(130)은 활성층(129a)과 동일한 물질로 이루어진 실리콘층(129b)과, 소스 전극(132) 및 드레인 전극(133)과 동일한 물질로 이루어진 도전층(134)으로 이루어진다. 따라서, 활성층(129a), 소스 전극(132), 드레인 전극(133) 및 게이트 전극(110)을 포함하는 박막트랜지스터(TFT)를 구성한다.
박막트랜지스터(TFT) 상에 보호막(140)이 위치하고, 보호막(140) 상에 보호막(140)을 관통하는 제 1 콘택홀(CH1)을 통해 드레인 전극(133)과 접속된 화소 전극(150)이 위치한다. 또한, 화소 전극(150)과 동일 평면 상에 공통 전극(150)이 상기 화소 전극(150)과 교번하여 위치한다.
제 1 기판(105)과 대향하는 제 2 기판(160)에는 적색, 녹색 및 청색의 컬러필터(160)가 위치하고, 컬러필터(160)마다 블랙매트릭스(165)가 위치한다. 블랙매트릭스(165)는 제 1 기판(105)의 공통 보조 배선(122) 및 데이터 라인(130)과 대응되는 영역에 위치하여 색의 혼색을 방지한다. 그리고, 컬러필터(160) 및 블랙매트릭스(165)를 덮는 오버코트층(175)이 위치한다. 상기 제 1 기판(105)과 제 2 기판(160) 사이에는 액정층(180)이 개재되어 본 발명의 일 실시 예에 따른 횡전계형 액정표시장치(100)를 구성한다.
한편, 본 발명은 공통 보조 배선(122)이 투명도전층(111c)과 금속층(112c)으로 이루어진 것을 특징으로 한다. 앞선 종래 기술에서 설명한 바와 같이, 데이터 라인(130)과 데이터 라인(130)과 인접한 화소 전극(150) 사이에 커플링 캐패시터로 인해 크로스토크가 발생되는 문제점이 있다.
본 발명에서는 데이터 라인(130) 하부에 위치한 공통 보조 배선(122)을 투명도전층(111c)과 금속층(112c)의 2층 구조로 형성하고, 투명도전층(111c)의 폭(W1)을 금속층(112c)의 폭(W2)보다 크게 형성한다. 따라서, 공통 보조 배선(122)의 폭이 넓어짐에 따라 데이터 라인(130)과 공통 보조 배선(122)의 커플링 캐패시턴스가 커지게 된다. 그러므로, 종래 데이터 라인(130)과 화소 전극(150) 사이의 커플링 캐패시턴스가 데이터 라인(130)과 공통 보조 배선(122) 사이의 커플링 캐패시턴스로 분산되게 되어, 데이터 라인(130)과 화소 전극(150) 사이의 커플링 캐패시턴스를 감소시킬 수 있다.
또한, 본 발명에서는 공통 보조 배선(122)의 폭을 증가시키기 위해, 투명도전층(111c)을 형성하고, 투명도전층(111c)의 폭(W1)을 넓게 함으로써, 제 1 기판(105) 하부로부터 입사되는 광을 차단하지 않아 개구율이 저하되는 것을 방지할 수 있는 이점이 있다. 그리고, 투명도전층(111c)의 폭(W1)은 평면 상에서 데이터 라인(130)과 화소 전극(150) 사이의 간격보다 작게 이루어진다. 여기서, 투명도전층(111c)의 폭(W1)이 평면 상에서 데이터 라인(130)과 화소 전극(150) 사이의 간격보다 작게 이루어지면, 투명도전층(111c)이 화소 전극(150)과 가까워지는 것을 방지하여 화소 전극(150)과 투명도전층(111c)의 커플링 캐패시턴스가 커지는 것을 방지할 수 있다.
한편, 본 발명의 공통 보조 배선(122)은 도 4에 도시된 바와 같이, 투명도전층(111c)이 하부에 위치하고 투명도전층(111c) 상에 금속층(112c)이 위치하도록 형성할 수 있다. 이와는 달리, 도 5에 도시된 바와 같이, 공통 보조 배선(122)은 금속층(112c)이 하부에 위치하고 금속층(112c) 상에 투명도전층(111c)이 위치하도록 형성할 수도 있다. 이와 같은 공통 보조 배선(122)의 적층 구조는 광을 투과하는 투명도전층(111c)으로 인해 자유롭게 형성할 수 있다.
이하, 본 발명의 일 실시 예에 따른 횡전계형 액정표시장치의 제조방법을 설명하면 다음과 같다. 하기에서는 전술한 도 4의 구조에 따른 횡전계형 액정표시장치의 제조방법을 예로 설명한다.
도 6a 내지 도 6e는 본 발명의 횡전계형 액정표시장치의 제조방법을 공정별로 나타낸 도면이다.
도 6a를 참조하면, 본 발명의 일 실시 예에 따른 횡전계형 액정표시장치의 제조방법은 제 1 기판(105) 상에 투명한 도전물질 예를 들어 ITO, IZO 및 ITZO 중 선택된 어느 하나를 증착하고, 저저항 특성을 갖는 금속물질 예를 들면 알루미늄(Al), 알루미늄 합금, 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 및 금(Au) 중 선택되는 하나의 금속물질을 증착한다. 그리고, 하프톤 마스크인 제 1 마스크를 이용하여 상기 투명도전물질 및 금속물질을 패터닝하여 게이트 전극(110), 공통 배선(120) 및 공통 보조 배선(122)을 형성한다.
이때, 투명도전물질 및 금속물질을 동일하게 패터닝하여 게이트 전극(110) 및 공통 배선(120)을 형성하고, 공통 보조 배선(122)의 경우, 투명도전층(111c)의 폭이 금속층(112c)의 폭보다 크게 형성한다. 따라서, 투명도전층(111a, 111b, 111c) 및 금속층(112a, 112b, 112c)을 포함하는 게이트 전극(110), 공통 배선(120) 및 공통 보조 배선(122)을 형성한다.
앞서 설명한 바와 같이, 본 발명에서는 데이터 라인(130) 하부에 위치한 공통 보조 배선(122)을 투명도전층(111c)과 금속층(112c)의 2층 구조로 형성하고, 투명도전층(111c)의 폭을 금속층(112c)의 폭보다 크게 형성한다. 따라서, 공통 보조 배선(122)의 폭이 넓어짐에 따라 데이터 라인(130)과 공통 보조 배선(122)의 커플링 캐패시턴스가 커지게 된다. 그러므로, 종래 데이터 라인(130)과 화소 전극(150) 사이의 커플링 캐패시턴스가 데이터 라인(130)과 공통 보조 배선(122) 사이의 커플링 캐패시턴스로 분산되게 되어, 데이터 라인(130)과 화소 전극(150) 사이의 커플링 캐패시턴스를 감소시킬 수 있다.
또한, 본 발명에서는 공통 보조 배선(122)의 폭을 증가시키기 위해, 투명도전층(111c)을 형성하고, 투명도전층(111c)의 폭을 넓게 함으로써, 제 1 기판(105) 하부로부터 입사되는 광을 차단하지 않아 개구율이 저하되는 것을 방지할 수 있는 이점이 있다. 그리고, 본 발명에서는 투명도전층(111c)의 폭을 평면 상에서 데이터 라인(130)과 화소 전극(150) 사이의 간격보다 작게 형성함으로써, 공통 보조 배선(112)이 화소 전극(150)과 가까워지는 것을 방지하여 화소 전극(150)과 공통 보조 배선(112)의 커플링 캐패시턴스가 커지는 것을 방지할 수 있다.
본 실시 예에서는 투명도전층(111a, 111b, 111c)이 하부에 위치하고, 금속층(112a, 112b, 112c)이 상부에 위치하는 것으로 설명하였지만, 이와는 달리, 투명도전층(111a, 111b, 111c)이 상부에 위치하고, 금속층(112a, 112b, 112c)이 하부에 위치하게 형성할 수도 있다.
이어, 도 6b를 참조하면, 게이트 전극(110), 공통 배선(120) 및 공통 보조 배선(122)이 형성된 제 1 기판(105) 상에 무기 절연물질 예를 들면 산화실리콘(SiOx) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(125)을 형성한다.
다음, 게이트 절연막(125)이 형성된 제 1 기판(105) 상에 비정질 실리콘 또는 비정질 실리콘을 결정화한 다결정 실리콘을 형성하고, 그 상부에 저저항 특성을 갖는 금속물질 예를 들면 알루미늄(Al), 알루미늄 합금, 구리(Cu), 구리 합금, 크롬(Cr), 몰리브덴(Mo) 및 티타늄(Ti) 중 선택되는 하나의 금속물질을 증착한다. 그리고, 하프톤 마스크인 제 2 마스크를 이용하여 이들을 동시에 패터닝하여, 활성층(129a), 소스 전극(132), 데이터 전극(133), 데이터 라인(130)을 형성한다.
이때, 활성층(129a), 소스 전극(132) 및 드레인 전극(133)은 회절노광되어 그 크기가 상이하나, 데이터 라인(130)은 크기가 동일한 실리콘층(129b) 및 도전층(134)을 포함하여 형성된다. 따라서, 게이트 전극(110), 활성층(129a), 소스 전극(132) 및 드레인 전극(133)을 포함하는 박막트랜지스터(TFT)가 형성된다.
다음, 도 6c를 참조하면, 상기 박막트랜지스터(TFT)가 형성된 제 1 기판(105) 전면에 무기절연물질 예를 들면 산화실리콘(SiOx) 또는 질화실리콘(SiNx)을 증착하고 제 3 마스크를 이용하여 패터닝하여 제 1 콘택홀(CH1)이 형성된 보호막(140)을 형성한다. 이때, 도시하지 않았지만, 공통 보조 배선(122)을 노출하는 제 2 콘택홀(미도시)도 형성된다.
이어, 도 6d를 참조하면, 상기 제 1 기판(105) 상에 투명한 도전 물질 예를 들면 ITO, IZO 및 ITZO 중 선태된 어느 하나를 증착하고 제 4 마스크를 이용하여 패터닝함으로써, 화소 전극(150) 및 공통 전극(151)을 형성한다. 이때, 화소 전극(150)은 제 1 콘택홀(CH1)을 통해 박막트랜지스터(TFT)의 드레인 전극(133)과 접속되고, 공통 전극(151)은 제 2 콘택홀(미도시)을 통해 공통 보조 배선(122)과 접속된다.
다음, 도 6e를 참조하면, 제 2 기판(160) 상에 카본블랙과 같은 물질을 도포하고 패터닝하여 블랙매트릭스(165)를 형성하고, 적색 컬러필터 물질, 녹색 컬러필터 물질 및 청색의 컬러필터물질을 순차적으로 형성하여 컬러필터(170)를 형성한다. 이어, 컬러필터(170) 상에 오버코트층(175)을 형성한다.
이어, 제 1 기판(105)과 제 2 기판(160) 사이에 액정층(180)을 개재하고 합착함으로써, 본 발명의 일 실시 예에 따른 횡전계형 액정표시장치(100)를 제조한다.
도 7 및 도 8은 본 발명의 공통 보조 배선의 폭에 따라 횡전계형 액정표시장치의 크로스토크를 측정한 결과를 나타낸 도면이다.
도 7을 참조하면, 좌측은 공통 보조 배선의 폭이 2㎛였을 때의 크로스토크를 나타내고, 우측은 공통 보조 배선의 폭을 3㎛로 넓혔을 때의 크로스토크를 나타낸다. 도 7에 나타나는 바와 같이, 공통 보조 배선의 폭이 3㎛일 때가 2㎛일 때보다 크로스토크가 1.8% 개선된 것을 알 수 있다.
또한, 도 8을 참조하면, 공통 보조 배선의 폭을 2㎛, 2.5㎛ 및 3㎛로 형성하였을 때, 크로스토크가 점점 감소하는 것을 알 수 있다.
상기와 같이, 본 발명의 일 실시 예에 따른 횡전계형 액정표시장치는 데이터 라인과 인접한 공통 보조 배선에 투명도전층을 더 형성하고, 투명도전층의 폭을 넓게 형성함으로써, 데이터 라인과 화소 전극 간의 커플링 캐패시턴스를 감소시켜 크로스토크를 방지할 수 있는 이점이 있다. 또한, 투명도전층을 사용함으로써, 개구율이 감소하는 것을 방지할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (7)

  1. 기판;
    상기 기판 상에 형성되며, 금속층 및 투명도전층을 포함하는 게이트 라인 및 게이트 전극과, 공통 배선 및 공통 보조배선;
    상기 게이트 라인, 게이트 전극, 공통 배선 및 공통 보조배선 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 형성되며, 상기 게이트 전극에 대응되는 영역에 형성된 활성층;
    상기 활성층과 동일층 상에 위치하며, 상기 활성층과 접속된 소스 전극과 드레인 전극 및 상기 게이트 라인과 교차하는 데이터 라인;
    상기 소스 전극, 드레인 전극 및 데이터 라인 상에 위치하는 보호막; 및
    상기 보호막 상에 위치하며, 상기 공통 보조배선을 통해 상기 공통 배선과 접속하는 공통 전극 및 상기 드레인 전극과 접속하는 화소 전극을 포함하고,
    상기 공통 보조배선의 투명 도전층은 상기 공통배선의 투명 도전층으로부터 연장되는 제 1 폭을 가지며, 상기 공통 보조배선의 금속층은 상기 공통배선의 금속층으로부터 연장되며 상기 제1 폭보다 작은 제 2 폭을 가지며,
    상기 제 1 폭은 평면 상에서 상기 데이터 라인과 상기 화소전극 사이의 간격보다 작고,
    상기 공통배선의 투명 도전층의 폭과 상기 공통배선의 금속층의 폭은 동일하며,
    상기 게이트 전극의 투명 도전층의 폭과 상기 게이트 전극의 금속층의 폭은 동일한 횡전계형 액정표시장치.
  2. 제 1항에 있어서,
    상기 공통 보조배선은 상기 데이터 라인과 인접하며 나란하게 배열된 횡전계형 액정표시장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 공통 보조배선의 투명도전층은 상기 공통 보조배선의 금속층의 상부 또는 하부에 위치하는 횡전계형 액정표시장치.
  5. 제 1항에 있어서,
    상기 게이트 라인 및 게이트 전극과, 공통 배선 및 공통 보조배선의 투명도전층은 ITO, IZO 및 ITZO 중 선택된 어느 하나인 횡전계형 액정표시장치.
  6. 제 1항에 있어서,
    상기 화소 전극은 상기 보호막을 관통하는 제 2 콘택홀을 통해 상기 드레인 전극과 접속되는 횡전계형 액정표시장치.
  7. 삭제
KR1020110031900A 2011-04-06 2011-04-06 횡전계형 액정표시장치 Active KR101818244B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110031900A KR101818244B1 (ko) 2011-04-06 2011-04-06 횡전계형 액정표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110031900A KR101818244B1 (ko) 2011-04-06 2011-04-06 횡전계형 액정표시장치

Publications (2)

Publication Number Publication Date
KR20120114107A KR20120114107A (ko) 2012-10-16
KR101818244B1 true KR101818244B1 (ko) 2018-01-15

Family

ID=47283457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110031900A Active KR101818244B1 (ko) 2011-04-06 2011-04-06 횡전계형 액정표시장치

Country Status (1)

Country Link
KR (1) KR101818244B1 (ko)

Also Published As

Publication number Publication date
KR20120114107A (ko) 2012-10-16

Similar Documents

Publication Publication Date Title
US9335600B2 (en) Liquid crystal display device and method for fabricating the same
US8852975B2 (en) Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
KR101352113B1 (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조방법
KR101225440B1 (ko) 액정 표시 장치 및 그 제조 방법
KR101925983B1 (ko) 액정표시소자 및 그 제조방법
US9269818B2 (en) Array substrate for liquid crystal display device and method for fabricating the same
US20080180623A1 (en) Liquid crystal display device
KR101269002B1 (ko) 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법
KR20060079040A (ko) 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법
KR20130014290A (ko) 횡전계형 액정표시장치 및 이의 제조 방법
KR101980774B1 (ko) 컬러필터를 가지는 박막트랜지스터 기판 및 그 제조 방법
KR100752950B1 (ko) 씨오티구조 액정표시장치 및 그 제조방법
US8368855B2 (en) Method of manufacturing a liquid crystal display device comprising an organic film and a reflection electrode having an embossed pattern
KR101056012B1 (ko) 액정표시장치 및 그 제조방법
KR101953141B1 (ko) 에프에프에스 방식 액정표시장치용 어레이기판 및 제조방법
KR101323477B1 (ko) 액정표시장치 및 그 제조 방법
KR20100066219A (ko) 액정표시장치 및 그 제조방법
CN100498486C (zh) 用于液晶显示装置的阵列基板及其制造方法
KR101734467B1 (ko) 횡전계형 액정표시장치 및 이의 제조 방법
JP2009151285A (ja) 液晶表示装置及びその製造方法
KR20150021323A (ko) 횡전계형 액정표시장치 어레이 기판
US7863613B2 (en) Thin film transistor array of horizontal electronic field applying type and method for fabricating the same
KR101423909B1 (ko) 표시 기판 및 이를 구비하는 액정 표시 장치
KR101818244B1 (ko) 횡전계형 액정표시장치
KR101929036B1 (ko) 표시장치

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

AMND Amendment
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E601 Decision to refuse application
PE0601 Decision on rejection of patent

St.27 status event code: N-2-6-B10-B15-exm-PE0601

AMND Amendment
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PX0901 Re-examination

St.27 status event code: A-2-3-E10-E12-rex-PX0901

PX0701 Decision of registration after re-examination

St.27 status event code: A-3-4-F10-F13-rex-PX0701

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

U11 Full renewal or maintenance fee paid

Free format text: ST27 STATUS EVENT CODE: A-4-4-U10-U11-OTH-PR1001 (AS PROVIDED BY THE NATIONAL OFFICE)

Year of fee payment: 9