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KR101752011B1 - 더 큰 ｍｅｍｓ 디바이스를 대체하기 위해 복수의 더 작은 ｍｅｍｓ 디바이스를 이용하는 방법 - Google Patents

더 큰 ｍｅｍｓ 디바이스를 대체하기 위해 복수의 더 작은 ｍｅｍｓ 디바이스를 이용하는 방법 Download PDF

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KR101752011B1
KR101752011B1 KR1020117012861A KR20117012861A KR101752011B1 KR 101752011 B1 KR101752011 B1 KR 101752011B1 KR 1020117012861 A KR1020117012861 A KR 1020117012861A KR 20117012861 A KR20117012861 A KR 20117012861A KR 101752011 B1 KR101752011 B1 KR 101752011B1
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찰스 고든 스미스
리차드 엘. 나이프
비크람 조시
로베르토 가디
아나르츠 우나무노
로베르투스 페트루스 반 캄펜
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카벤디시 키네틱스, 인크.
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Abstract

본원에 개시된 실시예들은 일반적으로 개별적인 더 큰 MEMS 디바이스 또는 디지털 가변 커패시터의 기능을 대체하기 위하여 다수의 작은 MEMS 디바이스들을 사용하는 것을 포함한다. 다수의 더 작은 MEMS 디바이스들은 더 큰 디바이스와 동일한 기능을 수행하지만, 더 작은 크기 때문에, 이들은 CMOS(complementary metal oxide semiconductor) 호환가능한 프로세스들을 사용하여 캐비티 내에 캡슐화될 수 있다. 다수의 더 작은 디바이스에 걸친 신호 평균화는 더 작은 디바이스들의 어레이의 정확도가 더 큰 디바이스와 등가로 되는 것을 허용한다. 프로세스는 관성 응답의 통합된 아날로그 대 디지털 변환을 갖는 MEMS 기반 가속도계 스위치 어레이의 이용을 고려하는 것에 의해 예시된다. 또한, 프로세스는 MEMS 디바이스들이 디지털 가변 커패시터로서 병렬로 동작하는 MEMS 기반 디바이스 구조물의 이용을 고려하는 것에 의해 예시된다.

Description

더 큰 ＭＥＭＳ 디바이스를 대체하기 위해 복수의 더 작은 ＭＥＭＳ 디바이스를 이용하는 방법{METHOD OF USING A PLURALITY OF SMALLER MEMS DEVICES TO REPLACE A LARGER MEMS DEVICE}
본 발명의 실시예들은 일반적으로 복수의 더 작은 MEMS(micro-electromechanical system) 디바이스가 단일의 더 큰 MEMS 디바이스를 대체하는 디바이스, 및 그러한 디바이스를 이용하는 방법에 관한 것이다.
MEMS 디바이스들은 보통, 반도체 프로세싱을 이용하여 제조된다. 이는 가속도계, 압력 센서, 저저항 전류 스위치 또는 RF 스위치, 가변 용량 디바이스, 공진기 및 다른 디바이스들이 저가로 제조될 수 있게 해 준다. 이러한 디바이스들 중 다수가 원하는 물리적 특성들을 갖고서 작동하도록 하기 위해, 이들은 통상적으로 수백 제곱 마이크로미터의 면적을 커버한다. 그러면, 백엔드에서 발견되는 전형적인 층간 유전체, 또는 백엔드에서 발견되는 금속화(metallization)를 이용하여 캐비티 내에 그러한 디바이스를 밀봉하는 것이 매우 어려운데, 이들이 약 1 마이크로미터 두께이기 때문이다. 많은 무선 주파수 응용에서, 예를 들어 안테나 모듈 내의 공진 LRC 회로를 튜닝하기 위해 이용될 수 있는 가변 커패시터를 갖는 것이 바람직하다. 가변 커패시터는 다수의 상이한 주파수에서 이용될 수 있는 이동 전화기 또는 기타 장치에서 캐리어 주파수들 간의 전환을 위해 이용될 수 있다.
통상적으로, 이러한 디바이스들의 동작을 위해서는 저압 캐비티(low pressure cavity)가 요구되고, 이는 캐비티의 루프(roof) 상에 압력을 유발한다. MEMS 디바이스들이 100 마이크로미터가 넘는 폭을 가지면, 캐비티는 외부 압력 하에서 붕괴될 것이다. 이러한 문제를 해결하기 위해, MEMS 디바이스들은 개별적으로 패키징되고, 이는 디바이스의 가격을 배가할 수 있다. 일부 응용들에서는, MEMS 디바이스를 마이크로 컨트롤러 또는 기타 논리 디바이스와 동일한 칩 상에 갖는 것이 유리할 것이지만, MEMS 디바이스는 반드시 따로 패키징되어야 하기 때문에 이는 불가능하다.
여러 해 동안, MEMS 기반 가속도계는 다양한 마이크로-머시닝 기법들(micro-machining techniques)을 이용하여 만들어져왔다. 이러한 MEMS 기반 가속도계들의 대부분은 센서의 감도 및 신호 범위를 설정하기 위해 비임(beam)들에 의해 현수되는(suspended) 단일 프루프 매스(proof mass)의 정밀한 마이크로-머시닝에 의존한다. 전형적인 감지 스킴은 커패시턴스(capacitance) 기반이지만, 다른 감지 전략들도 이용되어 왔다. 프루프 매스의 크기는 통상적으로, 적어도 2차원에서 약 100 마이크로미터이며, 공간적 3차원에서 수 마이크로미터의 크기일 수 있다. 서스펜션 시스템(suspension system)이 추가되고 나면, 리버스 웨이퍼 본딩(reverse wafer bonding)으로부터 완전 밀폐 패키지에 이르기까지 조심스러운 패키징 전략들이 요구된다. 이러한 복잡한 패키징 전략들은 센서의 비용을 증가시키고, 표준 BEOL(back end of the line) 또는 표준 패키징 흐름에 완전하게 통합되는 센서의 능력을 제한한다.
그러므로, 칩 내에 통합되는 디바이스, 및 그것의 제조를 위한 방법이 필요하다.
여기에 개시된 실시예들은 일반적으로 개별의 더 큰 MEMS 디바이스의 기능을 대체하기 위해 다수의 작은 MEMS 디바이스를 이용하는 것을 포함한다. 다수의 더 작은 MEMS 디바이스는 더 큰 디바이스와 동일한 기능을 수행하지만, 더 작은 크기로 인해, CMOS(complementary metal oxide semiconductor) 호환가능한 프로세스를 이용하여 캐비티 내에 캡슐화될 수 있다. 다수의 더 작은 디바이스에 걸친 신호 평균화(signal averaging)는 더 작은 디바이스들의 어레이의 정확도(accuracy)가 더 큰 디바이스와 등가로 되는 것을 허용한다. 프로세스는 첫번째로, 관성 응답(inertial response)의 통합된 아날로그 대 디지털 변환을 갖는 MEMS 기반 가속도계 스위치 어레이의 이용을 고려하는 것에 의해 예시된다. 두번째 예에서는, MEMS 스위치 및 랜딩(landing) 전극 간의 갭에 의해 커패시턴스가 제어되는 큰 MEMS 기반 가변 커패시터를, 병렬로 접속되고 랜딩 전극으로부터 떨어져서 튀어나와지거나 랜딩 전극 위의 얇은 산화물에 달라붙는 더 작은 MEMS 가변 커패시터들의 어레이로 분할(breaking up)하는 것이 논의될 것이다. 따라서, 어레이는 디지털 가변 커패시터로서 기능한다.
일 실시예에서, MEMS 디바이스가 가변 커패시터로서 이용되어 그 커패시터가 작은 MEMS 커패시터들의 어레이로 분할되도록 될 수 있다. 이러한 더 작은 커패시터들은 반도체 집적 디바이스의 백엔드 금속화에서 CMOS 호환가능 프로세스에서 제조될 수 있는 캐비티 내에 하우징될 수 있다. 각각의 더 작은 커패시터는 2개의 잘 정의된 커패시턴스 상태: 얇은 절연체를 최상단에 갖는 랜딩 전극에 완전히 들어가지는 것 또는 캔틸레버(cantilever)로부터 떨어져서 신호 라인과 함께 완전히 프리 스탠딩(free standing) 상태로 있는 것을 갖는다. 커패시터를 병렬로 작동하는 다수의 더 작은 커패시터로 분할함으로써, 각 가변 커패시터의 개별 커패시턴스가 요구되는 커패시턴스의 분해를 제공할 정도로 충분히 작은 한, 원하는 커패시턴스가 만들어질 수 있다.
다른 실시예에서, 디바이스 구조물이 개시된다. 디바이스 구조물은 기판, 및 그 기판 상에 형성된 복수의 층을 포함할 수 있다. 복수의 층 중의 제1 층은 구조물 내에서 기판과 복수의 층 간에 형성된 하나 이상의 캐비티의 경계를 정할 수 있다. 또한, 구조물은 기판 위에, 그리고 하나 이상의 캐비티 내에 배치된 복수의 디바이스를 포함할 수 있다.
다른 실시예에서, 디바이스 구조물을 이용하는 방법이 개시된다. 디바이스 구조물은 하나 이상의 캐비티, 및 그 하나 이상의 캐비티 내의 복수의 디바이스를 포함할 수 있다. 각각의 디바이스는 대응하는 랜딩 전극을 포함할 수 있다. 방법은 복수의 디바이스를 복수의 랜딩 전극으로부터 이격된 제1 위치로부터 복수의 랜딩 전극과 접촉하는 제2 위치로 이동시키기 위해, 제1 전기 바이어스를 복수의 랜딩 전극에 인가하는 단계를 포함할 수 있다. 방법은 또한 복수의 디바이스 중 하나 이상을 이동시키고, 가속 이후에도 계속하여 복수의 랜딩 전극과 접촉하는 디바이스의 개수를 검출하는 단계를 포함할 수 있다. 방법은 또한 복수의 디바이스를 제2 위치들로 이동시키기 위해 제2 전기 바이어스를 복수의 랜딩 전극에 인가하는 단계를 포함할 수 있다.
다른 실시예에서, 디바이스 구조물을 이용하는 방법이 개시된다. 디바이스 구조물은 하나 이상의 캐비티, 및 하나 이상의 캐비티 내의 복수의 디바이스를 포함할 수 있다. 각각의 디바이스는 캐비티 내에 배치된 대응하는 랜딩 전극을 포함할 수 있다. 방법은 모든 디바이스를 랜딩 전극들로부터 이격된 제1 위치로 이동시키는 단계, 및 복수의 디바이스 중 하나 이상을 이동시키는 단계를 포함할 수 있다. 방법은 또한 가속 이후에 복수의 랜딩 전극에 접촉하는 제2 위치로 이동된 디바이스의 개수를 검출하는 단계, 및 모든 디바이스를 제1 위치로 이동시키는 단계를 포함할 수 있다.
다른 실시예에서, 디지털 가변 커패시터를 동작시키는 방법이 개시된다. 디지털 가변 커패시터는 캐비티 내에 형성된 복수의 마이크로 전자기계 디바이스(micro electromechanical devices)를 갖는다. 방법은 복수의 캔틸레버를 RF 전극으로부터 제1 거리만큼 이격된 제1 위치로부터 RF 전극으로부터 제2 거리만큼 이격된 제2 위치로 이동시키는 단계를 포함한다. 제1 거리는 제2 거리보다 크다. 방법은 또한 복수의 캔틸레버를 제1 위치로 이동시키는 단계를 포함한다. 방법은 복수의 캔틸레버를 RF 전극으로부터 제3 거리만큼 이격된 제3 위치로 이동시키는 단계를 더 포함하며, 제3 거리는 제1 거리보다 크다.
위에 기재된 본 발명의 특징들이 상세하게 이해될 수 있도록, 위에서 간략하게 요약된 본 발명의 보다 더 구체적인 설명은 그 일부가 첨부 도면들에 도시되어 있는 실시예들을 참조하였을 수 있다. 그러나, 첨부 도면들은 본 발명의 전형적인 실시예만을 도시한 것이며, 따라서 본 발명은 동등하게 유효한 다른 실시예들도 받아들일 수 있으므로, 첨부 도면들이 본 발명의 범위를 제한하는 것으로 고려되어서는 안 된다.
도 1a 내지 1i는 본 발명의 실시예에 따른 캡슐화 방법을 도시한 것이다.
도 2a는 캐비티들을 밀봉하기 전의 구조물의 개략적인 단면도이다.
도 2b는 스퍼터 에칭 프로세스 동안의 구조물(2B)의 개략적인 단면도이다.
도 2c는 캐비티들을 밀봉한 후의 도 2a의 구조물이다.
도 3은 일 실시예에 따른 비대칭 스위치의 도면이다.
도 4는 마이크로캐비티 내에 하우징된 어레이의 가속도계의 도면이다.
도 5는 토션 힌지(torsion hinge)에 대한 변화(variation)의 예상 분포(expected distribution)의 도면이다.
도 6은 접촉 정지 마찰(contact stiction)의 함수로서 변화의 분포를 도시한 도면이다.
도 7은 접착력의 변화 및 토션 아암의 용수철 상수의 변화로 인한 이탈력(pull off force)의 결합된 분포를 도시한 것이다.
도 8a는 설계에 의한 Ft의 분포를 도시한 것이다.
도 8b는 설계 변화를 포함하는 Fs-Ft의 분포를 도시한 것이다.
도 9는 일 실시예에 대한 상이한 시간 간격들에서의 측정 가속도를 도시한 것이다.
도 10은 다른 실시예에 따른 비대칭 스위치의 도면이다.
도 11은 2개의 토션 사이드 아암 및 큰 프루프 매스를 구비하는 토션 캔틸레버의 상면도이다.
도 12는 일 실시예에 따른 가속도계를 위한 회로의 개략도이다.
도 13은 일 실시예에 따른 어레이로부터의 작은 가속도계의 개략도이다.
도 14는 일 실시예에 따른 제어 전극들 및 RF 전극의 개략적인 상면도이다.
도 15는 일 실시예에 따른 제어 전극들 및 RF 라인 위의 캔틸레버의 개략적인 상면도이다.
도 16은 일 실시예에 따라 RF 전극을 따라 배치된 복수의 MEMS 디바이스의 개략적인 상면도이다.
도 17a-도 17c는 일 실시예에 따른, 프리 스탠딩 상태, 다운 상태 및 업 상태의 MEMS 커패시터 스위치의 개략적인 단면도이다.
이해를 용이하게 하기 위해, 가능한 경우에서는 도면들에 공통인 동일한 구성요소를 나타내기 위해 동일한 참조 번호들이 이용되었다. 구체적인 언급 없이도, 일 실시예에 개시된 구성요소들이 다른 실시예들에서 이롭게 이용될 수 있음이 예상된다.
여기에 논의되는 실시예들은 일반적으로, 개별적인 더 큰 MEMS 디바이스 또는 디지털 가변 커패시터의 기능을 대체하기 위해 다수의 작은 MEMS 디바이스를 이용하는 것을 포함한다. 여기에 논의되는 솔루션들은 단일의 MEMS 디바이스 또는 가변 커패시터를, 단일의 더 큰 MEMS 디바이스 가변 커패시터와 동일한 기능을 수행하는 더 작은 MEMS 디바이스들의 어레이로 분할하는 것을 포함한다. 어레이 내의 각각의 개별 MEMS 디바이스는 단지 몇 마이크로미터 폭일 수 있고, 따라서 백엔드 금속화 내에 맞는 캐비티 내에 하우징될 수 있다. 캐비티의 루프는 예를 들어 1 마이크로미터 두께의 층간 유전체일 수 있으며, 그것은 단지 몇 마이크로미터 폭일 수 있으므로, 외부 대기압은 배기된(evacuated) 캐비티에 대해서조차도, 캐비티 루프의 어떠한 중대한 변형을 유발할 정도로 충분히 크지 않다.
소정의 물리적 현상을 측정하는 작용을 하는 작은 MEMS 디바이스들의 어레이가 단일의 큰 MEMS 디바이스에 비해 이점을 갖는 이유를 설명하기 위해, 여기에 논의되는 실시예들 중 일부는 MEMS 가속도계의 응용을 보여주지만, 더 큰 MEMS 디바이스를 대체하기 위해 복수의 더 작은 MEMS 디바이스를 이용하는 본 발명은 이러한 응용으로 제한되지 않는다.
본 발명은 평행한 다수의 작은 캔틸레버로 구성되는 고속 저전압 전류 스위치, 또는 RF 스위치를 제조하기 위해 이용될 수 있으며, 또한 가변 커패시터는 병렬로 동작하는 더 작은 스위치들의 어레이로 분할될 수 있다. 이점은, 더 큰 MEMS 디바이스를 다수의 더 작은 디바이스로 대체하는 것에 의해, 각 디바이스가 그들이 퇴적, 리소그래피 및 에칭의 CMOS 호환 프로세스를 이용하여 칩 상에서 캡슐화되는 것을 허용하는 크기로 감소될 수 있다는 것이다. 모든 디바이스들을 스케일 다운함으로써, 스위칭 전압들이 감소될 수 있고, 스위칭의 속도가 증가될 수 있다.
더 작은 MEMS 디바이스들은 또한 표준 CMOS 프로세스의 층간 유전체 내에 정의된 그들 자신의 캐비티 내에 하우징될 수 있다. MEMS 디바이스들 및 캐비티들을 제조하기 위해 섭씨 400도보다 낮은 온도를 이용함으로써, 그들은 표준 CMOS 프로세스의 금속화 층들 내로 쉽게 통합될 수 있어서, MEMS 디바이스들이 CMOS 칩 상에 통합되는 것을 허용한다. 이것은 제조 비용을 감소시키는데, 왜냐하면 더 고가의 MEMS 패키징을 갖는 별개의 MEMS 칩이 더 이상 요구되지 않기 때문이다.
CMOS 제조 설비 내에서 개별 MEMS 디바이스들 둘레에 마이크로-캐비티를 제조함으로써, 동일한 프로세싱 툴에서 MEMS 디바이스 둘레의 희생층을 제거하고, 그것을 밀봉하는 것이 가능하며, 이는 디바이스 환경이 낮은 압력에서 제어되고, 예를 들어 산소 또는 수증기에의 노출이 회피된다는 것을 의미한다. 이는 전이 금속들이 저저항 컨택트 표면을 갖도록, 산화 없이 캐비티 내에서 이용되는 것을 허용한다.
각각의 스위치 또는 복수의 스위치가 CMOS 내부에서 자기 자신의 내부 캐비티 내에 있는 MEMS 스위치들의 어레이 또는 앙상블이 개시된다. 더 작은 스위치들의 어레이를 이용함으로써, 개별 스위치들 또는 스위치들의 작은 그룹들이 반도체 프로세싱에서 전형적으로 발견되는 금속층들 사이의 작은 캐비티들 내에 임베드될 수 있는 집적 스킴이 이용될 수 있다.
감지는 단일의 더 큰 디바이스의 커패시턴스가 측정될 때와 동일한 방식으로, 또는 다수의 다른 방식으로, 캔틸레버들이 가속력 하에서 이동할 때, 캔틸레버들의 어레이의 커패시턴스의 변화를 측정하는 것을 통해 달성될 수 있다. 그러나, 다수의 스위치는 유한 시간 샘플 간격 동안의 각 스위치의 전기적 연속성(electrical continuity)을 체크하는 단순한 동작으로 구성되는 새로운 측정 기법을 제안한다. 가속도와 같은 관성 부하들은 소정 비율의 스위치들이 샘플 기간 동안 폐쇄로부터 개방으로 변화하게 한다. 하나의 스위치의 상태가 변화할 때, 이것은 디지털 신호 이벤트를 형성한다. 상태가 변화한 스위치들의 컬렉션의 미가공 비율(raw percentage)은 아날로그 관성 입력의 크기를 표현하는 정수를 형성한다. 그러면, 스위치들의 컬렉션의 감도는 스위치 설계, 컨택트 전극의 접착 분포, 및 스위치들의 총 개수에 의존한다. 가속 이벤트에 대한 스위치들의 감도는 로커 아암(rocker arm)의 다른 단의 접착을 극복하려고 시도하는 DC 풀오프 전압의 인가에 의해 증가될 수 있다. 그러면, 작은 추가의 힘은, 캔틸레버들이 그들이 컨택트 전극을 이탈한 포인트로 이동하게 한다. 이러한 방식으로, 더 작은 가속도 값이 측정될 수 있다. 디바이스는 또한 캔틸레버가 프리 스탠딩 상태로 있는 다른 방향으로도 동작될 수 있으며, 가속도는 그것이 스위치온되게 할 것이다. 그러면, 캔틸레버를 접촉시키기 위해 끌어당기려고 시도하는 DC 정전기력을 인가하기 위해, 전극에 의한 폐쇄에서 DC 전압이 이용될 수 있고, 그 다음 작은 추가의 가속도는 캔틸레버가 스위치온되게 한다.
이하에서는, 도 1a 내지 도 1i를 참조하여, 마이크로-캐비티 내에 디바이스를 형성하는 방법이 설명될 것이다. 마이크로-캐비티 내부의 요소를 마이크로-캐비티 외부의 회로에 어떻게 접속하는지를 설명하기 위해, 고정단(fixed end) MEMS 캔틸레버 제조가 도시된다. 알고 있을 바와 같이, 가속도계, 가변 커패시터 또는 RF 스위치 및 3-웨이 스위치를 포함하는 임의의 다른 적합한 디바이스가 마이크로-캐비티 내에 캡슐화될 수 있다. 또한, 알고 있을 바와 같이, 이하에 설명되는 실시예는 금속간 유전체(inter-metal dielectric(IMD)) 막의 CMP(chemical mechanical planarization)를 이용하는 임의의 BEOL 내에 제조될 수 있다.
도 1a는 본 발명에 따른 방법의 제1 단계의 결과를 도시한 것이다. 제1 단계는 알루미늄 CMOS BEOL 내에서 미리 정해진 금속 레벨까지 웨이퍼를 제조하기 위해 알려진 CMOS 프로세스 단계들을 이용하는 것으로 이루어진다. CMOS BEOL은 내부에 금속 채널들(104)을 갖는 금속간 유전체 층(102)을 포함한다. 일 실시예에서, 유전체 층(102)은 실리콘 이산화물을 포함할 수 있다. 비아들(106)은 종래의 리소그래피 및 에칭 프로세스와 같은 알려진 방법들을 이용하여 제조된다. 비아들(106)은 라이너 층(liner layer) 및 금속 충진(metal fill)을 포함할 수 있다. 일 실시예에서, 라이너는 티타늄을 포함할 수 있다. 다른 실시예에서, 라이너는 티타늄 질화물을 포함할 수 있다. 일 실시예에서, 충진 재료는 텅스텐을 포함할 수 있다. 다른 실시예에서, 충진 재료는 구리를 포함할 수 있다. 다른 실시예에서, 충진 재료는 알루미늄을 포함할 수 있다. 비아들(106)은 티타늄 및/또는 티타늄 질화물층으로 캐핑될(capped) 수 있다. 티타늄 및/또는 티타늄 질화물 층은 종래의 리소그래피 및 에칭 프로세스를 이용하여 패턴화되어, 복수의 전극(108)을 형성할 수 있으며, 이들 중 하나가 MEMS 캔틸레버 디바이스의 하부 전극일 것이다.
도 1b는 방법의 제2 단계의 결과를 도시한 것이다. 이 단계는 웨이퍼 표면 상에서 패턴화된 전극들(108) 위에서 제1 희생층(110)의 하반부를 코팅하는 것을 포함한다. 이 층은 제1 희생층(110)이므로, 그것의 두께는 결과적인 캐비티 내에서의 디바이스의 동작을 허용하도록 선택될 것이다. 일 실시예에서, 제1 희생층(110)은 약 30㎚와 약 500㎚ 사이의 두께를 가질 수 있다. 제1 희생층(110)은 고온 스핀온 유기막을 포함할 수 있다. 그러나, 실리콘 질화물, 실리콘 이산화물, 비정질 실리콘 및 비정질 카본과 같은 다른 막들도 동일한 효과를 위해 이용될 수 있다. 이용될 수 있는 다른 퇴적 방법들은 PECVD(plasma enhanced chemical vapor deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 및 ALD(atomic layer deposition)를 포함한다. 스핀온 제1 희생층(110)은 아래의 층들 내의 임의의 불규칙한 것들(irregularities) 위를 흐를 수 있으며, 그에 의해 막의 두께가 아래의 재료의 높이에 의존하는 평탄한 층을 만들어낸다.
도 1c는 방법의 제3 단계의 결과를 도시한 것이다. 제3 단계는 아래의 CMOS로부터 캔틸레버 디바이스의 앵커 포인트(anchor point)까지의 상호접속부를 형성하기 위해, 제1 희생층(110) 내에 비아 구조물(112)을 패턴화하는 것을 포함한다. 도 1d는 방법의 제4 단계의 결과를 도시하는데, 이는 제1 희생층(110)의 상단에 도전층을 퇴적하는 것을 포함한다. 일 실시예에서, 도전층은 티타늄 질화물을 포함할 수 있다. 다른 실시예들에서, 도전층은 티타늄 알루미늄 컴파운드, 티타늄 알루미늄 질화물 컴파운드, 폴리실리콘, 실리콘, 임의의 도전성 재료 및 그들의 조합을 포함할 수 있다. 다른 실시예에서, 이러한 층은 도전성 부분 및 절연성 부분의 조합으로 이루어질 수 있다. 도전층은 캔틸레버 디바이스의 캔틸레버를 형성할 것이다. 퇴적되고 난 후, 도전층은 캔틸레버(114)의 형상을 형성하기 위해, 종래의 리소그래피 및 에칭 프로세스를 이용하여 패턴화될 수 있다. 일 실시예에서, 도전층은 그 위에 포토레지스트 층을 퇴적하고, 포토레지스트를 노광하고, 포토레지스트를 현상하고, 현상된 (또는 현상되지 않은) 포토레지스트를 제거하여 마스크를 형성한 다음, 마스크를 통해 도전층을 에칭액에 노출시켜 도전층의 원하지 않는 부분들을 제거하는 것에 의해 패턴화된다. 그 다음, 마스크가 제거될 수 있다. 일 실시예에서는, 하드 마스크가 이용될 수 있다.
도 1e는 패턴화된 캔틸레버(114)를 덮기 위해 웨이퍼 표면을 제2 희생층(116)으로 코팅하는 것을 포함하는 방법의 제5 단계의 결과를 도시한 것이다. 이러한 제2 희생층(116)의 퇴적은 마이크로-캐비티의 생성 이전에, MEMS 요소를 효과적으로 밀봉한다. 제2 희생층(116)은 제1 희생층(110)을 퇴적하는 방법과 유사한 방식으로 퇴적될 수 있다. 또한, 제2 희생층(116)은 고온 스핀온 유기막, 실리콘 질화물, 실리콘 이산화물, 비정질 실리콘, 또는 비정질 카본 중 하나 이상을 포함할 수 있다. 일 실시예에서, 제2 희생층(116)은 제1 희생층(110)과 동일한 재료를 포함할 수 있다. 다른 실시예에서, 제2 희생층(116)은 제1 희생층(110)과는 다른 재료를 포함할 수 있다.
도 1f는 방법의 제6 단계의 결과를 도시하는데, 이것은 마이크로-캐비티(118)의 형상을 형성하기 위해, 제1 희생층(110) 및 제2 희생층(116)을 패턴화하는 것을 포함한다. 패턴화된 마이크로-캐비티(118)의 형상 및 치수는 제조될 구조물에 의존한다. 제1 희생층(110) 및 제2 희생층(116)은 종래의 리소그래피 및 에칭 방법들에 의해 패턴화될 수 있다. 예를 들어, 포토레지스트 층이 제2 희생층(116) 위에 퇴적될 수 있다. 그 다음, 포토레지스트는 노광되고 현상될 수 있다. 그 다음, 현상된 (또는 현상되지 않은) 포토레지스트가 제거되어 마스크를 형성할 수 있다. 그 다음, 제2 희생층(116)의 원하지 않는 부분들을 제거하기 위해, 제2 희생층(116)이 마스크를 통해 에칭제에 노출될 수 있다. 제1 희생층(110)은 제2 희생층(116)과 동일한 단계에서 에칭될 수 있다. 예를 들어, 제2 희생층(116) 및 제1 희생층(110)이 동일한 재료를 포함하는 경우, 동일한 에칭제가 이용될 수 있다. 그러나, 상이한 재료들이 이용되는 경우, 별개의 층들을 에칭하기 위해 상이한 에칭제들이 필요할 수 있다.
도 1g는 방법의 제7 단계의 결과를 도시한 것이다. 이 단계에서, CMOS BEOL 흐름이 계속되고, 다음의 금속층(120)이 퇴적된다. 금속층(120)은 CMOS BEOL 및 패턴화된 제2 희생층(116) 위에 블랭킷 퇴적될 수 있고, 에칭 프로세스가 후속한다. 일 실시예에서, 금속층(120)은 마스크를 통해 퇴적된 패턴일 수 있다. 금속층(120)은 유전체 층(102)뿐만 아니라 하나 이상의 전극(108)과 접촉할 수 있다. 금속층(120)을 패턴화하기 전에, 금속층(120)은 마이크로-캐비티(118)를 캡슐화할 수 있다. 퇴적되고 나면, 다음으로, 금속층(120)이 위에서 논의된 종래의 리소그래피 및 에칭 프로세스를 이용하여 패턴화 및 에칭될 수 있다. 금속층(120)의 패턴화 및 에칭에 후속하여, 마이크로-캐비티(118) 위에 형성될 금속화 층들로의 전기 접속을 제공하기 위해, 금속층(120)은 캐비티 영역(118)의 외부에서 전극(108)과 접촉할 수 있다. 또한, 금속층(120)은 에칭 후에, 제2 희생층(116), 제1 희생층(110) 또는 둘다로 채워지는, 측벽들을 관통하는 하나 이상의 개구를 가질 수 있다. 측벽 내의 개구는 에칭제가 마이크로-캐비티(118)에 도달하여 제1 및 제2 희생층(110 및 116)을 제거하는 것을 허용한다. 다른 실시예에서, 제2 희생층(116), 제1 희생층(110) 또는 둘다의 일부분들은 릴리즈 탭들(release tabs)로서 금속층(120)의 측벽들을 넘어 연장할 수 있다.
방법의 제8 단계의 결과는 도 1h에 도시되어 있다. 이 단계는 프리스탠딩 MEMS 디바이스(122)를 남기기 위해 웨이퍼 표면으로부터 패턴화된 희생층을 제거하는 것을 포함한다. 일 실시예에서, 제1 희생층(110) 및 제2 희생층(116)은 건식 플라즈마 에칭을 이용하여 제거될 수 있다. 다른 실시예에서, 제1 희생층(110) 및 제2 희생층(116)은 동일한 에칭제를 이용하여 제거될 수 있다. 다른 실시예에서, 제1 희생층(110) 및 제2 희생층(116)은 상이한 에칭제들을 이용하여 제거될 수 있다. 제1 희생층(110) 및 제2 희생층(116)을 제거하기 위해 이용되는 에칭제들은 제1 희생층(110) 및 제2 희생층(116)을 패턴화하기 위해 이용된 것과 동일한 에칭제들일 수 있다. 에칭제 또는 에칭제들은 금속층(120)의 측벽들을 통해 제1 희생층(110) 및 제2 희생층(116)에, 또는 직접 릴리즈 탭들에 전달된다.
일 실시예에서, 희생층들(110, 116)은 희생층들(110, 116) 중 하나 이상의 일부분을 노출시키기 위해 금속층(120)을 관통하는 홀을 에칭함으로써 제거될 수 있다. 마이크로-캐비티(118)의 상단을 통해 릴리즈 홀이 형성되도록, 홀은 금속층(120)을 관통할 수 있다. 다른 실시예에서, 금속층(120)은 희생층들(110, 116)이 마이크로-캐비티(118)의 상단으로부터, 그러나 측면으로 벗어나서 노출되도록 패턴화될 수 있다. 다른 실시예에서, 금속층(120)은 희생층들(110, 116)이 마이크로-캐비티(118)의 측면으로부터 노출되도록 패턴화될 수 있다.
도 1i는 방법의 제9 단계의 결과를 도시한 것이다. 이 단계는 CMOS BEOL 내에서 제조된 마이크로-캐비티(118)를 효과적으로 밀봉하기 위해, IMD 또는 유전체 층(122)을 퇴적하는 것을 포함한다. 유전체 층(122)은 실리콘 이산화물을 포함할 수 있다. 유전체 층(122)은 캔틸레버를 캡슐화하기 위해, 임의의 개구들을 마이크로-캐비티(118) 내에 밀봉한다. 이해되는 바와 같이, 마이크로-캐비티(118)의 최종 형상은 그것의 내부에 포함되어야 하는 구조물에 의존한다. 마이크로-캐비티(118)가 유전체 층(122) 내에 들어맞도록, 마이크로-캐비티(118)의 높이는 유전체 층(122)의 총 높이보다 작다. 그러므로, 마이크로-캐비티(118)는 추후의 금속화층들을 위한 프로세스 흐름을 변경하지 않고서도 구조물 내에 형성될 수 있다. 마이크로-캐비티(118)를 유전체 층(122) 내에 들어맞게 함으로써, 마이크로-캐비티(118)가 존재하지 않을 때 발생하는 것들 외에는, 유전체 층(122) 위에서 어떠한 추가의 프로세싱도 필요하지 않다. 일부 실시예들에서, 캐비티는 하나보다 많은 층간 유전체의 높이를 차지할 수 있다. 그러면, 후속 금속층들은 최상단에서 방해받지 않고서 이어질 수 있다.
도 2a에서, 기판(202) 및 층(204) 둘다는 스퍼터 에칭될 것인 한편, 층(206) 및 층(208)은 표면들이 층들(202 및 204)의 스퍼터링 및 재퇴적에 의해 적절하게 코팅될 때까지 프로세스의 초기 단계들 동안 스퍼터 에칭될 수 있다. 캐비티(210)를 밀봉하기 위해 결과적인 재료가 재퇴적될 것이고, 그에 의해 재퇴적층을 형성한다. 일 실시예에서, 층(204)은 하드 마스크 층을 포함할 수 있다. 기판(202)은 릴리즈 홀의 바닥에서 국부적으로 스퍼터 에칭된다. 층(204)으로부터의 재료도 스퍼터 에칭될 수 있다. 층(204)으로부터의 재료는 기판(202) 상에, 및 트렌치 내에서 층들(206, 208)의 측면들을 따라 재퇴적될 수 있다. 층(204)으로부터의 재퇴적된 재료는 스퍼터 에칭할 수 있고, 캐비티(210)를 밀봉하는 것을 도울 수 있다. 따라서, 캐비티(210)를 밀봉할 수 있는 재료는 기판(202), 층(204) 또는 심지어는 층들(206 및 208)로부터 올 수 있다. 즉, 캐비티(210)를 밀봉하는 재료는 밀봉이 개시될 때, 구조물 상에 이미 존재하는 재료로부터 온다. CVD, 또는 심지어는 구조물과는 별개인 스퍼터링 타겟 또는 기체상 전구체(gaseous precursors)와 같은 2차의 소스로부터의 스퍼터링과 같은 별도의 퇴적은 필요하지 않다. 기판 재료는 재퇴적 층의 요구조건들에 맞춰 선택될 수 있다. 일 실시예에서, 기판 재료는 산화물을 포함할 수 있다. 다른 실시예들에서, 기판 재료는 실리콘 질화물, 금속, 폴리실리콘, 및 그들의 조합을 포함할 수 있다.
도 2b에 도시된 바와 같이, 플라즈마는 기판(202)으로부터 멀리 떨어져서 위치된다. 따라서, 스퍼터 에칭을 위해 이용되는 기체들은 외부 타겟을 향해서가 아니라 기판(202)을 향해 가속되어야 한다. 이는, 예를 들어 기판(202)에 RF 바이어스가 인가될 때 기판이 플라즈마에 대하여 네거티브 바이어스될 수 있는 장치 상에서 수행될 수 있다.
스퍼터링 기체들 중 일부는 플라즈마 내에서 이온화되고, 기판(202)을 향해 가속된다. 이러한 가속된 입자들의 조준선(line-of-sight) 내에 있는 재료들은, 가속된 입자들이 표면에 도달할 때 스퍼터 에칭(또는 스퍼터링)될 것이다. 그 다음, 그들은 상이한 방향들로 방출될 것이다. 방출된 입자들 중 일부는 플라즈마 내로 다시 방출될 것이고, 다른 일부는 측벽 상에, 및 통로 입구 상에 재퇴적될 것이다.
도 2c는 스퍼터 에칭 이후에 재퇴적된 재료(212)로 밀봉된 복수의 캐비티(210)를 도시하고 있다. 기판(202)은 비아형(via-like) 구조물의 바닥에서 국부적으로 스퍼터 에칭된다. 일 실시예에서, 기판(202)은 측벽 및 통로(216)를 향하여 재퇴적되는 재료(214)의 대부분을 제공한다. 기판 재료는 재퇴적되는 층의 요구조건들에 따라 선택될 수 있다.
또한, 층(204)은 스퍼터 에칭 재퇴적될 것이다. 다층 스택의 최상위층은 스퍼터 에칭 동안 발생하는 이온 충격의 대부분을 겪을 것이므로, 그것의 재료 및 두께는 신중하게 결정되어야 한다. 스퍼터 에칭 레이트는 각도 의존적이기 때문에, 층(204)의 코너에 일부 패싯들(facets)(214)이 형성될 수 있다. 이러한 패싯들(214)은 스퍼터 에칭이 진행함에 따라 서로로부터 멀어지게 이동할 것이다. 그러나, 어느 시점에서는, 충분한 재료가 통로(216)에 퇴적되어 그것을 폐쇄할 것이다. 원하는 경우, 낮은 스퍼터링 레이트를 갖는 에칭 정지층이 층(204) 아래에서 시용될 수 있다. 이것은 요구되는 경우 층(208)의 에칭을 방지하고, 스퍼터 에칭 동안 발생하는 패싯의 양을 제한할 것이다. 이것은 또한 필요한 경우, 상단으로부터 오는 리스퍼터되는(resputtered) 재료 대 하단으로부터 오는 리스퍼터되는 재료의 비율을 조정하기 위해 이용될 수 있다. 스퍼터 에칭은 불활성 분위기 내에서 발생하므로, 캐비티는 퇴적 기체보다는 불활성 기체로 채워질 것이다.
가속도계를 구현하기 위한 본 발명의 실시예는 각각의 스위치가 프루프 매스로서 작동하고 토션 요소들이 서스펜션 부재들로서 작동하는 다수의 비대칭 회전 스위치들로 구성될 것이다. 각각의 스위치를 토션 레그들(torsion legs)에 대하여 비대칭으로 하면, 관성 부하들(inertial loads)(가속도)이 회전 중심(토션 레그 축)에 관한 반작용 모멘트(reaction moments)를 생성할 수 있게 된다. 비대칭 스위치의 단순한 자유 물체도(free body diagram)가 도 3에 도시되어 있다.
도 3을 참조하면, 이것은 어레이 내의 개별 가속도계의 개략도이다. 좌측의 프루프 매스는 가속도 A 하에서 토션 스프링에 관하여 자유롭게 회전한다. 프루프 매스의 질량 중심(centre of mass of the proof mass)은 회전 포인트로부터 거리 a만큼 떨어져 있다. 컨택트 범프는 우측에 있고, 토션 포인트로부터의 길이 b의 레버 아암(lever arm)의 복원 토션 모멘트(restoring torsion moment) 및 토션 힘 Ft가 존재한다.
도 4를 참조하면, 이것은 내부에 낮은 기체 압력을 갖는 마이크로-캐비티(408) 내에 하우징되는 어레이의 가속도계들 중 하나의 도면이다. 전극(401)은 프루프 매스를 위한 풀업 전극(pull up electrode)이다. 전극(405)은 가속도계가 컨택트(410)를 랜딩 전극(404)으로부터 이탈시킴으로써 리셋되는 것을 허용하는 풀다운 전극(pull down electrode)이다. 가속도계의 터치다운(touch down)은 전극(404)과 컨택트(410) 간의 접촉 저항을 측정함으로써 감지된다. 또한, 토션 스프링 아암(403)을 통하여, 컨택트(410)와 프루프 매스에 대해서도 전기 접촉이 이루어진다. 디바이스는 릴리즈 채널들(release channels)(411)을 통한 가스 에칭으로 제거될 수 있는 희생층들 상에 제조된 루프 및 벽들(406)을 갖는 캐비티 내에 하우징된다. 이러한 릴리즈 채널들은 퇴적층(409)으로 밀봉된다. 디바이스는 아래의 CMOS 칩의 층간 유전체(407) 상에 놓이고, 캐비티는 층간 유전체(412)의 다음으로 높은 레벨 내에 임베드(embed)된다.
도 3으로부터, 프루프 매스(M)의 가속도(A)는 토션 스프링들 내에 저장된 모멘트에 더해지는, 토션 스프링 축에 관한 모멘트를 유발한다. 정지 마찰력(Fs)은 반대되는 모멘트를 생성한다. 토션 축들에 관한 단순한 모멘트 균형은 스위치가 개방 또는 폐쇄된 채로 남아있기 위한 아래의 조건을 만들어낸다. 스위치는:
Figure 112011042046282-pct00001
일 때 개방된다.
스위치는:
Figure 112011042046282-pct00002
일 때 폐쇄된 채로 남아있는다.
토션 레그들(Ft) 및 접촉 접착력(Fs)의 설계와 함께, 매스의 크기 및 비대칭의 정도(a & b의 비율들)는 센서의 원하는 범위를 달성하기 위한 설계 매개변수들로 된다.
작은 가속도를 감지하기 위해서는, 접촉 접착력(Fs)의 예측된 값에서 또는 그 부근에서 이탈력(Ft)을 생성하기 위해 토션 레그들을 조절하는 것이 바람직하다. 이러한 방식으로, 전체 어레이가 정전기적으로 강제로 폐쇄된 후에, 어레이 내의 스위치들의 총 개수의 약 50 퍼센트가 자발적으로 개방(release)될 것이다 (휘발성 스위치로서 동작함). 스위치들의 나머지 50 퍼센트는 폐쇄된 채로 있을 것이다 (즉, 비휘발성 스위치로서 동작함). 50 퍼센트 수치는 스위치들의 전체 어레이의 (Ft) 및 (Fs)의 값들의 정상적인 분포의 결과이다.
토션 레그들은 예를 들어, 토션 힌지의 변화로 인한 컨택트에서의 풀업 힘(pull up force)의 분포를 나타내는 도 5에 도시된 바와 같은 (Ft)에 대한 분포를 가질 것이다. 이 변화는 레그들의 에칭 치수에서의 작은 변화, 스위치와 컨택트 전극 간의 스페이서(spacer) 높이의 변화, 및 금속 퇴적 두께 및 레그들을 생성하는 데에 사용되는 구성요소의 변화에서부터 발생된다. 이들 변화는 함께 결합되어, 토션 레그 내에 저장된 스트레인(strain) 에너지의 전체 변화를 일으키며, 결국, 레그들이 컨택트 상에 가하는 힘의 변화를 일으킨다.
컨택트 접착력은 컨택트의 모폴로지(morphology)의 변화들의 결과로서 정지 마찰력의 분포를 나타내는 도 6에 도시된 것과 유사한 분포를 가질 것이다. 이 컨택트 접착력 변화는 컨택트 영역의 크기 및 형상의 결과이다. 컨텍트에 사용된 재료뿐만 아니라 컨택트의 표면 거칠기도 그러하다. 컨택트를 판독하는 데에 사용된 전압 및/또는 암페어수가 이 변화에 기여할 수 있다. 컨택트 조절은 접착력 분포를 조작하는 다른 기술로서 사용될 수 있다.
컨택트 조절은, 캔틸레버를 당겨서 랜딩 전극과 접촉하도록 하고 풀인 전압을 더 상승시켜 표면이 더 친밀한 컨택트로 밀리게 함으로써 랜딩 전극 표면 거칠기 및 컨택트 청결도를 변경할 수 있는 공정이다. 이것은 한 표면 상의 더 많은 에스퍼리티(asperity)가 다른 표면에 접착되게 하여, 더 높은 접촉력을 초래한다. 스위치 기계적 특성과 컨택트 표면 접착력 사이의 차이의 분포는 또한 더 넓은 표준 편차를 갖는 정규분포이다.
도 7은 접착력의 변화 및 토션 아암의 용수철 상수의 변화로 인한 이탈력의 결합된 분포를 도시한다. 센서 어레이의 분해(resolution)는 차이 분포의 폭을 어레이 내의 스위치들의 총 개수로 나눈 것이다. 예를 들어, 개별 스위치가 10,000+/-1,000Gs의 충격을 디지털 센스에서 분해할 수 있으면(즉, 폐쇄 내지 개방 조건이 만족됨), 동일한 조건 상태 주위에 모두 집중된 10000개의 스위치는 G 레벨들을 10,000+/-0.1G 범위에서 분해할 수 있다.
이 분포의 폭 및 형상까지도 각각의 캔틸레버의 설계를 그것들이 동일해지게끔 설계되지 않도록 변경함으로써 제어될 수 있다. 서로 다른 캔틸레버 설계들의 전체 범위에서, 분포는 예를 들어 더 넓은 정규 분포 또는 도 8a 및 도 8b에서 도시되는 바와 같은 서로 다른 형상의 분포가 되도록 형성될 수 있다. 도 8a는 설계에 의한 Ft의 분포를 도시한다. 도 8b는 설계 변화들을 포함하는 Fs-Ft의 분포를 도시한다.
도 8a의 트레이스(trace)는 캔틸레버의 어레이에 대한 설계 변경들에 의해 일어날 수 있는 이탈력에 대한 분포 함수의 예를 나타낸다. 도 8b의 곡선은 토션 이탈력의 설계된 변화를 고려한 이탈력의 분포뿐만 아니라, 제조 공정에서의 보통의 변화들로 인한 토션 힘의 무작위 변화, 및 동작 동안 붙어있고 붙어있지 않는 캔틸레버의 영역의 표면 모폴로지의 변화로 인한 접착 에너지들의 무작위 변화들도 나타낸다.
지금까지 설명한 변화의 모든 소스들은 시불변(time invariant)이고 어레이 또는 앙상블의 구성 동안 생성된다. 컨택트 접착력의 변화들 중 몇몇이 시간에 따라 변하면, 실제 샘플링된 분해는 이론 상에서 보다도 더 낮을 것이다. 컨택트 조절은 시간으로 변경할 수 있는 변화의 예이다. 컨택트 노화도 이 변화에 기여할 수 있다.
제1 동작 실시예에서, 스위치들의 어레이는 샘플 기간의 시작 시에 폐쇄 상태로 설정되고, 그 후 샘플 기간의 종료 시에 다시 판독된다. 아날로그 관성 입력 신호에서 관심대상의 최고 주파수보다 더 빠른 레이트에서 샘플링을 수행함으로써, 서로 다른 시간 간격들에서 측정된 가속도가 나타나 있는 도 9에 도시된 바와 같이 정확한 입력 표현이 성취될 수 있다(샘플 및 홀드 기법).
스위치 어레이의 출력은 그 본성에 의해 항상 디지털 신호이므로, 자동적인 아날로그 대 디지털 변환이 성취된다. 이 변환의 예는 표 1에 도시된다.
Figure 112011042046282-pct00003
생성 시에, 최종 테스트 동안의 디지털 응답의 보정이 요구될 수 있으나, 본 발명의 기술분야의 자가 보정법이 또한 파워-업 동안 쉽게 수행된다. 더 넓은 범위의 가속도가 필요한 경우 차이 분포를 인위적으로 넓게 하기 위해, 토션 레그들, 컨택트 영역 또는 다른 설계 파라미터들 중 임의의 파라미터의 변경들을 통해 더 많은 비대칭을 갖도록 어레이의 섹션을 바이어싱하는 것이 이용될 수 있다. 더 높은 감도를 생성하기 위해 스위치들의 개수를 증가시키는 것이 이용될 수 있다. 스위치 어레이를 이용하여 접착력의 차이 분포를 서브샘플링하는 이러한 기본적인 기법은 풀-인 전극(pull-in electrode) 상의 전압을 샘플링함으로써 입력 신호로서 아날로그 전압들을 측정하도록 확장될 수 있다.
어레이 가속도계를 구현하는 본 발명의 대안적인 실시예는 이전의 실시예에서와 동일한 설계를 갖지만, 각각의 스위치는 오프 상태에서 유지된다. 이 실시예의 장점은 접착 에너지의 분포가 더 이상 존재하지 않고 따라서 분포가 더 좁아질 수 있다는 점이다. 풀-인 전압에 의해 야기되는 추가적인 정전력(FE)은 캔틸레버를 스위칭에 가깝게 가져오기 위해 전극을 튜닝하는 데에 적용된다. 이 때, 캔틸레버는 칩이 작은 가속도에 지배를 받을 때 스위치할 것이다. 다시, 어레이 턴온 전압의 분포 때문에, 스위치하는 스위치들의 개수는 가속도의 레벨의 척도가 될 것이다. 스위치는 아래의 수학식이 성립할 때 폐쇄가 된다.
Figure 112011042046282-pct00004
이 경우, 가속도가 음(즉, 업(up))이면, 캔틸레버는 스위치할 것이다. 스위치는 아래의 수학식이 성립할 때 개방으로 남아 있는다.
Figure 112011042046282-pct00005
전압이 인가되지 않으면, 캔틸레버는 본질적으로 포물선인 에너지 웰(energy well)에 안착한다. 토션 복원력은 작은 변위에 대한 변위각들에 선형적으로 의존한다. 도 4의 오른쪽 상의 랜딩 전극(404)에 컨택트(410)가 형성될 때까지 가속도는 토션 캔틸레버를 이동시키기에 충분히 커야만 한다. 이 컨택트가 형성되면, 접착력은 캔틸레버를 온 상태로 유지시키며, 여기서 저항이 측정되고 캔틸레버는 스위치되었다고 한다. 그 후, 이 캐틸레버는 왼쪽 아암 밑의 전극(도 4의 전극(405))에 인가되는 전압으로 정전기적으로 재설정될 수 있다. 캔틸레버는 이제재설정되고 다음의 가속도력을 측정할 수 있다.
이들 작은 캔틸레버들은 작은 질량을 갖기 때문에, 정전기적 스위치 시간은 매우 빨라서 캔틸레버가 200ns로 재설정되는 것을 허용할 수 있다. 이러한 오프 타임은 측정될 필요가 있을 수 있는 가장 기계적인 진동 주파수들과 비교하여 매우 짧다. 캔틸레버를 접지시키고 도 4에 도시된 전극(401) 상에 풀업 전압을 인가시킴으로써 추가의 정전기력을 추가함으로써, 캔틸레버는, 랜딩 전극에 붙어있기 전에 캔틸레버가 가속화되어 넘어서는 더 짧은 거리를 갖도록 회전된다. 이러한 방식으로, 캔틸레버의 감도는 전기적으로 제어될 수 있다. 풀업 전극과 캔틸레버 프루프 매스 간의 일정한 전압 차이가 주어지면, 전기장이 증가하기 때문에 캔틸레버 프루프 매스가 풀업 전극에 더 가까워짐에 따라 인력이 증가한다. 토션 아암으로부터의 복원력은 이 거리에 선형적으로 의존하며, 따라서 이 풀-업 전압은 또한 복원력을 유효하게 감소시킨다. 이것은 동일한 외부 가속도에 대해 프루프 매스의 움직임을 더 크게 하며, 이것은 또한 각각의 가속도계의 감도를 증가시키거나, 다르게, 전극(401) 상의 풀업 전압이 캔틸레버의 용수철 상수를 감소시킨다고 말할 수 있다.
거리 x만큼 굴절하고 캔틸레버의 k의 용수철 상수를 갖는 갭 d0을 갖는 길이 L 폭 w의 캔틸레버 상의 힘의 단순한 모델은 아래의 수학식과 같다.
Figure 112011042046282-pct00006
여기서 V는 전극(401) 상의 인가된 전압이다. 이것은 아래의 수학식과 같은 유효한 용수철 상수를 생성한다.
Figure 112011042046282-pct00007
전극(401) 상의 전압의 크기를 증가시키면, 캔틸레버의 유효한 용수철 상수가 감소되어 그것이 가속도에 더 민감해지게 할 뿐만 아니라 스위치 전에 더 적은 움직임이 필요하도록 캔틸레버를 랜딩 전극에 더 가깝게 이동시킬 것이다.
이 모드에서 동작하는 것의 장점은, 접착력의 시간 또는 스위치 의존적 변화가 감도의 변화를 야기하지 않는다는 점이다. 디바이스는 두가지 방식으로 동작될 수 있다.
첫번째 방식에서, 풀 인 전압(pull in voltage)이 인가되어서 캔틸레버의 절반이 풀인되며, 그 다음 가속도는 추가의 캔틸레버들이 턴온되게 한다. 번호 스위치가 기록되고, 캔틸레버의 절반이 온되도록 모든 캔텔레버들이 재설정 및 풀인된다. 그 후, 캔틸레버들은 이탈되고 그 절반은 풀인된다. 이 공정은 동일한 샘플에서 연속적으로 반복되고 상술한 바와 같은 기법을 유지한다. 처음에, 가속도가 적용되지 않고 캔틸레버의 절반을 스위치 온하는 데에 필요한 전압은 제조 공정 동안 확인되며 이 전압은 칩 상에 저장된다.
두번째 방식에서, 모든 캔틸레버가 풀인되고 가각의 임계치가 로깅된다. 그 후, 모든 캔틸레버가 다시 풀인되고 각각의 임계치 시프트가 다시 측정된다. 임계 전압의 총 시프트는 가속도의 측정이고, 이것은 하나의 캔틸레버가 측정될 수 있는 정확성보다
Figure 112011042046282-pct00008
배 양호한 정확성을 가지고 측정될 수 있다.
상술한 기법은 캔틸레버가 매우 높은 레이트에서 스위치하는 것을 요구하지만, 감지가 1 내지 10K Ohms일 수 있는 온 상태와 10M Ohms보다 더 큰 오프 상태의 저항 간의 저항 변화를 이용하기 때문에 측정 감도가 매우 높다. 이러한 저항의 변화는 100ns로 매우 쉽게 측정될 수 있다. 이것은, 1M Hz보다 큰 대역폭이 주어지면 캔틸레버의 상태가 측정될 수 있고 200ns보다 아래에서 재설정될 수 있다는 것을 의미한다. 측정될 필요가 있는 가장 기계적인 가속도가 10 K Hz 이하인 경우, 이것은 가속도로 하여금 제공하기 위해 100회 이상 측정되는 것 및 적어도 10의 추가적 감도 향상을 허용한다.
하나의 더 큰 캔틸레버 대신에 가속도를 측정하는 더 작은 캔틸레버들의 어레이를 사용하는 본 발명의 다른 실시예는, 모든 프루프 매스들과 그것들 밑의 전극(1)과 같은 모든 전극 사이의 커패시턴스의 변화를 측정하는 것이다. 이것은, N개의 커패시턴스들을 병렬로 추가하는 것이며, 이는 그것을 N배 더 크게 한다. 캔틸레버의 열 진동들에 의해 측정에 대한 기본적 제한이 주어진다. 이것은 큰 가속도계에 대해서 사실이며 병렬로 동작하는 N개의 작은 캐틸레버의 경우에도 그러하다. 캔틸레버의 움직임은 프루프 매스와 고정된 전극 간의 커패시턴스의 변화를 이용하여 감지된다. 커패시턴스는 갭의 변화에 선형적으로 의존하기 때문에 움직임 및 따라서 가속도는 커패시컨스의 변화로부터 추론될 수 있다. 단일의 큰 캔틸레버들에 대해 사용되는 차분의 커패시턴스 감지 회로(differential capacitance sensing circuit)는 병렬의 커패시터들로서 측정된 N개의 작은 캔틸레버들에 대해 동일하게 사용될 수 있다.
가속도계의 감도에 대한 기본적 제한들 중 하나는 진동 모드의 열 활성화에 의해 주어진다. 평균 제곱의 힘 노이즈(mean square force noise)는
Figure 112011042046282-pct00009
에 의해 주어지며, 여기서 B는 스프링 대시포트 모델에 대한 감쇠 기간(damping term)이다. 이것은 공진 주파수
Figure 112011042046282-pct00010
(이것은
Figure 112011042046282-pct00011
과 같고 여기서 K는 용수철 상수이며 m은 캔틸레버의 질량임) 측면에서 설명될 수 있고, Q는 품질 계수(이것은
Figure 112011042046282-pct00012
에 의해 설명됨)이다. 변위는 가속도에 비례하고 공진 주파수의 제곱에 반비례한다.
Figure 112011042046282-pct00013
. 따라서, 브라운 운동 노이즈는 아래의 수학식에 의해 주어진 가속도 노이즈에 이를 것이다.
Figure 112011042046282-pct00014
스퀴즈 필름 감쇠(squeeze film damping)에 의해 20 kHz의 공진 주파수 및
Figure 112011042046282-pct00015
kg의 질량 및 Q가 5로 설정되어 있는 단일의 큰 캔틸레버에 대해, 감도는
Figure 112011042046282-pct00016
Figure 112011042046282-pct00017
가 될 것이다.
길이 L, 폭 w 및 두께 t의 단순한 캔틸레버에 대해, 이것을 아래의 수학식과 같이 다시 쓸 수 있다.
Figure 112011042046282-pct00018
이 수학식을
Figure 112011042046282-pct00019
수학식에 삽입하면,
Figure 112011042046282-pct00020
에 대해 아래의 수학식을 얻는다.
Figure 112011042046282-pct00021
폭
Figure 112011042046282-pct00022
및 길이 b의 플레이트(plate)에 대해서, 일 단에 대한 관성 i의 질량 모멘트(mass moment)는
Figure 112011042046282-pct00023
에 의해 주어진다.
Figure 112011042046282-pct00024
으로서 토션 아암을 관통하는 회전축에 대한 프루프 매스의 질량 관성 모멘트를 근사치 계산할 수 있다.
길이 L, 폭 w2 및 두께 t2의 빔으로 구성된 2개의 토션 스프링들 중 하나의 스프링의 용수철 상수는 아래의 수학식이다.
Figure 112011042046282-pct00025
여기서 G는 시어(shear) 모듈러스 (TiN의 경우 119 G Pa)이다. 회전의 중심에 관하여 도출되는 공진 회전 주파수는 아래와 같다:
Figure 112011042046282-pct00026
이때 양 사이드에 하나씩 두 개의 토션 아암(torsion arms)이 존재한다.
이하에 규정되는 디바이스의 평면도에 따르면 다음과 같은 치수들을 사용할 수 있다: L = 4 마이크로미터, w2 = 0.5 마이크로미터, 및 t2 = 30nm. 프루프 매스(proof mass)에 대해, 프루프 매스의 두께 t = 0.5 마이크로미터, 폭 w = 4 마이크로미터, 및 길이 b = 4 마이크로미터이다. 이러한 값의 경우 대해 공진 주파수는 1.6 ㎒이다. 프루프 매스의 질량은 다음을 이용하면 4.4 x 10-14 ㎏일 것이다:
Figure 112011042046282-pct00027
이는 Q가 5인 경우에 0.87 ms-2 /
Figure 112011042046282-pct00028
의 가속도에 해당하는 열적 노이즈를 부과하여, 이들 값을 L = 4.5 마이크로미터, w2 = 0.35 마이크로미터, 및 t2 = 30nm으로 단지 미세하게 변화시킨다.
프루프 매스에 대해, 프루프 매스의 두께 t = 0.5 마이크로미터, 폭 w = 4 마이크로미터, 및 길이 b = 5 마이크로미터이면, 618 KHz의 공진 주파수와 6 x 10-14 ㎏의 프루프 매스를 얻는다. 이는 0.5 ms-2 /
Figure 112011042046282-pct00029
의 가속도에 해당하는 열적 노이즈를 부과한다.
도 11은 두 개의 토션 사이드 아암(1103) 및 좌측에 큰 프루프 매스(1102)가 도시된 토션 캔틸레버의 평면도이다. 랜딩 컨택트(1110)가 우측에 있다. 이는 캔틸레버가 하나인 경우이다. N개 캔틸레버의 경우에는
Figure 112011042046282-pct00030
만큼 증가할 것이다. 종전의 단일한 대형 가속도계의 예는 대략 450 마이크로미터 곱하기 450 마이크로미터 크기의 가속도계에 해당한다. 디바이스를 10 곱하기 8의 면적에 설치할 수 있다면 이 면적에는 2,000개 디바이스를 설치할 수 있다. 이는 바이어스 전압이 인가되지 않았을 때 이러한 어레이 내에서의 노이즈 레벨이 2배로 커질 것임을 의미한다.
최종적으로 풀인 전압(pull in voltage)을 인가하여 스위칭 포인트에 근접할 수 있다. 이는 캔틸레버가 (상술한 대로) 보다 얕게(shallow)에 위치하는 잠재적 최소치들을 만들고, 또한 공진 주파수를 감소시키고 가속도 노이즈를 감소시켜 동일한 감도를 달성하게 한다.
따라서, 설계 및 동작에 의해, 공진 주파수를 200KHz까지 감소시켜 각 캔틸레버의 가속도 노이즈가 캔틸레버 당 0.1 m/(s2
Figure 112011042046282-pct00031
), 즉, 10mg/
Figure 112011042046282-pct00032
가 되게 할 것이다.
Figure 112011042046282-pct00033
를 사용하면, 최대 노이즈 변위 1nm를 얻는다. 30nm 갭이 주어지면 디바이스가 파워업 하지 않을 때 30g을 핸들링할 수 있는 최대 가속도를 얻는다.
캔틸레버의 두께, 길이 및 폭을 β만큼 조정하면 하나의 큰 캔틸레버를 β2 개의 더 작은 캔틸레버로 교체할 수 있고, 그러면 각 캔틸레버의 가속도 노이즈 또는 최소 감도가 아래와 같이 될 것이라는 점을 주지할 필요가 있다:
Figure 112011042046282-pct00034
그러나 캔틸레버의 개수가 β2 개로 많아지면서 가속도 노이즈가 평균하여 β배 만큼 될 수 있다. 따라서 하나의 큰 캔틸레버를 N개의 더 작은 캔틸레버들로 스케일링하면 아래와 같은 평균 가속도 노이즈의 증가가 도출된다:
Figure 112011042046282-pct00035
더 작은 갭에 대한 스퀴즈 필름 감쇠(squeeze film damping)가 손실되면서 퀄리티 팩터가 증가할 것으로 기대됨에 따라, 그리고 전압이 인가되면서 모드가 경화되는 것에 의해, 또한 토션 센서에 대한 설계의 변화에 의해, 감도의 스케일링에 대한 이 의존도는 부분적으로 상쇄될 수 있다.
캔틸레버 아래의 갭의 스케일링으로 인해, 보다 낮은 전압을 사용해도 동일한 전기장이 발생될 수 있어서, 임베드된 CMOS 전압과 전기적으로 결합되기 쉬워 진다.
연동 핑거 커패시턴스 감지부(interlocking finger capacitance sensing)에 연결된 종래의 프루프 매스 캔틸레버 가속도계는, 아래와 같은 커패시턴스를 가질 것이다:
Figure 112011042046282-pct00036
여기서 y는 변위이고 G0는 핑거들 사이의 갭(약 1 마이크로미터)이다. 토션 디바이스의 커패시턴스에 대한 추정은
Figure 112011042046282-pct00037
를 설정하고 캔틸레버를 선형으로 따라 변화하는 갭을 추정() 함으로써 결정될 수 있다. 길이를 따라 적분하면, 아래의 팁 변위(tip displacement) y의 함수로서 총 캔틸레버 커패시턴스를 얻는다:
Figure 112011042046282-pct00039
본원에서 고려되고 있는 스케일링된 캔틸레버 어레이 디바이스에 대해서는
Figure 112011042046282-pct00040
을 얻을 수 있을 텐데, 여기서 w는 캔틸레버의 폭이고, L은 길이이고, d0은 갭이다. w=5 마이크로미터, L=5 마이크로미터 및 d=300nm면, 총 커패시턴스는:
Figure 112011042046282-pct00041
이다.
이는 표준 가속도계 보다 5배 크다. 따라서 각 캔틸레버에 대해서는:
Figure 112011042046282-pct00042
를 얻는다.
열적 노이즈가 존재하여 1nm 변위를 도출하고, 또한 열적으로 발생된 전기적 노이즈가 존재하여 이를 배가할 수 있으므로 각 캔틸레버에 대해 최소한의 탐지가능 커패시턴스는 (1/30) 0.6fF일 것이다. 또는 N=2,000 캔틸레버에 대해서는 1 aF 일 것이다. 핑거 커패시턴스 검출에 의한 하나의 큰 캔틸레버에 대한 추정은 커패시턴스 노이즈에 1aF/nm의 값을 부여하는데, 이는 멀티 가속도계 어레이와 일치한다.
커패시턴스는 미분(differential) 기술을 이용하여 측정될 것이다. 수직 변위의 경우 도 4의 프루프 매스(402)와 최상단 전극(401) 사이의 커패시턴스가 하나의 커패시터이고 다른 커패시터는 프루프 매스와 최하단의 전극(405) 사이의 커패시턴스이다. 면적들 및 갭들을 적절히 설계하여 이들 두 개의 커패시턴스가 같은 값을 갖도록 보장함으로써, 브릿지 회로에서 이 둘 사이의 작은 차이를 측정한다.
도 12에서, C1은 프루프 매스(402)와 최상단 전극(401) 사이의 커패시턴스인 반면에, C2는 프루프 매스와 최하단 전극(405) 사이의 커패시턴스이다. 405 에서 양의 전압을 갖고 401에서는 음의 전압을 가지면, 출력 Vo은 0(zero)으로 맞춰진다. 그러면 출력은 단순히 캐비티 내 프루프 매스의 위치에의 변화에 비례하게 된다.
캔틸레버들의 어레이에 대한 노이즈 기여를 살펴보면, 캔틸레버의 어레이를 같은 영역의 하나의 마이크로 머신형의 디바이스 만큼 민감한 가속도계로 만들게 되어 기본 물리적 제한이 존재하지 않는 것처럼 보일 것이다. 본 발명이 기존의 CMOS 칩 상에 가속도계와 같은 MEMS 디바이스들의 임베딩을 가능하게 하기 때문에, 본드 패드들의 주변부 전체 및 전자기기들과 관련된 공간에 막대한 절약이 생겨서 디바이스(10)가 독립형 칩 보다 몇배는 커지게 할 것이다.
두 개의 층 금속화를 사용하여 이 디바이스를 3D 가속도계로 만들어 수직 프루프 매스를 토션 스프링의 한쪽 단에 걸(hang) 수 있다. 이는 질량 중심을 받침대 위로 이동시켜 수평 가속도계가 캔틸레버의 한쪽 단부에서 수직 이동을 발생시키도록 허용한다. 어레이의 1/3은 캐틸레버의 다른 1/3에 대해 직각인 회전축을 갖는다. 마지막 1/3은 프루프 매스와 평면상에 평행할 것이다. x 방향에서의 가속도는 이들 캔틸레버를 y 축을 따르는 회전축으로 회전만 시켜서 평면 바깥에 프루프 매스를 가질 것이다. 회전축이 x 축을 따르고 평면 바깥의 프루프 매스를 갖는 캔틸레버들은 x 축을 따르는 가속도에 의해 영향을 받지 않을 것이다. 평면 바깥에 매스가 없는 캔틸레버를 사용하면 수평 가속도에 의해 영향을 받지 않을 것이다.
도 13은 어레이로부터의 소형 가속도계의 예시로서, 이는 기판에 평행한 x-y 평면의 가속도에 민감하다. 가속도계는 풀 업 전극(1301), 풀다운 전극(1305), 프루프 매스(1302), 토션 아암(1303), 랜딩 포인트(1310), 표준 백엔드 금속화에 대한 층간 비아(1314), 층간 유전체(1315), 표준 백엔드 CMOS 프로세스를 위한 금속화층(1313), 다음 층간 유전체(1316)를 포함한다.
본 발명의 이점은 현재 요구되는 별도의 패키징과는 반대로 패키징을 반도체 프로세스의 BEOL에 완전히 포함시키는 기능 및 각 스위치의 크기가 작아서 비롯된 노이즈 면역을 포함한다. 어레이 내 각 스위치는 하나의 큰 MEMS 디바이스에 비해 더 높은 공진 주파수를 가지므로, 낮은 주파수에서 진동 노이즈가 생길 가능성이 낮다. 다른 이점은 샘플링된 스위치 카운트(디지털)가 입력 신호의 크기(아날로그)를 나타내기 때문에 아날로그 대 디지털의 변환이 통합되어 있다는 것이다. 다른 이점은 백엔드에 임베드될 수 있고 별도의 패키지가 필요하지 않기 때문에 솔루션들의 경합을 통해 감소되는 비용이다. 다른 이점은 백엔드 프로세싱에 캡슐화될(encapsulated) 수 있기 때문에 표준 IC들과 통합될 수 있는 디바이스를 포함하는데, 이는 기존의 더 큰 단일의 MEMS 디바이스들로는 불가능하다.
캔틸레버가 짧아질수록 캔틸레버의 복원력이 커지기 때문에, 커패시터들을 형성하는 MEMS 스위치들을 더 작게 만듦으로써, 단위 면적 당 복원력이 보다 커질 수 있다. 컨택트에서 단위 면적 당 복원력이 증가하면, 높은 RF 신호가 커패시터 신호 라인에 인가됨으로써 유발되는 원치 않는 스위칭을 방지하게 된다. AC 전압은 상당히 높을 수 있는 평균 인력을 유도한다. MEMS 스위치형 커패시터들이 클수록 더 쉽게 당겨질 수 있다. RF 전원이 인가될 때에 커패시터가 랜딩 전극을 풀 오프할 수 있도록 하는 것이 또한 중요하다. 더 작은 MEMS 스위치에서 단위 면적 당 이탈력의 증가도 마찬가지로 도움이 된다.
또한, 하나의 큰 스위치 대신 복수의 더 작은 스위치를 가짐으로써 디바이스 수명이 연장될 수 있다. 특히, 복수의 스위치가 있는 경우에, 더 작은 소형 스위치 중 하나 이상이 기능을 중단할 때에도 적어도 하나의 스위치가 기능을 계속하는 한 디바이스는 계속 기능할 수 있다. 그러나, 하나의 큰 스위치가 사용된 경우에, 그 스위치가 기능을 중단하면 디바이스가 동작불가능하다. 따라서, 복수의 더 작은 스위치가 사용되면, 디바이스 성능이 향상될 수 있을 뿐만 아니라 디바이스 수명도 연장될 수 있다.
MEMS 커패시터를 스위치 오프 할 수 있는 문제를 해결하기 위해, RF 전원이 공급되면 더 큰 MEMS RF 커패시터 디바이스들은 전압 분배기를 도입할 필요가 있는데, 이는 설계를 복잡하게 하고 생산 비용을 증가시킨다. 단위 면적 당 이탈력이 크게 커패시터들을 작게 만듦으로써, 이러한 문제는 해결된다.
각 MEMS 커패시터가 더 작기 때문에, 더 작은 질량을 갖고 더 빨리 스위칭될 수 있다. 이는 보다 빠른 응답 시간 및 이로 인한 RF 신호를 보다 빨리 조정하는 기능을 부여한다. 정상 MEMS 가변 커패시터를 사용하여, 캔틸레버와 RF 신호 라인 사이의 갭을 제어함으로써 커패시턴스가 제어될 수 있다. 도출되는 커패시터는 캔틸레버의 기계적 진동과 연관된 노이즈를 갖는데 이는 MEMS 캔틸레버가 RF 신호 라인으로 유전체 층과 접촉하고 있을 때 디지털 가변 커패시터가 완전히 스위칭 온된 경우, 디지털 가변 커패시터에는 생기지 않는다.
커패시터를 더 작은 커패시터의 어레이로 분할함으로써, 수율이 향상될 수 있다. 왜냐하면 디지털 커패시터들의 어레이의 하나의 MEMS 디바이스가 스위칭 되지 않았다면, 그 어레이는 가변 커패시터에 상술한 약간의 시프트를 계속 제공할 것이기 때문이다. 하나의 대형 디바이스를 사용하면, 점형 결점(point like defect)을 갖는 문제가 전체 디바이스가 작동하지 못하도록 방해할 수 있어서, 커패시턴스가 전혀 변화하지 않게 된다.
캔틸레버를 더 작게 만듦으로써, 캐비티 내부의 디바이스들을 서로 연결할 수 있는데 이는 스트레이 커패시턴스(stray capacitance) 및 전자기장이 제어될 수 있는 것을 보장한다. 커패시터가 더 작은 캔틸레버들의 어레이로 분할됐기 때문에, 어레이의 형상에 있어서 설계의 자유도가 매우 커진다. RF와 접지 라인 사이에 길고 좁은 어레이로 설치되어 스트레이 전자기장으로부터의 원치 않는 커플링을 감소시키게끔 할 수 있다(즉, 어레이가 스트립 라인 배치에 들어 맞을 수 있음). 이는 하나의 커패시터를 가지고는 하나의 MEMS 캔틸레버 커패시터의 설계의 가로세로비에 많은 자유도를 가질 수 없으므로 매우 어려울 것이다.
도 14는 제어 전극들(1402) 및 RF 전극(1404)의 평면도이다. 도 15는 RF 라인(1504)의 최상단 위에 4 개의 지지 아암(1502)을 갖는 캔틸레버(1506)의 평면도이다. 캔틸레버(1506)는 지면으로의 경로를 제공하고 RF 라인(1504)의 최상단 위에 도시되어 전극을 제어한다. 제어 전극들은 제1 및 제2 전극에서 기능하는 반면에 RF 라인(1504)은 제3 전극으로서 기능한다. 캔틸레버(1506)는 선회하거나 RF 라인(1504)으로부터 제1 거리만큼 이격된 위치로부터 RF 라인(1504)으로부터 제2 거리만큼 이격된 제2 위치로 이동한다. 제1 거리는 제2 거리보다 크다. RF 라인(1504)과 접지된 캔틸레버(1506) 사이의 거리가 커패시턴스를 만든다. RF 라인(1504)과 접지된 캔틸레버(1506) 사이의 거리가 좁을수록 커패시턴스는 커진다.
도 16은 하나의 캐비티 내에 포함될 수 있는 "RF"라고 표시된 RF 전극을 따라 배열된 복수의 MEMS 캐피시터의 평면도이다. "CNT"라고 표시된 두 개의 제어 전극이 또한 개시된다. 각 MEMS 커패시터는 공통 RF 전극 및 공통 제어 전극을 사용한다. 지지 아암들은 "GND"라고 표시된 지면에 연결된다. RF-GND 배열은 전자기장을 캐비티 안에 가둬 스트레이 효과를 최소화하는 동일 평면 구조를 구현한다. 도 16에 도시된 대로, 각각이 공통 RF 라인에 인접한 복수의 캔틸레버가 존재한다. 또한, 제1 및 제2 전극으로 불릴 수 있는 두 개의 제어 전극이 존재한다. 복수의 캔틸레버는 선회하거나 RF 라인으로부터 제1 거리만큼 이격된 위치와 RF 라인으로부터 제2 거리만큼 이격된 위치 사이를 이동한다. 접지된 캔틸레버가 RF 라인으로부터 이격된 거리는 커패시턴스를 결정한다.
도 16에 도시된 대로, 제1 전극, 제2 전극 및 전체 구조에 공통인 RF 라인이 존재한다. 복수의 캔틸레버는 공통의 제1, 제2 및 RF 전극을 공유한다. 또한, 캔틸레버들과 전극들은 디지털 가변 커패시터로서 집합적으로 기능하고 디바이스 구조 내 하나의 캐비티 내에 포함될 수 있다. 예를 들어, 디지털 가변 커패시터는 CMOS 디바이스 내 캐비티에 임베드되어서 디지털 가변 커패시터 아래로부터 캐비티 및 디지털 가변 커패시터 위의 위치까지 전기 접속이 행해질 수 있다.
도 17a-17c는 일 실시예에 따른, 프리 스탠딩 위치, 다운 상태 및 업 상태의 MEMS 커패시터 스위치(1700)의 개략적인 단면도이다. 도 17a-17c에서, 스위치(1700)는 복수의 접지 전극(1702), 제1 풀다운 전극(1704), RF 전극(1706), 제2 풀다운 전극(1708), 풀다운 전극(1704, 1708) 및 RF 전극(1706) 위에 형성된 절연층(1716), 풀업 전극 접속부(1710), 풀업 전극(1718) 위에 배치된 절연층(1712) 및 캔틸레버(1714)를 포함한다. 일 실시예에서, 절연층(1712, 1716)은 산화물을 포함할 수 있다. 도 17a에서, 캔틸레버는 전극들(1704, 1706, 1708) 위의 산화물층(1716)으로부터 이격되고 풀업 전극(1718) 위에 형성된 산화물층(1712)으로부터 이격된 프리 스탠딩 위치에 있다.
도 17b에서, 캔틸레버(1714)가 전극들(1704, 1706 및 1708) 위에 있는 절연층(1716)과 접촉하는 경우, 캔틸레버(1714)는 다운 상태에 있다. 캔틸레버(1714)는 절연층(1716)에 의해 RF 전극(1706)으로부터 작은 거리만큼 이격되어 있고, 이에 따라 캔틸레버(1714)가 접지되고 RF 전극(1706)이 RF 핫(hot)되기 때문에 큰 커패시턴스가 존재한다. 캔틸레버(1714)가 업 상태에 있고 풀업 전극(1718) 위에 형성된 절연층(1712)과 접촉하는 경우, RF 전극(1706)과 접지되는 캔틸레버(1714) 사이에 긴 거리가 존재한다. 따라서, 도 17b에 비해 도 17c에는 작은 커패시턴스가 존재한다. 스위치(1700)는 각각의 더 작은 커패시터가 2개의 상태들을 갖는 디지털 가변 커패시터로 된다. 제1 상태는 캔틸레버(1714)가 RF 전극(1706) 위의 얇은 절연층(1716)을 터치하여 풀다운되는 경우이다. 제2 상태는 캔틸레버(1714)가 풀업 전극(1718) 위에 있는 산화물층과 접촉하여 풀업되는 경우이다. 커패시턴스는 이하와 같다.
Figure 112011042046282-pct00043
여기서, A는 RF 라인과 캔틸레버 사이의 중첩되는 영역, ε은 유전율, ε0은 RF 라인과 캔틸레버 사이의 재료의 상대적인 유전율, d는 캔틸레버와 RF 라인 사이의 거리이다. 일 실시예에서, d는 약 0.2 마이크로미터 내지 약 1.0 마이크로미터이다. 다른 실시예에서, d는 약 100㎚ 내지 약 1 마이크로미터이다. 일 실시예에서, 디바이스가 배치되는 캐비티는 약 20 마이크로미터 내지 약 30 마이크로미터인 적어도 하나의 치수(즉, 길이, 폭 또는 높이)을 가질 수 있다. 다른 실시예에서, 캐비티는 약 300 마이크로미터까지인 적어도 하나의 치수를 가질 수 있다. 일 실시예에서, 캐비티는 약 140 마이크로미터 내지 약 155 마이크로미터인 적어도 하나의 치수를 가질 수 있다. 약 30 마이크로미터보다 큰 적어도 하나의 치수를 갖는 캐비티들에서, 지지목(support post)들은 캐비티의 루프를 지지하기 위하여 캐비티 내에 존재할 수 있다. 일부 실시예들에서는, 지지목들이 존재하지 않을 수 있다.
커패시터로서 기능하기 위하여, 풀다운 전극들(1704, 1708)은 제1 전압을 제공할 수 있다. 일 실시예에서, 풀다운 전극들(1704, 1708)은 동일한 전압을 제공한다. 동시에, 풀업 전극(1718)은 제1 전압과 반대인 제2 전압을 제공할 수 있다. 따라서, 캔틸레버(1714)는 절연층(1716)과 접촉되도록 풀다운될 수 있는데, 왜냐하면 캔틸레버(1714)가 풀다운 전극들(1704, 1708)에 의해 당겨지고, 풀업 전극(1718)에 의해 밀어내지기 때문이다. 마찬가지로, 전압들이 역으로 되어, 캔틸레버(1714)를 절연층(1712)과 접촉하는 위치로 이동시킬 수 있다.
도 16에 도시된 것과 같은 디지털 가변 커패시터로서 동작할 때, 복수의 캔틸레버는 접지되고, RF 전극 및 하나 이상의 풀다운 전극 위에 배치된다. 하나 이상의 풀업 전극 또한 존재한다. 캔틸레버들은 2개의 상태들 사이를 이동한다. 제1 상태는 RF 전극으로부터 작은 거리만큼 이격된 캔틸레버를 갖는다. 제2 상태는 RF 전극으로부터 큰 거리만큼 이격된 캔틸레버를 갖는다. 접지된 캔틸레버는 RF 전극과 직접 접촉하지 않는다. RF 전극 및 커패시턴스를 생성하는 접지된 커패시터 사이는 이격되어 있다.
몇 개의 더 큰 커패시터보다 다수의 더 작은 커패시터들을 갖는 이점은 커패시터들이 더 적은 치수들로 제작되어, 이들이 보통의 CMOS 프로세스의 백엔드 금속화층들 내의 캐비티에 하우징될 수 있다는 점이다. 이들이 너쿠 크면, 캐비티가 너무 커지고, 캐비티 루프 내의 잔여 스트레스들이 이들을 버클 업 또는 다운(buckle up or down)시킨다. 이러한 문제점은 1 마이크로미터보다 두꺼운 층들에 의해 해결되었지만, 표준 백엔드 프로세스에서 캐비티를 처리하기에는 어려움이 증가될 수 있다. 그리고, 이는 비용을 증가시킨다.
상술한 것은 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 실시예 및 추가적인 실시예를 본 발명의 기본 범주를 벗어나지 않고도 창안해낼 수 있으며, 그 범주는 이하 청구범위에 의해 결정된다.

Claims (25)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 디바이스 구조물로서,
    기판;
    상기 기판 상에 형성된 복수의 층 - 상기 복수의 층 중 제1 층은 상기 기판과 상기 복수의 층 사이의 상기 구조물 내에 형성된 하나 이상의 캐비티의 경계를 정함 -;
    상기 기판 상에 그리고 상기 하나 이상의 캐비티의 각각의 캐비티 내에 배치된 복수의 마이크로 전자기계 디바이스;
    상기 하나 이상의 캐비티 중 적어도 하나의 캐비티 내에 있고 상기 복수의 마이크로 전자기계 디바이스 위의 상기 제1 층과 결합된 풀업 전극;
    상기 기판으로부터, 상기 하나 이상의 캐비티 상에 배치된 하나 이상의 층으로의 비아 접속부;
    제1 전극;
    제2 전극; 및
    각각이 상기 제1 전극과 접촉하는 위치로부터 상기 제1 전극과 상기 제2 전극 둘 모두로부터 이격된 위치로 이동하고 그 다음 상기 제2 전극과 접촉하는 위치로 이동가능한 복수의 캔틸레버(cantilever)
    를 포함하는 디바이스 구조물.
  6. 제5항에 있어서,
    상기 디바이스 구조물은 디지털 가변 커패시터인 디바이스 구조물.
  7. 제6항에 있어서,
    제3 전극을 더 포함하고,
    상기 복수의 캔틸레버 각각은 상기 제3 전극에 연결되는 디바이스 구조물.
  8. 디바이스 구조물의 사용 방법으로서 - 상기 디바이스 구조물은 하나 이상의 캐비티 및 상기 하나 이상의 캐비티 각각 내에 배치된 복수의 디바이스를 포함함 -,
    하나 이상의 랜딩 전극(landing electrode)에 제1 전기 바이어스를 인가하여, 상기 복수의 디바이스를 상기 하나 이상의 랜딩 전극으로부터 이격된 제1 위치로부터 상기 하나 이상의 랜딩 전극과 접촉하는 제2 위치로 이동시키는 단계;
    가속(acceleration)을 가함으로써, 상기 복수의 디바이스 중 하나 이상을 이동시키는 단계;
    가속 이후에 상기 하나 이상의 랜딩 전극과의 접촉을 유지하는 디바이스의 개수를 검출하는 단계; 및
    상기 복수의 랜딩 전극에 제2 전기 바이어스를 인가하여, 상기 복수의 디바이스를 상기 제2 위치로 이동시키는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 검출하는 단계는 상기 하나 이상의 랜딩 전극과 대응하는 디바이스 사이의 전기적 연속성(electrical continuity)의 존재 또는 부재를 검출하는 단계를 포함하는 방법.
  10. 제9항에 있어서,
    상기 복수의 디바이스는 토션 스프링(torsion spring), 상기 토션 스프링에 연결되고 그 주위로 회전가능한 프루프 매스(proof mass), 및 상기 프루프 매스와 마주보는 상기 토션 스프링에 연결된 저항 컨택트(resistive contact)를 포함하고,
    상기 디바이스 구조물은 상기 프루프 매스 위에 배치된 풀업 전극(pull up electrode) 및 상기 프루프 매스 아래에 배치된 풀다운 전극(pull down electrode) 중 하나 이상을 더 포함하고,
    상기 방법은, 상기 풀업 전극 및 상기 풀다운 전극 중 하나 이상에 전기 바이어스를 인가하는 단계를 더 포함하고,
    상기 전기 바이어스는 상기 복수의 디바이스와 상기 복수의 랜딩 전극 사이의 정지 마찰력(stiction force)을 극복하기에 충분한 방법.
  11. 제8항에 있어서,
    상기 복수의 디바이스 중 하나 이상에 풀업 힘(pull up force)을 인가하는 단계를 더 포함하고,
    상기 풀업 힘은 상기 랜딩 전극과의 접촉으로부터 상기 복수의 디바이스 전부를 이동시키기에 불충분하고,
    상기 풀업 힘을 인가하는 단계는 상기 복수의 디바이스 중 하나 이상을 이동시키는 것과는 구분되는 방법.
  12. 제8항에 있어서,
    상기 복수의 디바이스는 토션 스프링, 상기 토션 스프링에 연결되고 그 주위로 회전가능한 프루프 매스 및 상기 프루프 매스와 마주보는 상기 토션 스프링에 연결된 저항 컨택트를 포함하고,
    상기 디바이스 구조물은 상기 프루프 매스 위에 배치된 풀다운 전극 및 상기 프루프 매스 아래에 배치된 풀업 전극 중 하나 이상을 더 포함하고,
    상기 검출하는 단계는 상기 프루프 매스와, 각각의 디바이스에 대한 상기 풀다운 전극 또는 상기 풀업 전극 중 하나 사이의 커패시턴스(capacitance)의 변화를 측정하는 단계를 포함하는 방법.
  13. 제8항에 있어서,
    상기 하나 이상의 캐비티는, 각각의 캐비티가 그 안에 하나 이상의 디바이스를 갖는 복수의 캐비티를 포함하는 방법.
  14. 디지털 가변 커패시터를 동작시키는 방법으로서 - 상기 디지털 가변 커패시터는 캐비티 내에 형성된 복수의 마이크로 전자기계 디바이스를 포함함 -,
    RF 전극으로부터 제1 거리만큼 이격된 제1 위치로부터 상기 RF 전극으로부터 제2 거리만큼 이격된 제2 위치로 복수의 캔틸레버를 이동시키는 단계 - 상기 제1 거리는 상기 제2 거리보다 멈 -;
    상기 복수의 캔틸레버를 상기 제1 위치로 이동시키는 단계; 및
    상기 복수의 캔틸레버를 상기 RF 전극으로부터 제3 거리만큼 이격된 제3 위치로 이동시키는 단계 - 상기 제3 거리는 상기 제1 거리보다 멈 -
    를 포함하는 방법.
  15. 제14항에 있어서,
    상기 복수의 캔틸레버를 상기 제1 위치로부터 상기 제2 위치로 이동시키기 위하여 하나 이상의 제1 전극에 전기 바이어스를 인가하는 단계를 더 포함하는 방법.
  16. 제15항에 있어서,
    상기 복수의 캔틸레버를 상기 제3 위치로 이동시키기 위하여 하나 이상의 제2 전극에 전기 바이어스를 인가하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 복수의 마이크로 전자기계 디바이스는 병렬로 동작하는 방법.
  18. 제14항에 있어서,
    상기 복수의 마이크로 전자기계 디바이스는 병렬로 동작하는 방법.
  19. 디바이스 구조물로서,
    기판;
    상기 기판 상에 형성되어 상기 구조물 내에 형성된 캐비티의 경계를 정하는 층;
    상기 캐비티 내에 배치된 복수의 마이크로 전자기계 디바이스;
    상기 캐비티 내에 있고 상기 층과 결합된 풀업 전극;
    상기 기판으로부터 층으로의 비아 접속부;
    제1 전극;
    제2 전극; 및
    각각이 상기 제1 전극과 접촉하는 위치로부터 상기 제1 전극과 상기 제2 전극 둘 모두로부터 이격된 위치로 이동하고 그 다음 상기 제2 전극과 접촉하는 위치로 이동가능한 복수의 캔틸레버
    를 포함하며,
    상기 캐비티는 길이, 폭 및 높이를 갖고, 상기 길이 또는 폭 중 적어도 하나는 20 마이크로미터 내지 30 마이크로미터이며;
    상기 캐비티 및 상기 복수의 마이크로 전자기계 디바이스는 CMOS 내에 임베드되며; 및
    상기 복수의 디바이스 중 제1 디바이스는 상기 복수의 디바이스 중 제2 디바이스와 상이한 설계를 갖는 디바이스 구조물.
  20. 제19항에 있어서,
    상기 디바이스 구조물은 디지털 가변 커패시터인 디바이스 구조물.
  21. 제20항에 있어서,
    제3 전극을 더 포함하고,
    상기 복수의 캔틸레버 각각은 상기 제3 전극에 연결되는 디바이스 구조물.
  22. 디바이스 구조물로서,
    기판;
    상기 기판 상에 형성되어 상기 구조물 내에 형성된 캐비티의 경계를 정하는 층;
    상기 캐비티 내에 배치된 복수의 마이크로 전자기계 디바이스;
    상기 캐비티 내에 있고 상기 층과 결합된 풀업 전극;
    상기 기판으로부터 층으로의 비아 접속부;
    제1 전극;
    제2 전극; 및
    각각이 상기 제1 전극과 접촉하는 위치로부터 상기 제1 전극과 상기 제2 전극 둘 모두로부터 이격된 위치로 이동하고 그 다음 상기 제2 전극과 접촉하는 위치로 이동가능한 복수의 캔틸레버
    를 포함하는 디바이스 구조물.
  23. 제22항에 있어서,
    상기 디바이스 구조물은 디지털 가변 커패시터인 디바이스 구조물.
  24. 제23항에 있어서,
    제3 전극을 더 포함하고,
    상기 복수의 캔틸레버 각각은 상기 제3 전극에 연결되는 디바이스 구조물.
  25. 제22항에 있어서,
    제3 전극을 더 포함하고,
    상기 복수의 캔틸레버 각각은 상기 제3 전극에 연결되는 디바이스 구조물.
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