[go: up one dir, main page]

KR101603056B1 - 강화된 이온화 및 무선 주파수 전력 커플링을 갖는 낮은 비저항의 텅스텐 물리 기상 증착 - Google Patents

강화된 이온화 및 무선 주파수 전력 커플링을 갖는 낮은 비저항의 텅스텐 물리 기상 증착 Download PDF

Info

Publication number
KR101603056B1
KR101603056B1 KR1020137000595A KR20137000595A KR101603056B1 KR 101603056 B1 KR101603056 B1 KR 101603056B1 KR 1020137000595 A KR1020137000595 A KR 1020137000595A KR 20137000595 A KR20137000595 A KR 20137000595A KR 101603056 B1 KR101603056 B1 KR 101603056B1
Authority
KR
South Korea
Prior art keywords
substrate
target
processing chamber
plasma processing
film layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020137000595A
Other languages
English (en)
Other versions
KR20130111518A (ko
Inventor
용 카오
시안민 탕
스리니바스 간디코타
웨이 디. 왕
젠동 리우
케빈 모라에스
무함마드 엠. 라쉬드
탄 엑스. 응우옌
아난트크리쉬나 주푸디
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20130111518A publication Critical patent/KR20130111518A/ko
Application granted granted Critical
Publication of KR101603056B1 publication Critical patent/KR101603056B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/16—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon
    • C23C14/165—Metallic material, boron or silicon on metallic substrates or on substrates of boron or silicon by cathodic sputtering
    • H10D64/01316—
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3435—Applying energy to the substrate during sputtering
    • C23C14/345—Applying energy to the substrate during sputtering using substrate bias
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/35—Sputtering by application of a magnetic field, e.g. magnetron sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D64/01318—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/689—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having ferroelectric layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H10P14/44—

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본원에 개시된 실시예들은 반도체 디바이스 및, 상기 반도체 디바이스를 형성하는 방법들 및 장치들을 제공한다. 반도체 디바이스는 소스 영역 및 드레인 영역을 갖는 기판과, 그리고 소스 영역과 드레인 영역 사이의 기판 상의 게이트 전극 스택을 포함한다. 게이트 전극 스택은 게이트 유전체 층 상의 전도성 필름 층, 상기 전도성 필름 층 상의 내화 금속 질화물 필름 층, 상기 내화 금속 질화물 필름 층 상의 실리콘-함유 필름 층, 그리고 상기 실리콘-함유 필름 층 상의 텅스텐 필름 층을 포함한다. 일 실시예에서, 방법은 프로세싱 챔버 내에 기판을 위치시키는 단계를 포함하고, 상기 기판은 소스 영역 및 드레인 영역, 소스 영역과 드레인 영역 사이의 게이트 유전체 층, 및 상기 게이트 유전체 층 상의 전도성 필름 층을 포함한다. 그러한 방법은 또한 상기 전도성 필름 층 상에 내화 금속 질화물 필름 층을 증착하는 단계, 상기 내화 금속 질화물 필름 층 상에 실리콘-함유 필름 층을 증착하는 단계, 그리고 상기 실리콘-함유 필름 층 상에 텅스텐 필름 층을 증착하는 단계를 포함한다.

Description

강화된 이온화 및 무선 주파수 전력 커플링을 갖는 낮은 비저항의 텅스텐 물리 기상 증착{LOW RESISTIVITY TUNGSTEN PVD WITH ENHANCED IONIZATION AND RF POWER COUPLING}
본 발명의 실시예들은 일반적으로 집적 회로들을 형성하는 방법들 및 장치에 관한 것이다. 보다 특정하게는, 본 발명의 실시예들은 게이트 전극 및 연관된 층들을 형성하기 위한 방법들 및 장치에 관한 것이다.
집적 회로들은 트랜지스터들, 커패시터들, 및 레지스터(resistor)들과 같은 백만개 초과의 마이크로-전자 디바이스들을 포함할 수 있다. 집적 회로의 하나의 타입은, 기판(예를 들어, 반도체 기판) 상에 형성되며 그리고 회로 내에서 다양한 기능들을 수행하기 위해 협력하는 전계 효과 트랜지스터들(예를 들어, 금속-산화물-반도체 전계 효과 트랜지스터들 (MOSFET 또는 MOS))이다. MOSFET 트랜지스터는 기판 내에 형성되는 소스 영역과 드레인 영역 사이에 배치되는 게이트 구조를 포함한다. 게이트 구조는 일반적으로 게이트 전극 및 게이트 유전체를 포함한다. 게이트 전극은 게이트 유전체 위에 배치되어, 게이트 유전체 아래의 드레인 영역과 소스 영역 사이에 형성되는 채널 영역 내에서의 전하 캐리어들의 유동을 제어한다. 트랜지스터의 속도를 높이기 위해, 게이트는 게이트의 비저항을 낮추는 재료들로부터 형성될 수 있다.
게이트 유전체 층은, 이를 테면 실리콘 이산화물(SiO2)과 같은 유전체 재료들; 또는 이를 테면 SiON, SiN, 하프늄 산화물(Hf02), 하프늄 실리케이트(HfSiO2), 하프늄 실리콘 산질화물(HfSiON), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2), 바륨 스트론튬 티타네이트(BaSrTiO3, 또는 BST), 납 지르코네이트 티타네이트(Pb(ZrTi)03, 또는 PZT) 등과 같은, 4.0 보다 큰 유전 상수를 갖는 하이(high)-k 유전체 재료로 형성될 수 있다. 그러나, 필름 스택(stack)은 다른 재료들로 형성된 층들을 포함할 수 있다는 것을 주지하여야 한다.
게이트 스택들은 또한 하이-k 유전체 상에 그리고 하이-k 유전체 상의 폴리실리콘 층 상에 형성되는 금속 층들을 포함할 수 있다. 금속 층들은 Ti, TiN, W, WN, WSixNy 또는 다른 금속들을 포함할 수 있다.
텅스텐(W)은 DRAM 타입들의 집적 회로 디바이스들 내의 게이트 전극들 및 워드 라인 및 비트 라인에서 특히 유용할 수 있는데, 이는 프로세싱 온도들이 900 ℃ 또는 그 초과에 도달할 수 있는 후속하는 고온 프로세스들 동안의 텅스텐의 열적 안정성 때문이다. 추가적으로, 텅스텐은 양호한 산화 저항을 제공하고 그리고 또한 더 낮은 비저항을 제공하는 고굴절(highly refractive) 재료이다. 전형적으로, 벌크(bulk) 형태의 용융되고 정제된 텅스텐은 5.5 μohms-cm의 비저항을 갖는다. 그러나, 텅스텐이 (예를 들어, 400 Å 미만의) 얇은 필름들로 형성될 때, 비저항은 11 내지 15 μohms-cm가 될 수 있다. 예를 들어, 과거의 PVD 기술을 이용하여 형성되는 텅스텐 필름들은 전형적으로 11-11.5 μohms-cm의 비저항을 갖는 한편, CVD 기술을 이용하여 형성되는 텅스텐 필름들은 전형적으로 13-15 μohms-cm의 비저항을 갖는다.
추가적으로, 얇은 필름 텅스텐이 WNi 또는 TiN 과 같은 다른 재료들과 조합될 때, 게이트 스택의 시트 저항(Rs)이 매우 높게 상승(jump)될 수 있다. 예를 들어, 폴리실리콘(폴리) 상의 W/WN 또는 폴리 상의 W/WSixNy 의 게이트 전극 스택은 20-25 μohms-cm의 Rs를 가질 수 있다. 다른 예들에서, 폴리 상의 W/WN/Ti 의 게이트 스택은 15 μohms-cm 또는 그 초과의 Rs 를 가질 수 있으며, 그리고 W/TiN 의 게이트는 30-40 μohms-cm 정도로 높은 Rs를 가질 수 있다. 게이트 전극 스택의 시트 저항을 낮추게 되면, 유전체 두께들을 감소시키고, 게이트와 비트 라인들 간의 거리 및 게이트의 높이들을 감소시킬 수 있게 되며, 그에 따라 게이트 전극의 전체적인 스위칭 속도를 개선할 수 있다.
통상적인 MOS 제조 방식들(schemes)에서, 기판은 다양한 반응기들이 커플링된 툴들(tools) 사이를 통과할 것이 요구된다. 기판을 툴들 사이에 통과시키는 프로세스는, 제 2 툴의 진공 분위기로의 주변 압력(ambient pressure)에서의 이송을 위해, 기판을 제 1 툴의 진공 분위기로부터 제거할 것을 필요로 한다. 주변 분위기에서, 기판들은 입자들, 수분 등과 같은 기계적 및 화학적 오염물질들에 노출되는 바, 이러한 오염물질들은 제조되고 있는 게이트 구조들을 손상시킬 수 있으며, 그리고 이송 중에 각각의 층 사이에서 원치 않는 계면(interfacial) 층, 예를 들어 자연 산화물(native oxide)을 형성할 수도 있을 것이다. 디바이스 속도를 높이기 위해 게이트 구조들이 보다 더 작아지고 및/또는 보다 더 얇아짐에 따라, 계면 층들 또는 오염물질을 형성하는 불리한 영향에 대한 관심이 증가하였다. 추가적으로, 클러스터 툴들 사이에서 기판을 이송하는 데에 걸리는 시간은 전계 효과 트랜지스터들의 제조에 있어서 생산성을 감소시킨다. 이에 더하여, 집적 회로들의 임계 치수(CD) 기하형태들(geometries)의 감소에 있어서의 진보들은 또한 개선된 재료 특성들에 대한 높은 요구를 생성하였다.
따라서, 비록 텅스텐이 게이트 전극들에 대해 유용한 금속이기는 하지만, 텅스텐의 저항을 감소시키기게 되면 또한, 게이트 전극 스택 성능을 개선하고, 전체 게이트 전극 스택의 전체적인 비저항을 감소시키기 위해 게이트 전극 재료들을 변경하는 것을 도울 수 있다. 따라서, 개선된 특성들을 갖는 게이트 스택을 형성하기 위한 방법들 및 장치가 당업계에서 요구되고 있다.
본 발명의 일 실시예에서, 반도체 디바이스가 개시된다. 반도체 디바이스는 소스 영역 및 드레인 영역을 갖는 기판과, 그리고 소스 영역과 드레인 영역 사이의 기판 상의 게이트 전극 스택을 포함한다. 게이트 전극 스택은 게이트 유전체 층 상의 전도성 필름 층, 상기 전도성 필름 층 상의 내화(refractory) 금속 질화물 필름 층, 상기 내화 금속 질화물 필름 층 상의 실리콘-함유 필름 층, 그리고 상기 실리콘-함유 필름 층 상의 텅스텐 필름 층을 포함한다.
본 발명의 다른 실시예에서, 게이트 전극 스택 형성 방법이 개시된다. 이 방법은 프로세싱 챔버 내에 기판을 위치시키는(positioning) 단계를 포함하고, 상기 기판은 소스 영역 및 드레인 영역, 소스 영역과 드레인 영역 사이의 게이트 유전체 층, 및 상기 게이트 유전체 층 상의 전도성 필름 층을 포함한다. 이 방법은 또한 상기 전도성 필름 층 상에 내화 금속 질화물 필름 층을 증착하는 단계, 상기 내화 금속 질화물 필름 층 상에 실리콘-함유 필름 층을 증착하는 단계, 그리고 상기 실리콘-함유 필름 층 상에 텅스텐 필름 층을 증착하는 단계를 포함한다.
본 발명의 다른 실시예에서, 텅스텐의 얇은 필름을 증착하기 위한 방법이 개시된다. 이 방법은, 챔버 내의 타겟에 커플링된 RF 또는 DC 전력 공급부를 이용하여 챔버의 프로세싱 영역 내에서 플라즈마를 형성하는 단계로서, 상기 타겟은 상기 챔버의 프로세싱 영역과 접촉하는 제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 갖는, 플라즈마 형성 단계; 그리고 챔버의 프로세싱 영역 내에서 형성된 플라즈마에 에너지를 전달하는 단계를 포함하고, 상기 에너지를 전달하는 단계는 RF 전력 공급부로부터 타겟으로 RF 전력을 전달하는 단계 또는 DC 전력 공급부로부터 타겟에 DC 전력을 전달하는 단계를 포함한다. 상기 방법은 또한 상기 타겟의 중심점(center point) 주위로 마그네트론을 회전시키는 단계를 포함하고, 상기 마그네트론은 상기 타겟의 제 2 표면 근처에 배치되고, 상기 마그네트론은 복수의 자석들을 포함하는 외측 폴(pole) 및 복수의 자석들을 포함하는 내측 폴을 포함하고, 상기 외측 폴 및 내측 폴은 폐쇄-루프 마그네트론 조립체를 형성하고, 그리고 상기 외측 폴과 내측 폴에 의해 생성되는 자기장들의 비율(ratio)은 약 1.56 내지 약 0.57이다. 또한, 상기 방법은 챔버 내에서 기판 지지부(substrate support)를 가열하는 단계, RF 전력 공급부를 이용하여 상기 기판 지지부를 바이어스시키는 단계, 그리고 상기 챔버 내의 기판 지지부 상에 위치되는 기판 상에 텅스텐 필름 층을 증착하는 단계를 포함한다.
본 발명의 다른 실시예에서, 플라즈마 프로세싱 챔버가 개시된다. 프로세싱 챔버는 프로세싱 영역과 접촉하는 제 1 표면 및 상기 제 1 표면에 대향되는 제 2 표면을 갖는 타겟; 상기 타겟에 커플링되는 RF 또는 DC 전력 공급부; 상기 프로세싱 영역의 일부를 적어도 부분적으로 둘러싸고 그리고 접지에 전기적으로 커플링되는, 가열되는 접지형 차폐부(ground, heated shield); 및 상기 타겟 아래에 배치되는 기판 수용(receiving) 표면을 갖는 기판 지지부를 포함하고, 상기 기판 지지부는 상기 기판 수용 표면 아래에 배치되는 전극을 더 포함한다. 상기 프로세싱 챔버는 또한 커버링; 상기 기판 지지부의 일부 위에 배치된 증착 링 ― 프로세싱 동안, 상기 커버 링은 상기 증착 링의 일부 상에 배치됨 ― ; 및 기판 지지부 아래에 배치되는 페디스털 접지 조립체(pedestal grounding assembly)를 포함하며, 상기 페디스털 접지 조립체는 접지형 차폐부의 링 지지 부분과 기판 지지 조립체 사이에서 연장하는 U-형상 부분을 갖는 플레이트를 포함한다. 추가적으로, 프로세싱 챔버는 또한 상기 타겟의 제 2 표면 근처에 배치되는 마그네트론을 포함하고, 상기 마그네트론은 복수의 자석들을 포함하는 외측 폴 및 복수의 자석들을 포함하는 내측 폴을 포함하고, 상기 외측 폴 및 내측 폴은 폐쇄-루프 마그네트론 조립체를 형성하고, 상기 외측 폴과 내측 폴 각각은 자기장을 생성하고, 그리고 상기 외측 폴과 내측 폴에 의해 생성되는 자기장들의 비율은 약 1.56 내지 약 0.57이다.
본 발명의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로 앞서 간략히 요약된 본 발명의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
도 1a는 DRAM 메모리 내의 다이나믹 메모리 셀의 회로도를 도시한다.
도 1b는 본 발명의 일 실시예에 따른 게이트 전극 스택을 도시한다.
도 2는 본 발명의 일 실시예에 따른 게이트 전극 스택을 형성하는 방법의 프로세스 다이어그램을 도시한다.
도 3은 본 발명의 일 실시예에 따른 게이트 전극 스택을 형성하기 위한 복수의 챔버들을 갖는 플랫폼 시스템을 도시한다.
도 4a는 본 발명의 일 실시예에 따른 챔버의 단면도를 도시한다.
도 4b는 본 발명의 일 실시예에 따른 챔버의 등축도를 도시한다.
도 5는 본 발명의 일 실시예에 따른 프로세스 키트의 일부의 단면도를 도시한다.
도 6은 본 발명의 일 실시예에 따른 임피던스 제어기의 개략도를 도시한다.
도 7은 본 발명의 일 실시예에 따른 마그네트론의 일부의 평면도를 도시한다.
이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 실시예에 개시된 엘리먼트들은 특정한 열거 없이 다른 실시예들에 유익하게 통합될 수 있음이 예상된다.
본 발명은 일반적으로 시트 저항(Rs)이 감소된 게이트 전극 스택 구조 및 이러한 게이트 전극 스택 구조를 형성하는 방법들 및 장치들을 제공한다. 일 실시예에서, 게이트 전극 스택 구조는 DRAM 타입 집적 회로와 같은 메모리 타입 반도체 디바이스를 위해 형성될 수 있다.
도 1a를 이제 참조하면, DRAM 메모리들에서 사용될 수 있는 것과 같은 하나의 트랜지스터 셀의 회로도가 도시되어 있다. 하나의 트랜지스터 메모리 셀은 저장 커패시터(10) 및 선택 트랜지스터(20)를 포함한다. 이러한 경우, 선택 트랜지스터(20)는 전계 효과 트랜지스터로서 형성되고, 그리고 제 1 소스/드레인 전극(21) 및 제 2 소스/드레인 전극(23)을 가지며, 이러한 제 1, 2 소스/드레인 전극들 사이에는 활성 영역(22)이 배열된다. 활성 영역(22) 위에는, 게이트 절연 층 또는 유전체 층(24) 및 게이트 전극(25)이 있으며, 상기 게이트 절연 층 또는 유전체 층(24) 및 게이트 전극(25)은 활성 영역과 함께 플레이트 커패시터(plate capacitor)처럼 작용하며, 그리고 활성 영역(22) 내의 전하 밀도에 영향을 미쳐, 제 1 소스/드레인 전극(21)과 제 2 소스/드레인 전극(23) 사이에 전류 도통 채널을 형성하거나 또는 차단할 수 있다.
선택 트랜지스터(20)의 제 2 소스/드레인 전극(23)은 연결 라인(14)을 통해 저장 커패시터(10)의 제 1 전극(11)에 연결된다. 차례로(in turn), 저장 커패시터(10)의 제 2 전극(12)은 커패시터 플레이트(15)에 연결되고, 상기 커패시터 플레이트는 DRAM 메모리 셀 배열의 저장 커패시터들에 공통일 수 있다. 또한, 전하들 형태로 저장 커패시터(10) 내에 저장된 정보가 기록되고 판독될 수 있도록 하기 위해, 선택 트랜지스터(20)의 제 1 전극(21)이 비트 라인(16)에 연결된다. 이러한 경우에, 기록 또는 판독 동작은 워드 라인(17)을 통해 제어되며, 상기 워드 라인은 선택 트랜지스터(20)의 게이트 전극(25)에 연결된다. 제 1 소스/드레인 전극(21)과 제 2 소스/드레인 전극(23) 사이의 활성 영역(22) 내에 전류 도통 채널을 생성하기 위해 전압을 인가함으로써 기록 또는 판독 동작이 일어난다.
트렌치 커패시터들, 스택형 커패시터들, 및 평면형(planar) 커패시터들과 같은 여러 가지 타입들의 커패시터들이 DRAM 타입 메모리 셀들 내의 커패시터(10)로서 이용될 수 있다. DRAM 타입 메모리 셀들의 소형화가 증가되고 그리고 트렌치 커패시터의 단면들이 끊임없이 감소됨에 따라, 회로, 예를 들어 DRAM 타입 메모리 셀의 MOS 디바이스의 감소된 RC 시상수를 제공하기 위해서는 부가적인 수단들(measures)이 필요하다. RC 시상수는 레지스터를 통해 커패시터를 전체(full) 충전 퍼센티지까지 충전시키거나 또는 커패시터를 그 커패시터의 초기 전압의 퍼센트까지 방전시키는 데에 필요한 시간이다. RC 시상수는 회로 저항과 회로 커패시턴스의 곱과 같다. 게이트 전극은 회로 저항에 대한 하나의 원인(contributor)이다. 그에 따라, DRAM 타입 메모리 셀 내의 MOS 디바이스의 RC 시상수를 감소시키는 하나의 방법은 게이트 전극의 저항을 감소시키는 것이 될 수 있다.
도 1b는 도 1a의 선택 트랜지스터(20)와 같은 DRAM 타입 메모리 셀에서 이용될 수 있는 MOS 디바이스(20B)의 게이트 전극 스택(25B)을 도시한다. MOS 디바이스(20B)와 같은 반도체 디바이스가 기판(30) 상에 형성된다. 기판은 실리콘, 게르마늄 등과 같은 임의의 타입의 반도체 재료로부터 형성될 수 있다. MOS 디바이스(20B)는 기판(30) 상의 소스 및 드레인 영역들(21B 및 23B)을 포함한다. 소스 및 드레인 영역들(21B 및 23B)은 통상적인 도핑 기술들을 이용하여 기판(30)을 도핑함으로써 형성될 수 있다. 게이트 전극 스택(25B) 아래의 구역은 기판(30)의 저(lightly) 도핑된 영역(22B)일 수 있는 바, 그러한 영역에서 도펀트는 소스 및 드레인 영역들(21B 및 23B)을 형성하기 위해 이용되는 도펀트와 다른 전도성을 갖는다. 추가적으로, 얕은 트렌치 분리 영역들(32)이 또한 기판(30) 상에 형성될 수 있다.
게이트 전극 스택(25B)은 소스 및 드레인 영역들(21B 및 23B) 사이에 형성된다. 게이트 유전체 층(24B)이 상기 저 도핑된 영역(22B) 위의 기판 구역 상에 형성될 수 있다. 게이트 유전체 층은, 게이트를 기판(30)으로부터 절연시키기 위해, 로우(low)-k 유전체 재료들을 포함하는 다양한 유전체 재료들로부터 제조될 수 있다. 게이트 유전체 층(24B) 상에는, 게이트 전극 스택(25B)의 일부를 형성하는 전도성 필름 층(26B)이 있다. 전도성 필름 층(26B)은 폴리실리콘, 또는 게이트 전극 스택들을 위해 사용되는 다른 타입들의 전도성 필름들일 수 있다. 게이트 전극 스택(25B)은 또한 전도성 필름 층(26B) 상의 내화 금속 질화물 필름 층(27B)을 포함한다. 내화 금속 질화물 필름들은 티타늄 질화물(TiN), 텅스텐 질화물(WN) 뿐만 아니라, 몇 개만 예를 들면, 지르코늄, 하프늄, 탄탈륨, 바나듐, 크롬과 같은 다른 내화 금속들의 질화물들을 포함할 수 있다. 내화 금속 필름 층은 약 50 Å 내지 약 150 Å의 두께를 가질 수 있다. 일 실시예에서, 내화 금속 필름 층의 두께는 약 100 Å이다.
실리콘-함유 필름 층(28B)이 내화 금속 질화물 필름 층(27B) 상에 형성된다. 이러한 실리콘-함유 필름 층은, PVD, CVD, 및 ALD 기술들과 같은 다양한 기술들을 이용하여 증착되는 실리콘의 얇은 필름일 수 있다. 실리콘-함유 필름 층은 붕소와 같은 도펀트를 포함할 수 있다. 일 실시예에서, 실리콘-함유 필름 층은 텅스텐 실리사이드 필름일 수 있다. 실리콘-함유 필름 층은 약 10 Å 내지 30 Å, 이를 테면 20 Å의 두께를 가질 수 있다. 게이트 전극 스택(25B)은 또한 실리콘-함유 필름 층(28B) 상의 텅스텐 필름 층(29B)을 포함한다. 텅스텐은 알파 상(alpha phase) 또는 베타 상(beta phase)일 수 있다. 일 실시예에서, 텅스텐의 얇은 필름(29B)은 알파 상으로 형성될 수 있으며, 이는 텅스텐의 저항을 줄이는 것을 돕는다. 텅스텐 필름 층은 약 450 Å 내지 550 Å의 두께를 가질 수 있다. 일 실시예에서, 텅스텐 필름 층은 약 500 Å의 두께를 갖는다. 일 실시예에서, 텅스텐 필름 층은 10 μohms-cm 미만의 저항을 가질 수 있다. 일 실시예에서, 텅스텐 필름 층은 9.5 μohms-cm 미만의 저항을 가질 수 있다. 일 실시예에서, 텅스텐 필름 층은 9.15 μohms-cm의 저항을 갖는다.
게이트 전극 스택은 약 450 Å 내지 650 Å의 두께를 가질 수 있다. 게이트 전극 스택의 Rs는 약 10 μohms-cm 내지 14 μohms-cm, 이를 테면 11 내지 12 μohms-cm일 수 있다. 일 실시예에서, 게이트 전극 스택의 Rs는 약 11.5 μohms-cm일 수 있다. 그에 따라, 텅스텐 층과 내화 금속 질화물 층 사이에 실리콘의 층이 개재(interpose)된 게이트 전극 스택은, 다른 타입들의 게이트 전극 스택들과 비교하여, 50%-60% 만큼 Rs를 감소시킨다.
폴리실리콘 상의 WN 또는 WSiN으로부터 형성되는 게이트 전극 스택은 증착 중에 또는 증착 후에 폴리실리콘과 반응할 수 있으며, 그에 의해 금속 층들과 폴리실리콘 사이에 절연 층을 형성한다. 이러한 절연 층은 특히 이후의 고온 프로세싱 동안 형성되는 경향이 있을 수 있다. 추가적으로, WN 증착 동안, 사용되는 반응성 질소 플라즈마가 폴리실리콘 또는 폴리실리콘 상의 자연 산화물과 반응하여, 절연 층의 하나의 타입인 실리콘 질화물(SiN)을 형성할 수 있다. 추가적으로, 폴리 게이트 스택 상의 W/AN/Ti 의 경우, Ti 는 매우 반응적이고 그리고 폴리실리콘 상의 산화물을 게터링(gettering)하여, 후속하는 열 프로세싱 동안 TiSiN 또는 TiOxNy 를 형성한다. 따라서, 텅스텐 필름 층(29B)과 내화 금속 질화물 필름 층(27B) 사이에 실리콘-함유 필름 층(28B)을 개재하는 것은 다른 타입들의 게이트 전극 스택들에 대한 이러한 단점들을 극복하는데 도움이 될 수 있다.
프로세싱의 상세 사항들
도 2는, 본 발명의 일 실시예에서 설명되는 게이트 전극 스택을 형성하기 위한 프로세스(200)를 설명하는 흐름도를 도시한다. 프로세스(200)는 게이트 유전체 층 상에 전도성 필름 층을 형성하는 단계 즉, 프로세스(202)를 포함할 수 있다. 그러한 방법은 또한 프로세싱 챔버 내에 기판을 위치시키는 단계를 포함할 수 있으며, 상기 기판은 소스 영역 및 드레인 영역, 상기 소스 영역과 드레인 영역 사이의 게이트 유전체 층, 그리고 상기 게이트 유전체 층 상의 전도성 필름 층을 포함한다. 프로세스(204)에서와 같이, 내화 금속 질화물 필름 층이 전도성 필름 층 상에 형성될 수 있다. 프로세스(206)에서, 실리콘-함유 필름 층이 내화 금속 질화물 필름 층 상에 형성된다. 프로세스(200)는 또한, 프로세스(208)에서와 같이, 실리콘-함유 필름 층 상에 텅스텐 필름 층을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 내화 금속 질화물 필름 층, 실리콘-함유 필름 층, 및 텅스텐 필름 층의 형성은 모두, 이를 테면 도 3에 도시되어 이하에서 설명되는 프로세싱 시스템(300)에서, 인-시츄(in-situ) 방식으로 형성된다. 다른 실시예에서, 필름들은 개별적인 프로세싱 시스템들 내에서 형성되는 바, 이때 필름 층들 중 일부 층들의 형성 사이에서 진공 파괴가 발생된다. 다시 말해, 다양한 필름 층들의 형성이 엑스-시츄(ex-situ) 방식으로 형성될 수 있다. 예를 들어, 실리콘-함유 필름은 텅스텐 필름 층과 다른 프로세싱 시스템 내에서 형성될 수 있다. 그에 따라, 실리콘-함유 필름의 일부가 산소에 노출될 수 있으며, 그에 의해 SiO2와 같은 자연 산화물의 층이 실리콘-함유 층 상에 형성된다. 일 실시예에서, 텅스텐 필름 층의 형성에 앞서서, 자연 산화물 필름이 제거되고 그리고 실리콘-함유 층이 세정된다.
프로세스(202)에서, 전도성 필름이 통상적인 방법들을 이용하여 게이트 유전체 층 상에 형성될 수 있다. 예를 들어, 게이트 산화물이 CVD 기술들을 이용하여 기판(30) 상에 증착된 다음, 또한 CVD 기술들에 의한 폴리실리콘 층의 증착이 이어진다. 내화 금속 질화물 필름 층의 형성에 앞서서, 기판은 사전-세정(pre-clean) 프로세스 및/또는 탈가스(degas) 프로세스를 받을 수 있다. 예를 들어, 만약 전도성 필름이 폴리실리콘 층이라면, 폴리실리콘 층으로부터 산화물을 제거하기 위해 Applied Materials Siconi™ Preclean 프로세스가 기판 상에서 실시될 수 있다. Siconi™ Preclean 프로세스는 NF3 및 NH3 를 이용하는 저온의, 2-단계 건식 화학 세정 프로세스를 통해 자연 산화물을 제거한다.
프로세스(204)에서, 내화 금속 질화물 필름 층이 PVD 프로세스를 이용하여 형성될 수 있다. 예를 들어, 티타늄 질화물 층을 형성할 때, 티타늄 질화물 필름을 증착하기 위해 티타늄 타겟에 공급된 전력 및 질소 가스를 이용하여 플라즈마가 발생될 수 있다. 일 실시예에서, 티타늄 시드(seed) 층을 폴리 층 상에 먼저 증착하여, 이러한 티타늄 시드 층 상에 이후 형성되는 티타늄 질화물 층의 부착을 개선한다. 일 실시예에서, 티타늄 시드 층 및 티타늄 질화물 층의 증착 동안, DC 전력 소스가 타겟에 인가될 수 있으며 그리고 RF 바이어스가 기판 지지부에 인가될 수 있다.
프로세스(206)에서, 다양한 기술들 및 방법들을 이용하여 실리콘-함유 필름 층이 형성될 수 있다. 일 실시예에서, 실리콘-함유 필름은, RF 전력 소스가 타겟에 커플링되는 PVD 프로세스를 이용하여 증착될 수 있다. 타겟은 실리콘 타겟일 수 있으며, 그리고 플라즈마는 아르곤(Ar), 크립톤(Kr) 등과 같은 비-반응성 가스로부터 발생될 수 있다. 예를 들어, 플라즈마는 약 30 sccm(standard cubic centimeters) 내지 약 60 sccm 범위 내의, 이를 테면 약 40 sccm의 유량을 갖는 비-반응성 가스로부터 발생될 수 있다. RF 전력은 약 300 W 내지 약 600 W 범위 내의, 이를 테면 약 500 W의 전력 레벨로 타겟에 인가될 수 있다. 증착 챔버는 약 1.5 mTorr 내지 약 4.5 mTorr로, 이를 테면 2.5 mTorr로 가압될 수 있다. 기판은 전기적으로 "플로팅(floating)"될 수 있으며, 어떠한 바이어스도 갖지 않을 수 있다.
다른 실시예에서, 플라즈마는 타겟에 커플링된 DC 전력 소스를 이용하여 발생될 수 있다. 추가적으로, 차폐부 상에 또는 챔버의 다른 구역들 상에 입자들이 형성되고, 챔버 내에 증착되는 후속 필름들을 오염시키는 것을 방지하기 위해, 그리고 타겟 상에 형성될 수 있는 자연 산화물을 제거하기 위해, RF 전력 소스를 또한 이용하여, 특정 횟수의 사이클들 이후 타겟 및 챔버의 RF 세정을 실시할 수 있다. 기판은 전기적으로 "플로팅"될 수 있고, 어떠한 바이어스도 갖지 않을 수 있다. 이러한 실시예에서, 플라즈마는 약 30 sccm 내지 약 60 sccm 범위 내의, 이를 테면 약 40 sccm의 유량을 갖는 Ar 가스로부터 발생될 수 있다. DC 전력은 약 250 W 내지 약 550 W 범위 내의, 예를 들어 약 300 W 내지 약 500 W 범위 내의, 이를 테면 약 400 W의 전력 레벨로 타겟에 인가될 수 있다. 증착 챔버는 약 1.5 mTorr 내지 약 4.5 mTorr로, 이를 테면 2.5 mTorr로 가압될 수 있다. 다른 실시예에서, 실리콘-함유 층은 ALD 또는 CVD 프로세스를 이용하여 형성될 수 있다. 양 프로세스들에서는, 실리콘 전구체들을 이용하여, 반응을 일으키고 그리고 기판 상에 실리콘-함유 필름을 증착한다. 실리콘-함유 층을 형성하기 위한 기술들 중 임의의 기술에서, 증착률은 0.30 Å/s 내지 0.80 Å/s 일 수 있다. 예를 들어, DC 전력 공급부를 이용한 증착률은 0.58 Å/s 일 수 있는 반면, RF 전력 공급부를 이용한 증착률은 0.43 Å/s 일 수 있다. 실리콘-함유 층의 두께는 약 10 Å 내지 약 30 Å일 수 있다. 일 실시예에서, 실리콘-함유 층은 약 20 Å 두께일 수 있다. 게이트 전극 스택의 시트 저항은 실리콘-함유 층을 증착하는 데에 이용되는 기술 및 두께에 따라 달라질 수 있다. 예를 들어, 게이트 전극 스택 내의 TiN 층 상에 실리콘을 증착하기 위한 DC PVD 기술이, 실리콘을 증착하기 위한 RF PVD 기술 보다, 게이트 전극 스택에 대해 보다 더 양호한 Rs 를 제공한다는 것이 실험들에 의해 나타났다.
프로세스(208) 동안, 다양한 방법들을 이용하여 텅스텐 필름이 실리콘-함유 층 상에 형성될 수 있다. 도 4a-7에 대한 참조를 이용하여 이러한 프로세스를 설명할 수 있다. 일 실시예에서, 텅스텐 필름을 형성하기 위한 방법은 챔버(100) 내의 텅스텐 타겟(132)에 커플링된 DC 전력 공급부(182) 또는 RF 전력 공급부(181)를 이용하여 챔버(100)의 프로세싱 영역(110) 내에서 플라즈마를 형성하는 단계를 포함한다. 텅스텐 타겟(132)은 챔버(100)의 프로세싱 영역(110)과 접촉하는 제 1 표면(133) 및 상기 제 1 표면(133)에 대향하는 제 2 표면(135)을 갖는다. 챔버의 프로세싱 영역(110) 내에서 형성된 플라즈마에 에너지가 전달되는 바, 이러한 에너지는 RF 전력 공급부(181) 또는 DC 전력 공급부(182)로부터 타겟(132)에 전달될 수 있다. RF 전력은 약 1 kW 내지 약 2.5 kW 범위 내의, 이를 테면 약 1.5 kW의 전력 레벨로 텅스텐 타겟에 인가될 수 있다. DC 전력은 약 1 kW 내지 약 2.5 kW 범위 내의, 이를 테면 약 1.5 kW 또는 2.0 kW의 전력 레벨로 텅스텐 타겟에 인가될 수 있다. 비록 도 4a가 RF 전력 소스와 DC 전력 소스 모두를 타겟에 커플링된 것으로 도시하고 있기는 하지만, 일부 실시예들에서, 챔버는 텅스텐 타겟에 커플링된 단지 하나의 전력 소스 타입 만을 가질 수 있다. 일부 실시예들에서, 낮은 비저항을 갖는 얇은 텅스텐 필름을 형성하는 프로세스는, 기판 지지부에 커플링된 RF 바이어스와 함께, 텅스텐 타겟에 커플링된 DC 전력 소스 만을 이용할 것이다. 다른 실시예들에서, 얇은 텅스텐 필름을 형성하는 프로세스는, 기판 지지부에 커플링된 RF 바이어스와 함께, 텅스텐 타겟에 커플링된 RF 전력 소스 만을 이용할 것이다.
마그네트론(189)은 타겟(132)의 중심점 주위로 회전될 수 있으며, 마그네트론(189)은 타겟(132)의 제 2 표면(135) 근처에 배치된다. 마그네트론(189)은 복수의 자석들(423)을 포함하는 외측 폴(424) 및 복수의 자석들(423)을 포함하는 내측 폴(425)을 포함할 수 있다. 외측 폴(424) 및 내측 폴(425)은 폐쇄-루프 마그네트론 조립체를 형성할 수 있으며, 상기 외측 폴 및 내측 폴에 의해 생성되는 자기장들의 비율은 약 1.56 내지 0.57 이다. 마그네트론 및 결과적인 자기장들은 증착 프로세스 동안 텅스텐 이온들의 충격(bombardment)에 영향을 미치고, 그리고 그레인 사이즈(grain size) 및 필름 밀도와 같은 얇은 필름 특성들의 제어를 가능하게 한다. 일 실시예에서, 프로세싱 챔버(100)는, 타겟과 기판 사이의 간격이 55 mm 내지 75 mm의 범위, 예를 들어 73 mm 또는 65 mm인 쇼트 쓰로우(short throw) 챔버이다. 플라즈마는 Ar 또는 Kr과 같은 비-반응성 가스로 점화(ignite)될 수 있다. 일 실시예에서, 플라즈마는 약 35 sccm 내지 약 75 sccm 범위 내의 유량을 갖는 Ar 가스로부터 발생될 수 있다. 예를 들어, 비-반응성 가스 유량은 약 70 sccm, 약 65 sccm, 약 60 sccm, 또는 약 40 sccm일 수 있다.
프로세스는 또한 챔버 내의 기판 지지부(126)를 가열하는 단계를 포함할 수 있다. 기판 또는 기판 지지부는 약 200 ℃ 내지 약 900 ℃ 범위 내의 온도로 가열될 수 있다. 일 실시예에서, 기판 또는 기판 지지부는 250 ℃ 내지 약 400 ℃ 범위 내의 온도로 가열될 수 있다. 예를 들어, 기판 또는 기판 지지부는 250 ℃, 300 ℃, 350℃, 또는 심지어 400 ℃로 가열될 수 있다. 일부 실시예들에서, 프로세스는, 텅스텐 증착 동안 기판의 후면측(backside)에 인가되는 후면측 가스를 갖지 않을 수 있다. 후면측 가스는 프로세싱 동안 기판의 온도 프로파일을 변경하는데 도움을 주기 위해 이용될 수 있다. 그러나, 어떠한 후면측 가스도 이용되지 않을 때, 텅스텐의 비저항이 낮아진다는 것이 실험들에 의해 나타났다. 후면측 가스는 기판 지지부에 대한 기판의 전기적인 커플링, 기판의 온도 프로파일, 또는 양자 모두에 영향을 미칠 수 있으며, 그에 따라 후면측 가스를 갖지 않는 것이 증착 동안 텅스텐 필름의 특성들에 더욱(further) 영향을 미치고 그리고 변화시키는 것으로 여겨진다. 또한, 프로세스는 챔버의 프로세싱 영역(110)을 약 1.0 mTorr 내지 약 10.0 mTorr 범위 내의, 예를 들어 4.5 mTorr의 압력으로 가압하는 단계를 포함할 수 있다. 일 실시예들에서, 프로세싱 영역(110)은 플라즈마가 용량 결합형 플라즈마(capacitively coupled plasma; CCP plasma)를 형성하도록 가압된다.
프로세스(208) 동안, RF 전력 공급부를 이용하여 기판 지지부를 통해 기판에 RF 바이어스가 인가될 수 있다. RF 바이어스는 약 100 W 내지 약 800 W 범위 내의 전력 레벨을 가질 수 있다. 일 실시예에서, RF 바이어스는 약 200 W 내지 400 W 범위 내의 전력 레벨을 가질 수 있다. 예를 들어, RF 바이어스는 100 W, 200 W, 300 W, 또는 400 W의 전력 레벨을 가질 수 있다. 기판 바이어스는 증착된 텅스텐의 형태(morphology)를 최적화하기 위해 스텝 커버리지(step coverage) 및 재-스퍼터링을 제어하는 것을 도울 수 있다. RF 바이어스는 또한 기판 상에서의 이온들의 충격을 제어하는 것을 돕고, 그에 의해 그레인 사이즈, 필름 밀도 및 기타 특성들과 같은 얇은 필름 특성들에 영향을 미친다. RF 바이어스는 텅스텐 이온들에게 여분의(extra) 운동 에너지를 제공하고, 이는 큰 그레인 성장을 촉진시킬 수 있다. 일부 실시예들에서, RF 바이어스의 주파수는 타겟에 커플링된 RF 전력 소스의 주파수 보다 더 적을 것이다. 예를 들어, 일부 실시예들에서, RF 바이어스 주파수는 2 MHz 일 수 있는 한편, RF 전력 소스 주파수는 13.56 MHz일 수 있다. 다른 실시예에서, RF 바이어스 주파수는 약 13.56 MHz일 수 있고, RF 전력 소스 주파수는 약 60 MHz일 수 있다. 일반적으로, RF 전력과 RF 바이어스의 조합을 이용할 때, 각각의 RF 주파수들은 타겟과 기판 지지부 사이의 반응 에너지들을 피할 수 있어야 한다.
전술한 다양한 변수들을 이용함으로써, 텅스텐 필름이 챔버(100) 내의 기판 지지부(126) 상에 위치된 기판(105) 상에 증착될 수 있다. 텅스텐 필름은 분당 370 Å으로 증착될 수 있으며, 그리고 500 Å 두께일 수 있다. 텅스텐 필름 응력은 압축성(compressive) 또는 인장성(tensile)일 수 있으며, 그리고 타겟 전력, 압력 및 온도에 의해 조정될 수 있다. 예를 들어, 텅스텐 필름 응력은 약 -745.00 MPa 내지 약 1730 MPa 범위 내에 있을 수 있다. 일 실시예에서, 텅스텐 필름 응력은 약 1650.00 내지 약 1660.00 MPA 범위 내에서 인장성일 수 있다. 다른 실시예에서, 텅스텐 필름 응력은 -743.00 MPa에서 압축성일 수 있다.
증착 온도, RF 바이어스, 및 기판 상에서의 텅스텐 이온들의 충격을 제어함으로써, 10.0 μohms-cm 미만의 저항을 갖는 얇은 텅스텐 필름이 형성될 수 있다는 것을 발견하였다. 예를 들어, 텅스텐 필름 저항은 9.5 μohms-cm 미만일 수 있다. 일부 실시예들에서, 텅스텐 필름 저항은 9.20 또는 9.15 μohms-cm 정도로 낮을 수 있다. 일부 실시예들에서, 텅스텐 필름 저항은 9.00 μohms-cm 미만일 수 있다. 실리콘-함유 층이 실리콘일 때, 실리콘 필름 층과 텅스텐 필름 층 사이의 텅스텐 실리사이드의 계면 층이 텅스텐 필름의 증착 동안 형성될 수 있다. 그에 따라, 게이트 전극 스택은 내화 금속 질화물 층 상의 실리콘 층, 상기 실리콘 층 상의 텅스텐 실리사이드 필름 층, 및 상기 텅스텐 실리사이드 필름 층 상의 텅스텐 필름 층을 포함할 수 있다.
전술한 다양한 증착 파라미터들을 제어하게 되면, 그레인 사이즈, 그레인 바운더리들(grain boundaries)(필름 밀도) 및 표면 거칠기를 제어하는 것을 도움으로써, 얇은 필름 텅스텐의 보다 낮은 비저항을 이끌 수 있는 것으로 여겨진다. 추가적으로, Ar 또는 Kr 과 같은, PVD 챔버 내의 뉴트럴들(neutrals)로부터의 포획된(trapped) 가스들, 그리고 심지어 포획된 산소가 또한, 증착된 얇은 필름의 높은 비저항을 초래할 수 있다. 추가적으로, 전자들의 포획은 얇은 필름 증착 동안 상당할 수 있는 바, 이것 또한 비저항에 영향을 미친다. 그에 따라, 그레인 사이즈, 필름 밀도를 조정하는 것, 그리고 저 유동 비-반응성 가스, 예를 들어 Ar 을 이용하는 것은, 보다 낮은 비저항을 이끌 수 있다. 보다 큰 그레인들을 형성하기 위해 밀도 및 그레인 사이즈를 증가시키는 것은, 보다 적은 그레인 바운더리 전자 산란으로 인해 얇은 필름 텅스텐의 보다 낮은 비저항의 원인이 될 수 있다.
3422 ℃의 자신의 용융점 보다 높은 온도들에서 정제될 수 있는 벌크 텅스텐은 5.5 μohms-cm 또는 그 미만의 비저항 특성들을 가질 수 있으며, 그에 따라 비저항을 줄이기 위해 적절한 그레인 사이즈들 및 바운더리들을 형성할 수 있다. 그러나, 일반적으로, 얇은 필름 증착의 온도는 제한되며, 이에 따라 그레인 사이즈 성장에 영향을 미치기 위해서는 다른 요인들(factors)이 필요할 수 있다.
텅스텐의 강화된 이온화는, 증착 온도 제어와 함께, RF 바이어스, CCP 플라즈마를 형성하기 위한 증가된 압력 범위들, 그리고 타겟에 대한 증가된 전력을 이용함으로써 달성될 수 있다. 개선된 이온화는 이온 충격을 강화시킬 것이고, 그에 따라 개선된 텅스텐 그레인 성장, 그레인 사이즈, 및 필름 밀도를 제공한다. 온도가 또한 그레인 사이즈 및 필름 밀도에 영향을 미치지만, 이는 균형을 맞춰야 할 필요가 있을 수 있는데, 왜냐하면 온도를 증가시키게 되면, 그레인 사이즈를 증가시키지만, 필름 밀도를 감소시키기 때문이다. 따라서, 온도를 낮추게 되면, 보다 더 조밀한 필름을 제공한다. 그러나, 그레인 성장 및 필름 밀도를 제어하는 데에 도움을 주기 위해 다른 변수들을 이용함으로써, 얇은 필름 특성들은 온도 컴포넌트(component)에 대해 덜 민감할 수 있으며, 그에 따라 프로세스 윈도우를 개방(opening up)한다.
게다가, 이온 충격은 또한, 특정 범위 내의 불균형 비율들을 갖는 마그네트론 조립체를 이용하여, 그리고 특히 불균형 비율이 외측 자기 루프에 비해 내측 자기 루프 상에서 더 큰 자기장 세기를 가질 때, 개선될 수 있다. 추가적으로, 두께 균일성은 마그네트론 불균형 비율을 조정함으로써 개선된다. 개선된 이온 충격은 또한 얇은 필름 내로의 Ar, O2 등의 보다 적은 포획(trapping) 또는 통합을 제공하는 바, 이는 또한 얇은 텅스텐 필름의 비저항을 감소시킨다.
게이트 전극 스택의 전체적으로 감소된 시트 저항은 또한 실리콘-함유 층 상에 얇은 텅스텐 필름을 성장시키는 것의 영향(effects)에 의해 강화될 수 있다. 실리콘-함유 층은 텅스텐 결정 배향의 200 평면(plane)에 영향을 미칠 수 있는데, 이는 실리콘 상에 증착된 텅스텐이 왜 보다 더 양호한 비저항을 제공하는지에 대한 하나의 가능한 이유를 설명할 수 있다. 텅스텐 게이트 전극 스택들의 X-레이 회절 록킹(rocking) 곡선 분석은, 실리콘 층이 없는 유사한 게이트 전극 스택과 비교할 때, 실리콘 층이 텅스텐 층과 티타늄 질화물 층 사이에 개재될 때 텅스텐 결정 배향이 200 평면을 따라 감소된다는 것을 보여준다.
플랫폼들
게이트 유전체 층 형성 및 전도성 필름 층 형성에 후속되는 게이트 전극 스택의 형성은, 도 3에 도시된 클러스터 툴(300)과 같은, 프로세싱 시스템에서 실시될 수 있다. 클러스터 툴(300)은 듀얼 버퍼 챔버, 다중 프로세스 챔버 반도체 프로세싱 툴 또는 듀얼 버퍼 챔버 클러스터 툴일 수 있다. 클러스터 툴(300)은, 미국 캘리포니아 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한, 다양한 챔버들이 부착되어 있는 Endura® 플랫폼일 수 있다. 클러스터 툴(300)에는, 기판들을 핸들링하고 그리고 반도체 팹의 하나의 구역으로부터 다른 구역으로 기판들을 이송하기 위한 하나 또는 둘 이상의 FOUP들(332)을 구비한 팩토리 인터페이스(FI)(330)가 부착될 수 있다. 팩토리 인터페이스(FI)(330)는 프로세싱 시퀀스를 시작하기 위해 FOUP들(332)로부터 기판들(358)을 제거한다. 클러스터 툴(300)은, 다각형 구조(344) 내에 배치되는, 제 1 버퍼 챔버(346) 및 제 2 버퍼 챔버(350) 그리고 제 1 기판 이송 위치(314) 및 제 2 기판 이송 위치(316)를 갖는다. 제 1 버퍼 챔버(346)는 저품질 진공 버퍼일 수 있고, 그리고 제 2 버퍼 챔버(350)는 고품질 진공 버퍼일 수 있다. 기판 이송 위치들은 챔버일 수 있다.
제 1 및 제 2 로드록 챔버들(326 및 328)이 다각형 구조(344)의 일 측부(side) 상에 배치될 수 있다. 제 1 및 제 2 탈가스 챔버들(318 및 320)이 일반적으로 다각형 구조의 대향(opposite) 측부들 상에 그리고 제 1 및 제 2 로드록 챔버들(326 및 328) 근처에 배치될 수 있다. 제 1 쌍의 프로세스 챔버들(302 및 304)이 일반적으로 다각형 구조(344)의 대향 측부들 상에 그리고 탈가스 챔버들(318 및 320) 및 버퍼 챔버(346) 근처에 배치될 수 있다. 이러한 제 1 쌍의 프로세스 챔버들(302 및 304)은, 미국 캘리포니아 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한, 기판 상에 텅스텐 필름을 형성하기 위한 Versa™ W PVD 챔버일 수 있다. 제 2 쌍의 프로세스 챔버들(306 및 308)이 일반적으로 다각형 구조(344)의 대향 측부들 상에 그리고 버퍼 챔버(350) 근처에 배치될 수 있다. 이러한 제 2 쌍의 프로세스 챔버들은, 또한 미국 캘리포니아 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한 Falcon TTN PVD 챔버일 수 있다. 제 3 쌍의 프로세스 챔버들(310 및 312)이 일반적으로 다각형 구조(344)의 대향 측부들 상에 그리고 제 2 쌍의 프로세스 챔버들(306 및 308) 및 버퍼 챔버(350) 근처에 배치될 수 있다. 이러한 제 3 쌍의 프로세스 챔버들은, 또한 미국 캘리포니아 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한, 실리콘-함유 층을 증착하기 위한 챔버들일 수 있다.
모든 프로세스 및 로드 록 챔버들은, 복수의 슬릿 밸브들(미도시)에 의해, 각각 제 1 및 제 2 분위기(374 및 376)를 생성하는 버퍼 챔버들(346 및 350)로부터 선택적으로 격리된다. 다각형 구조(344)는 버퍼 챔버들(346 및 350)을 분리시키는 중앙 벽(342)을 구비한다. 중앙 벽(342)은 버퍼 챔버들(346 및 350)을 분리시킨다. 기판 이송 위치들(314 및 316)은 중앙 벽(342)을 통해 버퍼 챔버들(346 및 350)로의 개별적인 통로를 제공한다. 기판 이송 위치들(314 및 316)은, 복수의 슬릿 밸브들(미도시)에 의해, 인접하는 버퍼 챔버들(346 및 350)로부터 선택적으로 격리된다. 예를 들어, 하나의 슬릿 밸브가 제 1 버퍼 챔버(346)와 제 1 기판 이송 위치(314) 사이에 제공될 수 있고, 하나의 부가적인 슬릿 밸브가 제 1 기판 이송 위치(314)와 제 2 버퍼 챔버(350) 사이에 제공될 수 있으며, 그리고 하나의 슬릿 밸브가 제 1 버퍼 챔버(346)와 제 2 기판 이송 위치(316) 사이에 제공될 수 있고, 하나의 슬릿 밸브가 제 2 버퍼 챔버(350)와 제 2 기판 이송 위치(316) 사이에 제공될 수 있다. 슬릿 밸브들의 이용은 각 챔버 내의 압력이 개별적으로 제어될 수 있게 허용한다. 추가적으로, 각각의 기판 이송 위치(314 및 316)는 챔버 내에서 기판을 지지하기 위한 기판 페디스털(substrate pedestal)(미도시)을 각각 구비할 수 있다.
제 1 버퍼 챔버(346)는 로드록 챔버들(326 및 328), 탈가스 챔버들(318 및 320), 프로세스 챔버들(302 및 304), 및 기판 이송 위치들(314 및 316)에 의해 둘러싸인다(circumscribed). 프로세스 챔버들(302 및 304), 탈가스 챔버들(318 및 320), 및 로드록 챔버들(326 및 328)의 각각은 슬릿 밸브(미도시)에 의해 버퍼 챔버(346)로부터 선택적으로 격리된다. 버퍼 챔버(346) 내에는, 제 1 로봇 기판 이송 메커니즘(348), 예를 들어 다중-블레이드 로봇이 위치된다. 다른 타입들의 이송 메커니즘들로 대체될 수 있다. 도시된 제 1 로봇 기판 이송 메커니즘(348)은 기판들(358)을 지지하는 기판 이송 블레이드들(360)을 가질 수 있다. 블레이드들(360)은 제 1 버퍼 챔버(346)를 둘러싸는 챔버들로 그리고 이러한 챔버들로부터 개별적인 기판들(358)을 운반(carry)하기 위해 제 1 로봇 기판 이송 메커니즘(348)에 의해 이용된다.
제 2 버퍼 챔버(350)는 프로세스 챔버들(306, 308, 310 및 312), 및 기판 이송 위치들(314 및 316)에 의해 둘러싸인다. 버퍼 챔버(350) 내에는, 제 2 로봇 기판 이송 메커니즘(352), 예를 들어 다중-블레이드 로봇이 위치된다. 다른 타입들의 이송 메커니즘들로 대체될 수 있다. 도시된 제 2 로봇 기판 이송 메커니즘(352)은 기판들(358)을 지지하는 기판 이송 블레이드들(360)을 가질 수 있다. 블레이드들(360)은 제 2 버퍼 챔버(350)를 둘러싸는 챔버들로 그리고 이러한 챔버들로부터 개별적인 기판들을 운반하기 위해 제 2 로봇 기판 이송 메커니즘(352)에 의해 이용된다.
버퍼 챔버들(346, 350)은 챔버들(346, 350)의 분위기들을 배기(evacuate)할 수 있는 터보 분자 펌프와 같은 펌핑 메커니즘(미도시)에 연결된 진공 포트들을 가질 수 있다. 진공 포트들의 구성 및 위치는 개별적인 시스템들에 대한 디자인 기준들에 따라 달라질 수 있다.
기판 프로세싱은, 예를 들어 버퍼 챔버들(346, 350)이 펌핑 메커니즘에 의해 진공 상태로 감압 펌핑되는 것으로 시작될 수 있다. 제 1 로봇 기판 이송 메커니즘(348)은 로드록 챔버들 중 하나(예를 들어, 326)로부터 기판(358)을 회수(retrieve)한 다음, 그 기판을 프로세싱의 제 1 스테이지, 예를 들어 탈가스 챔버(318)로 이송하며, 상기 탈가스 챔버는 후속 프로세싱을 위한 준비로, 상부에 형성된 구조들을 포함하는 기판(358)을 탈가스시키는 데에 이용될 수 있다. 예를 들어, 게이트 전극 스택(25B)의 전도성 필름 층(26B)을 포함하는 기판(30)은 게이트 전극의 나머지 층들을 형성하기 전에 탈가스될 수 있다.
프로세싱의 다음 스테이지에서, 전술한 바와 같이 기판 상에서 프로세스(204)를 수행하기 위해, 기판은 프로세스 챔버들(306, 308) 중 임의의 챔버로 운반될 수 있다. 제 1 로봇 기판 이송 메커니즘(348)이 기판을 더 이상 운반하지 않으면, 제 1 로봇 기판 이송 메커니즘(348)은 버퍼 챔버(346)를 둘러싸는 다른 챔버들 내의 기판들을 처리(tend)할 수 있다. 기판이 프로세싱되고 그리고 PVD 스테이지가 기판 상에 재료를 증착하면, 기판은 이후 프로세싱의 제 2 스테이지로 이동될 수 있으며, 이하 마찬가지로 계속된다(and so on). 예를 들어, 기판은 이후 전술한 바와 같은 프로세스(206)를 수행하기 위해 프로세싱 챔버들(310, 312) 중의 임의의 챔버로 이동된 다음, 전술한 바와 같은 프로세스(208)를 수행하기 위해 기판은 프로세스 챔버들(302, 304) 중 임의의 챔버로 이동될 수 있다.
만약 필요한 프로세싱 챔버가 제 2 버퍼 챔버(350) 근처에 위치된다면, 기판은 반드시 기판 이송 위치들 중 하나(예를 들어, 314)로 이송되어야 한다. 버퍼 챔버(346)와 기판 이송 위치(314)를 분리하는 슬릿 밸브가 개방된다. 제 1 로봇 기판 이송 메커니즘(348)은 기판을 기판 이송 위치(314) 내로 이송한다. 제 1 로봇 기판 이송 메커니즘(348)에 연결된 기판 이송 블레이드(360)가 기판 이송 위치(314)로부터 제거되어, 기판을 페디스털 상에 남긴다. 버퍼 챔버(346)와 기판 이송 위치(314)를 분리하는 슬릿 밸브가 폐쇄된 후, 버퍼 챔버(350)와 기판 이송 위치(314)를 분리하는 제 2 슬릿 밸브가 개방되어, 제 2 로봇 기판 이송 메커니즘(352)에 연결된 기판 이송 블레이드(360)가 기판 회수를 위해 기판 이송 위치(314) 내로 삽입될 수 있게 한다. 일단 기판이 버퍼 챔버(350) 내에 있게 되면, 제 2 슬릿 밸브가 폐쇄되며, 그리고 제 2 로봇 기판 이송 메커니즘(352)은 버퍼 챔버(350) 및 제 2 로봇 기판 이송 메커니즘(352)에 의해 서비스되는 희망하는 프로세싱 챔버 또는 챔버들의 시퀀스로 기판을 자유롭게 이동시킬 수 있다.
기판 프로세싱이 완료된 후, 기판은 팩토리 인터페이스(FI)(330) 상의 FOUP(332) 내로 로딩되어, 필요한 경우 기판을 기판 이송 위치를 통해 다시 역으로 이동시킨다.
텅스텐 PVD 챔버
도 4a는, 프로세싱 영역(110) 내에 배치된 기판(105)을 프로세싱하도록 모두 구성된, 상부 프로세스 조립체(108), 프로세스 키트(150) 및 페디스털 조립체(120)를 갖는 예시적인 반도체 프로세싱 챔버(100)를 도시한다. 반도체 프로세싱 챔버(100)는 도 3a에 도시된 클러스터 툴(300) 상의 프로세싱 챔버(302 또는 304)와 같은 텅스텐 PVD 증착 챔버일 수 있다. 프로세스 키트(150)는 단일-피스(one-piece) 접지형 차폐부(160), 하부 프로세스 키트(165), 및 격리기 링 조립체(isolator ring assembly)(180)를 포함한다. 도시된 버전에서, 프로세싱 챔버(100)는 타겟(132)으로부터의 단일 재료를 기판(105) 상에 증착시킬 수 있는 스퍼터링 챔버를 포함하며, 이러한 스퍼터링 챔버는 물리기상증착 또는 PVD 챔버라고도 지칭된다. 프로세싱 챔버(100)는 또한 텅스텐을 증착하는 데에 이용될 수 있다. 다른 제조업자들로부터의 챔버들을 포함하는 다른 프로세싱 챔버들이 본원에 개시된 발명의 하나 또는 둘 이상의 실시예들로부터의 이점을 취하도록 구성될 수 있는 것이 고려된다.
프로세싱 챔버(100)는 측벽들(104)을 갖는 챔버 본체(101), 하단부 벽(106), 및 상부 프로세스 조립체(108)를 포함하며, 이들은 프로세싱 영역(110) 또는 플라즈마 구역(zone)을 둘러싼다. 전형적으로, 챔버 본체(101)는 스테인리스 스틸의 용접된 플레이트들 또는 알루미늄의 단일체 블록으로부터 제조된다. 일 실시예에서, 측벽들은 알루미늄으로 이루어지며, 그리고 하단부 벽은 스테인리스 스틸 플레이트로 이루어진다. 일반적으로, 측벽들(104)은 슬릿 밸브(미도시)를 포함하여, 프로세싱 챔버(100)로부터의 기판(105)의 진입(entry) 및 진출(egress)을 제공한다. 프로세싱 챔버(100)의 상부 프로세스 조립체(108) 내의 컴포넌트들은, 접지형 차폐부(160), 페디스털 조립체(120) 및 커버 링(170)과 협력하여, 프로세싱 영역(110)에서 형성되는 플라즈마를 기판(105) 위의 영역으로 한정한다.
페디스털 조립체(120)는 챔버(100)의 하단부 벽(106)으로부터 지지된다. 페디스털 조립체(120)는 프로세싱 동안 기판(105)과 함께 증착 링(502)을 지지한다. 페디스털 조립체(120)는 승강 메커니즘(lift mechanism)(122)에 의해 챔버(100)의 하단부 벽(106)에 커플링되고, 상기 승강 메커니즘은 페디스털 조립체(120)를 상부 프로세싱 위치와 하부 이송 위치 사이에서 이동시키도록 구성된다. 추가적으로, 하부 이송 위치에서, 승강 핀들(123)이 페디스털 조립체(120)를 통해 이동되어 페디스털 조립체(120)로부터 소정 거리에 기판을 위치시켜, 이를 테면 단일 블레이드 로봇(미도시)과 같은, 프로세싱 챔버(100) 외부에 배치된 기판 이송 메커니즘을 이용한 기판의 교환을 용이하게 한다. 전형적으로, 벨로우즈(bellows)(124)가 페디스털 조립체(120)와 챔버 하단부 벽(106) 사이에 배치되어, 프로세싱 영역(110)을 페디스털 조립체(120)의 내부 및 챔버의 외부로부터 격리시킨다.
일반적으로, 페디스털 조립체(120)는 플랫폼 하우징(128)에 밀봉식으로 커플링된 지지부(126)를 포함한다. 전형적으로, 플랫폼 하우징(128)은 스테인리스 스틸 또는 알루미늄과 같은 금속 재료로부터 제조된다. 일반적으로, 냉각 플레이트(미도시)가 플랫폼 하우징(128) 내에 배치되어 지지부(126)를 열적으로 조정한다. 본원 명세서에 개시된 실시예들로부터 이익을 취할 수 있게 구성될 수 있는 하나의 페디스털 조립체(120)가, 1996년 4월 16일자로 특허된 Davenport 등의 미국 특허 제 5,507,499 호에 기술되어 있고, 그러한 미국 특허는 그 전체가 인용에 의해 본원에 포함된다.
지지부(126)는 알루미늄 또는 세라믹으로 이루어질 수 있다. 기판 지지부(126)는 프로세싱 동안 기판(105)을 수용하고 지지하는 기판 수용 표면(127)을 가지며, 상기 기판 수용 표면(127)은 타겟(132)의 스퍼터링 표면(예를 들어, 제 1 표면(133))에 대해 실질적으로 평행하다. 또한, 지지부(126)는 기판(105)의 돌출(overhanging) 엣지(105A)에 못 미쳐 종료되는 둘레 엣지(129)를 갖는다. 지지부(126)는 정전 척, 세라믹 본체, 히터 또는 이들의 조합일 수 있다. 일 실시예에서, 지지부(126)는 전도성 층 또는 전극(126A)이 내부에 매립된 유전체 본체를 포함하는 정전 척이다. 전형적으로, 유전체 본체는 열분해(pyrolytic) 붕소 질화물, 알루미늄 질화물, 실리콘 질화물, 알루미나 또는 균등한 재료와 같은 높은 열 전도성 유전체 재료로부터 제조된다. 페디스털 조립체(120) 및 지지부(126)의 다른 양태들이 이하에서 추가적으로 설명된다. 일 실시예에서, 정전 척 전력 공급부(143)에 의해, DC 전압이 전도성 층(126A)에 인가될 때, 기판 수용 표면(127) 상에 배치된 기판(105)이 그 기판 수용 표면에 대해 정전기적으로 척킹되어 기판(105)과 지지부(126) 사이의 열 전달을 개선하도록, 전도성 층(126A)이 구성된다. 다른 실시예에서는, RF 바이어스 제어기(141)가 또한 전도성 층(126A)에 커플링되며, 그에 따라 기판(105)의 표면과의 플라즈마 상호작용에 영향을 미칠 수 있도록 프로세싱 동안 기판 상에서 전압이 유지될 수 있다.
챔버(100)는 시스템 제어기(190)에 의해 제어되며, 이 시스템 제어기(190)는 일반적으로 프로세싱 챔버(100)의 제어 및 자동화를 돕도록 디자인되며, 그리고 전형적으로 중앙처리유닛(CPU)(미도시), 메모리(미도시), 및 지원 회로들(또는 I/O)(미도시)을 포함한다. CPU는, 다양한 시스템 기능들, 기판 운동, 챔버 프로세스들, 및 지원 하드웨어(예를 들어, 센서들, 로봇들, 모터들 등)를 제어하기 위해 산업 환경(industrial settings)에서 이용되고 그리고 프로세스들(예를 들어, 기판 지지 온도, 전력 공급 변수들, 챔버 프로세스 시간, I/O 신호들 등)을 모니터링하는 임의의 형태의 컴퓨터 프로세서들 중 하나일 수 있다. 메모리는 CPU에 연결되며, 그리고 로컬 또는 원격의, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 플로피 디스크, 하드 디스크 또는 임의의 다른 형태의 디지털 스토리지(digital storage)와 같은 쉽게 이용가능한 메모리 중 하나 또는 둘 이상일 수 있다. 소프트웨어 명령들(instructions) 및 데이터는 CPU에 명령하기 위해 코딩되고 메모리 내에 저장될 수 있다. 지원 회로들 또한 통상의 방식으로 프로세서를 지원하기 위해 CPU에 연결된다. 이러한 지원 회로들은 캐시, 전력 공급부들, 클럭 회로들, 입/출력 회로망, 서브시스템들(subsystems) 등을 포함할 수 있다. 시스템 제어기(190)에 의해 판독가능한 프로그램(또는 컴퓨터 명령들)은 기판 상에서 어떤 작업들(tasks)이 실행가능한지를 결정한다. 바람직하게는, 프로그램은 시스템 제어기(190)에 의해 판독가능한 소프트웨어이며, 그러한 프로그램은 프로세싱 챔버(100) 내에서 실행되는 다양한 프로세스 레시피 작업들 및 레시피 단계들 그리고 운동의 모니터링, 실행 및 제어와 관련된 작업들을 실행하기 위한 코드를 포함한다. 예를 들어, 제어기(190)는, 페디스털 조립체(120)를 동작시키기 위한 기판 위치결정 명령 세트; 챔버(100)에 대해 스퍼터링 가스의 유동을 셋팅하기 위해 가스 유동 제어 밸브들을 동작시키기 위한 가스 유동 제어 명령 세트; 챔버(100) 내의 압력을 유지하기 위해 스로틀 밸브 또는 게이트 밸브를 동작시키기 위한 가스 압력 제어 명령 세트; 기판 또는 측벽들(104)의 온도들을 각각 셋팅하기 위해 페디스털 조립체(120) 또는 측벽들(104) 내의 온도 제어 시스템(미도시)을 제어하기 위한 온도 제어 명령 세트; 그리고 챔버(100) 내의 프로세스를 모니터링하기 위한 프로세스 모니터링 명령 세트를 포함하는 프로그램 코드를 포함할 수 있다.
또한, 챔버(100)는 프로세스 키트(150)를 포함하고, 그러한 프로세스 키트는, 예를 들어, 컴포넌트 표면들로부터 스퍼터링 증착물들을 세정하기 위해, 침식된(eroded) 컴포넌트들을 교체 또는 수리하기 위해, 또는 챔버(100)를 다른 프로세스들에 대해 적응시키기 위해, 챔버(100)로부터 용이하게 제거될 수 있는 다양한 컴포넌트들을 포함한다. 일 실시예에서, 프로세스 키트(150)는 절연체 링 조립체(180), 접지형 차폐부(160), 및 기판(105)의 돌출 엣지에 못미쳐서 종료되는 지지부(126)의 둘레 엣지(129) 주위에 배치하기 위한 링 조립체(168)를 포함한다.
도 4b는 클러스터 툴(300)의 프로세싱 위치에 커플링된 프로세싱 챔버(100)의 등축도이다. 클러스터 툴(300)은 또한 도 3에 도시된 바와 같은 다른 프로세싱 챔버들을 포함할 수 있으며, 그러한 프로세싱 챔버들은 프로세싱 챔버(100) 내에서 증착 프로세스를 실행하기에 앞서서 또는 실행 후에 기판 상에서 하나 또는 둘 이상의 프로세싱 단계들을 실행하도록 구성된다. 예시적인 클러스터 툴(300)은 미국 캘리포니아 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한 Centura® 또는 Endura® 시스템을 포함할 수 있다. 하나의 예에서, 클러스터 툴(300)은, 주기적인 층 증착, 화학기상증착(CVD), 물리기상증착(PVD), 원자층 증착(ALD), 에칭, 예비-세정, 탈가스, 어닐링, 배향 및 기타 기판 프로세스들과 같은 다수의 기판 프로세싱 동작들을 실행하도록 구성된 프로세싱 챔버들을 가질 수 있다. 이송 툴, 예를 들어, 이송 챔버(346) 내에 배치된 로봇(348)이 클러스터 툴(300)에 부착된 하나 또는 둘 이상의 챔버들로 그리고 이러한 챔버들로부터 기판들을 이송하는 데에 이용될 수 있다.
상부 프로세스 조립체(108)는 또한 RF 전력 공급부(181), 직류(DC) 전력 공급부(182), 어댑터(102), 모터(193), 및 덮개 조립체(130)를 포함할 수 있다. 덮개 조립체(130)는 일반적으로 타겟(132), 마그네트론(189) 및 덮개 외장(lid enclosure)(191)을 포함한다. 상부 프로세스 조립체(108)는, 도 4a 및 4b에 도시된 바와 같이, 폐쇄 위치에 있을 때 측벽들(104)에 의해 지지된다. 세라믹 타겟 격리기(136)가 격리기 링 조립체(180), 타겟(132) 및 덮개 조립체(130)의 어댑터(102) 사이에 배치되어, 그들 사이의 진공 누설을 방지한다. 어댑터(102)가 측벽들(104)에 밀봉식으로 커플링되고, 그리고 상부 프로세스 조립체(108)와 격리기 링 조립체(180)의 제거를 돕도록 구성된다.
프로세싱 위치에 있을 때, 타겟(132)이 어댑터(102) 근처에 배치되고, 그리고 프로세싱 챔버(100)의 프로세싱 영역(110)에 노출된다. 타겟(132)은 PVD, 또는 스퍼터링 프로세스 동안 기판(105) 상에 증착되는 재료를 포함한다. 격리기 링 조립체(180)가 타겟(132)과 차폐부(160)와 챔버 본체(101) 사이에 배치되어, 타겟(132)을 차폐부(160) 및 챔버 본체(101)로부터 전기적으로 격리시킨다.
프로세싱 동안, 타겟(132)은 RF 전력 공급부(181) 및/또는 직류(DC) 전력 공급부(182) 내에 배치된 전력 소스에 의해 프로세싱 챔버(예를 들어, 챔버 본체(101) 및 어댑터(102))의 접지된 영역에 대해 바이어스된다. 일 실시예에서, RF 전력 공급부(181)는 타겟(132)에 RF 에너지를 효율적으로 전달하도록 구성된 RF 전력 공급부(181A) 및 RF 매치(181B)를 포함한다. 일 예에서, RF 전력 공급부(181A)는 약 0 내지 약 4.5 kW 전력들에서 약 13.56 MHz 내지 약 60 MHz의 주파수로 RF 전류들을 생성할 수 있다. 일 예에서, DC 전력 공급부(182) 내의 DC 전력 공급부(182A)는 약 0 내지 약 2.5 kW의 DC 전력을 전달할 수 있다. 다른 예에서, RF 전력 공급부(181A)는 타겟에서 약 15 내지 약 45 kW/m2 의 RF 전력 밀도를 생성할 수 있고, 그리고 DC 전력 공급부(182)는 약 15 내지 약 45 kW/m2 의 전력 밀도를 전달할 수 있다.
프로세싱 동안, 아르곤과 같은 가스가 가스 소스(142)로부터 도관들(144)을 통해 프로세싱 영역(110)에 공급된다. 가스 소스(142)는, 타겟(132)에 활성적으로(energetically) 충돌하여 그 타겟(132)으로부터 재료를 스퍼터링할 수 있는 아르곤, 크립톤, 헬륨 또는 크세논과 같은 비-반응성 가스를 포함할 수 있다. 가스 소스(142)는 또한, 기판 상에 층을 형성하기 위해 스퍼터링 재료와 반응할 수 있는, 산소-함유 가스 또는 질소-함유 가스 중 하나 또는 둘 이상과 같은 반응성 가스를 포함할 수 있다. 사용된(spent) 프로세스 가스 및 부산물들은 배기 포트들(146)을 통해 챔버(100)로부터 배기되고, 상기 배기 포트들은 사용된 프로세스 가스를 수용(receive)하고 그리고 사용된 프로세스 가스를 배기 도관(148)으로 지향(direct)시키며, 상기 배기 도관은 챔버(100) 내의 프로세싱 영역(110) 내에서의 압력을 제어하기 위한 조정가능한 위치 게이트 밸브(147)를 구비한다. 배기 도관(148)은 크라이오 펌프(cryopump)와 같은 하나 또는 둘 이상의 배기 펌프(149)에 연결된다. 전형적으로, 프로세싱 동안 챔버(100) 내의 스퍼터링 가스의 압력은, 진공 분위기와 같은, 예를 들어 약 1.0 mTorr 내지 약 10.0 mTorr의 압력과 같은 대기압-이하(sub-atmospheric) 레벨들로 셋팅된다. 일 실시예에서, 프로세싱 압력은 약 2.5 mTorr 내지 약 6.5 mTorr로 셋팅된다. 플라즈마가 가스로부터 기판(105)과 타겟(132) 사이에서 형성된다. 플라즈마 내의 이온들이 타겟(132)을 향해 가속되어, 타겟(132)으로부터 재료가 제거(dislodge)되게 한다. 제거된 타겟 재료는 기판 상에 증착된다.
일반적으로, 덮개 외장(191)은 전도성 벽(185), 중심 피드(center feed)(184) 및 차폐부(186)(도 4a 및 4b)를 포함한다. 이러한 구성에서, 전도성 벽(185), 중심 피드(184), 타겟(132), 및 모터(193)의 일부가 후방 영역(134)을 둘러싸고 형성한다. 후방 영역(134)은 타겟(132)의 후면측 상에 배치되는 밀봉 영역(sealed region)이며, 그리고 일반적으로, 프로세싱 동안 타겟(132)에서 발생되는 열을 제거하기 위해 프로세싱 중에 유동 액체로 채워진다. 일 실시예에서, 전도성 벽(185) 및 중심 피드(184)는 모터(193) 및 마그네트론 시스템(189)을 지지하도록 구성되고, 그에 따라 모터(193)가 프로세싱 동안 마그네트론 시스템(189)을 회전시킬 수 있다. 일 실시예에서, 모터(193)는 Delrin, G10 또는 Ardel과 같은 유전체 층을 이용함으로써, 전력 공급부들로부터 전달되는 RF 또는 DC 전력으로부터 전기적으로 격리된다.
차폐부(186)는, 타겟(132)에 전달되는 RF 에너지를 둘러싸도록 그리고 그러한 RF 에너지가 클러스터 툴(103)(도 4b) 내에 배치된 다른 프로세싱 챔버들과 간섭하고 영향을 미치는 것을 방지하도록 위치되는 하나 또는 둘 이상의 유전체 재료들을 포함할 수 있다. 하나의 구성에서, 차폐부(186)는 Delrin, G10, Ardel 또는 다른 유사한 재료 및/또는 얇은 접지된 시트 금속 RF 차폐부를 포함할 수 있다.
프로세싱 챔버(100)의 일 실시예에서, RF 바이어스 제어기(141)(도 4a, 6)가 전극과 RF 접지 사이에 커플링되어, 프로세싱 동안 기판 상에서의 바이어스 전압을 조정함으로써, 기판 표면 상에서의 충격의 정도를 제어한다. 일 실시예에서, 전극은 지지부(126)의 기판 수용 표면(127) 근처에 배치되고, 그리고 전극(126A)을 포함한다. PVD 반응기에서, 전극의 임피던스 제어에 의해 기판 표면의 충격을 접지에 맞추게 되면, 이를 테면 그레인 사이즈, 필름 응력, 결정 배향, 필름 밀도, 거칠기 및 필름 조성과 같은, 증착되는 필름의 특성들에 영향을 미칠 것이다. 따라서, RF 바이어스 제어기(141)가 그에 따라 기판 표면에서의 필름 특성들을 변경하는 데에 이용될 수 있다. 도 6은 RF 전력 소스(694) 및 RF 매치(695)를 갖는 RF 바이어스 제어기(141)의 일 실시예를 도시한다. RF 바이어스 전력 설정점은 기판 상에서 달성하고자 하는 희망하는 프로세싱 결과들에 의존할 수 있다.
하부 프로세스 키트 및 기판 지지 조립체
도 4a 및 5를 참조하면, 하부 프로세스 키트(165)는 증착 링(502) 및 커버 링(170)을 포함한다. 증착 링(502)은 일반적으로, 지지부(126)를 둘러싸는, 환형 형상 또는 환형 밴드로 형성된다. 커버 링(170)은 증착 링(502)의 일부를 적어도 부분적으로 커버한다. 프로세싱 동안, 증착 링(502)과 커버 링(170)이 서로 협력하여, 기판(105)의 돌출 엣지(105A)와 지지부(126)의 둘레 엣지들(129) 상에서의 스퍼터 증착물들의 형성을 감소시킨다.
커버 링(170)은 증착 링(502)을 둘러싸고 그리고 적어도 부분적으로 커버하여, 증착 링(502)을 수용하고 그에 따라 스퍼터링 증착물들의 벌크(bulk)로부터 증착 링(502)을 가린다(shadow). 커버 링(170)은 스퍼터링 플라즈마에 의한 침식을 견딜 수 있는 재료, 예를 들어, 스테인리스 스틸, 티타늄 또는 알루미늄과 같은 금속 재료, 또는 알루미늄 산화물과 같은 세라믹 재료로부터 제조된다. 일 실시예에서, 커버 링(170)은 스테인리스 스틸 재료로부터 형성된다. 일 실시예에서, 커버 링(170)의 표면으로부터의 입자 쉐딩(shedding)을 감소시키기 위해, 커버 링(170)의 표면을, 예를 들어, CLEANCOATTM 과 같은, 트윈-와이어 알루미늄 아크-스프레이(arc-spray) 코팅으로 처리한다. 일 실시예에서, 증착 링(502)은 스퍼터링 플라즈마에 의한 침식을 견딜 수 있는 유전체 재료, 예를 들어, 알루미늄 산화물과 같은 세라믹 재료로부터 제조된다.
커버 링(170)은, 방사상 내측으로 경사지고 그리고 지지부(126)를 둘러싸는 상단부 표면(573)을 포함하는 환형 링(510)을 포함한다. 상기 환형 링(510)의 상단부 표면(573)은 내측 둘레(571) 및 외측 둘레(516)를 갖는다. 내측 둘레(571)는 증착 링(502)의 개방형 내측 채널을 포함하는 방사상 내측 딥(dip; 움푹 패인 부분)의 위에 배치되는 돌출 브림(brim)(572)을 포함한다. 돌출 브림(572)은 그러한 돌출 브림(572)과 증착 링(502)의 표면(503) 사이에 배치된 개방형 내측 채널 상에서의 스퍼터링 증착물들의 증착을 감소시킨다. 돌출 브림(572)은, 커버 링(170)과 증착 링(502) 사이에 회선형(convoluted) 및 수축형(constricted) 유동 경로를 형성하기 위해 아크-형상의 갭(402)과 협력하도록 그리고 보완하도록(complement) 사이즈가 정해지고, 형상이 정해지며, 그리고 위치되며, 상기 유동 경로는 지지부(126) 및 플랫폼 하우징(128) 상에서의 프로세스 증착물들의 유동을 방지한다.
상단부 표면(573)은 수평선으로부터 약 10 도 내지 약 20 도의 각도로 경사질 수 있다. 커버 링(170)의 상단부 표면(573)의 각도는 기판(105)의 돌출 엣지에 대해 가장 근접한 스퍼터링 증착물들의 축적(buildup)을 최소화하도록 디자인되는데, 만일 그렇지 않으면 기판(105)에 걸쳐 획득되는 입자 성능에 악영향을 미칠 것이다. 커버 링은 티타늄 또는 스테인리스 스틸과 같은 프로세스 화학물질들(process chemistries)과 양립가능한(compatible) 임의의 재료를 포함할 수 있다.
커버 링(170)과 차폐부(160)의 링 지지 부분(561) 사이의 공간 또는 갭(554)은 플라즈마가 이동하는 회선형의 S-형상 경로 또는 미로를 형성한다. 이러한 형상의 경로는, 예를 들어 이러한 영역 내로 플라즈마 종이 진입하는 것을 방지 및 방해하여, 스퍼터링된 재료의 바람직하지 않은 증착을 감소시키기 때문에 유익하다. 일부 실시예들에서, 접지형 차폐부(160)가 또한 가열될 수 있다. 복수의 개구들(594)이 챔버의 하부 부분들과 프로세싱 영역 사이의 가스 유동 즉, 타겟(132)에 충돌하기 위한, 프로세싱 영역(110) 내로의 Ar 유동을 위해, 차폐부를 따라 형성될 수 있다. 기판 조립체 아래의 영역 내로 플라즈마가 누설되는 것을 방지하기 위해, 개구들(594)의 사이즈가 또한 조정될 수 있다. 만약 개구들(594)이 너무 작다면, 컨덕턴스(conductance)가 너무 낮아(poor)질 것이고, 그에 따라 RF 누설을 최소화하도록 개구들의 사이즈를 조정할 필요가 있다. 일 실시예에서, 페디스털 접지 조립체(530)는 U-형상 부분(534)을 갖는 플레이트(531)를 포함한다. U-형상 부분(534)은 기판 지지 조립체와 접지형 차폐부(160)의 링 지지 부분(561) 사이에서 연장한다. U-형상 부분(534)은 페디스털 접지 조립체(530)와 기판 지지부 상의 바이어스 사이의 전위(electrical potential)를 방지하는 것을 도와서, 해당 영역 내에서 플라즈마가 형성되는 것을 방지한다. 그에 따라, U-형상 부분(534)이 암흑부(dark space) 영역을 생성하여, 기판 지지 조립체와 하부 프로세스 키트(165) 아래의 영역 내에서의 플라즈마 점화(ignition)를 방지할 수 있다.
일 실시예에서, 도 5에 도시된 바와 같이, 커버 링(170)은 프로세싱 동안 접지형 차폐부(160)에 대해 상대적으로 디자인되고 그리고 위치되며, 그에 따라 접지형 차폐부와 접촉하지 않을 것이고, 이에 따라 전기적으로 "플로팅"될 것이다. 또한, 일 실시예에서, 타겟(132)에 대한 RF 및/또는 DC 전력의 전달에 의해 생성되는 전기장("E")이 프로세싱 동안 기판의 표면 전체에 걸쳐 보다 균일해질 수 있도록 하기 위해, 커버 링(170) 및 증착 링(502)이 기판(105)으로부터 거리를 두고 그리고 지지부(126)의 기판 수용 표면(127) 아래에 있도록, 커버 링(170) 및 증착 링(502)을 위치시키는 것이 바람직하다.
본원에서의 논의 및 도 4a-6의 도시 내용들 모두가 기판 수용 표면(127)이 타겟(132) 아래에 위치되는 것으로 그리고 커버 링(170) 및 증착 링(502)이 기판 수용 표면(127) 아래에 위치되는 것으로 설명하고 있지만, 이렇게 수직으로 배향된 구성은 본원에서 설명되는 본 발명의 범위를 제한하는 것으로 의도되지 않으며, 그리고 컴포넌트들의 각각의 서로에 대한 상대적인 순서(order) 및/또는 거리들을 규정하기 위한 기준 프레임(reference frame)으로서만 이용된 것임을 주지하여야 한다. 일부 실시예들에서, 기판 수용 표면(127)은 타겟(132)에 대한 다른 배향들로(예를 들어, 위에, 수평으로 정렬되어) 위치될 수 있는 한편, 커버 링(170) 및 증착 링(502)은 여전히, 기판 수용 표면(127)이 타겟(132)으로부터 배치되는 것 보다, 타겟(132)으로부터 보다 더 먼 거리에 배치된다.
다른 실시예에서, 증착 링(502)의 상부 표면들(504) 상에 형성되는 증착 필름 층 ―이러한 증착 필름 층은 유전체 재료로부터 형성됨― 은, 기판의 엣지(105A) 근처의 영역 내의 전기장이 시간에 걸쳐서(예를 들어, 프로세스 키트 수명에 걸쳐서) 변화되는 것을 방지하기 위해, 접지까지의 전기 경로를 갖지 않도록 보장하는 것이 바람직하다. 상부 표면들(504) 상에 증착된 필름 층들이 차폐부(160) 및 커버 링(170)과 전기적으로 접촉하는 것을 방지하기 위해, 증착 링(502) 상의 증착이 커버 링(170) 상에 증착된 층들과 브릿지를 형성하는 것을 방지하도록 그리고 차폐부(160)까지 이들의 경로(way)를 만드는 것을 방지하도록 커버 링(170)의 돌출 브림(572)의 사이즈가 결정되고, 형상이 결정되며, 그리고 위치된다.
하부 프로세스 키트(165)의 컴포넌트들은 단독으로 그리고 조합하여 작동하여, 입자 발생 및 스트레이(stray) 플라즈마들을 크게 감소시킨다. 프로세스 공동(cavity) 외부의 스트레이 플라즈마를 유발하는 RF 고조파들(harmonics)에 기여하는 연장된 RF 복귀 경로를 제공하는 기존의 다중 부분(multiple part) 차폐부들과 비교할 때, 전술한 단일 피스 차폐부(160)는 RF 복귀 경로를 단축시키고, 그에 따라 내부 프로세싱 영역 내에 개선된 플라즈마 봉쇄(containment)를 제공한다. 단일 피스 차폐부의 편평한 베이스-플레이트는 페디스털을 통한 추가의 단축된 RF 복귀 경로를 제공하여, 고조파들 및 스트레이 플라즈마를 더 감소시킬 뿐만 아니라, 기존의 접지 하드웨어에 대한 랜딩(landing)을 제공한다.
도 5를 다시 참조하면, 일 실시예에서, 페디스털 조립체(120)는, 프로세싱 동안 벨로우즈(124)의 접지를 보장하도록 구성되는 페디스털 접지 조립체(530)를 더 포함한다. 만약 벨로우즈(124)가 차폐부(160)와 다른 RF 포텐셜을 달성한다면, 이는 플라즈마 균일성에 영향을 미칠 수 있고 그리고 프로세싱 챔버 내에서 아크 발생을 유발할 수 있으며, 이는 증착되는 필름 층의 특성들에 영향을 미칠 것이고, 입자들을 생성할 것이며 및/또는 프로세스 균일성에 영향을 미칠 것이다. 일 실시예에서, 페디스털 접지 조립체(530)는 전도성 스프링(532)을 포함하는 플레이트(531)를 포함한다. 전도성 스프링(532) 및 플레이트(531)는, 페디스털 조립체(120)가 승강 메커니즘(122)에 의해 방향("V")으로 프로세싱 위치(도 5에 도시됨)로 이동될 때 차폐부(160)의 표면과 전기적인 접촉을 이루도록 구성된다. 전도성 스프링(532)은, 페디스털 조립체(120)가 승강 메커니즘(122)에 의해 방향("V")으로 이송 위치(도 4a에 도시됨)로 이동될 때 차폐부(160)로부터 분리(disengage)될 수 있다.
마그네트론 조립체
도 4a 및 7을 참조하면, 효율적인 스퍼터링을 제공하기 위해, 마그네트론 시스템(189)이 상부 프로세스 조립체(108) 내의 타겟(132)의 후방부 내에 위치되어, 타겟(132)의 스퍼터링 표면(133) 근처에서 프로세싱 영역(110) 내에 자기장을 생성한다. 자기장이 생성되어, 전자들 및 이온들을 포획하며, 그에 따라 플라즈마 밀도를 높이고, 그리고 그에 따라 스퍼터링 레이트(rate)를 또한 높인다. 본 발명의 일 실시예에 따르면, 마그네트론 시스템(189)은, 회전 플레이트(413), 외측 폴(424) 및 내측 폴(425)을 포함하는 소스 마그네트론 조립체(420)를 포함한다. 일반적으로, 회전 플레이트(413)는 소스 마그네트론 조립체(420) 내의 자기장 발생 컴포넌트들이 챔버(100)의 중심 축(194)에 대해 상대적으로 이동되게 위치될 수 있도록 허용한다.
일반적으로, 회전 플레이트(413)는, 수직 방향으로 제 1 자기 극성(magnetic polarity)의 외측 폴(424)을 그리고 상기 제 1 자기 극성과 반대되는 제 2 자기 극성을 갖는 내측 폴(425)을 지지하고, 이들을 자기적으로 커플링하도록 구성된다. 내측 폴(425)은 갭(427)에 의해 외측 폴(424)로부터 분리되고, 그리고 폴들의 각각은 일반적으로 하나 또는 둘 이상의 자석들 및 폴 피스를 포함한다. 2개의 폴들(424, 425) 사이에서 연장하는 자기장은 타겟(132)의 스퍼터링 면의 제 1 부분 근처에서 플라즈마 영역을 생성한다. 플라즈마 영역은 갭(427)의 형상을 대체로 따르는 고밀도 플라즈마 영역을 형성한다.
일 실시예에서, 도 7에 도시된 바와 같이, 마그네트론 시스템(189)은 폐쇄 루프 디자인이다. 일반적으로, 마그네트론의 외측 폴이 마그네트론의 내측 폴을 둘러싸서, 연속적인 루프인, 폴들 사이에 갭을 형성하도록, "폐쇄 루프" 마그네트론 구성이 형성된다. 이러한 폐쇄 루프 구성에서, 발생되어(emerge) 타겟의 표면을 통해 재진입(reenter)하는 자기장들은, "레이스트랙(racetrack)" 타입 패턴으로 종종 지칭되는, 폐쇄된 패턴으로 타겟의 표면 근처에 전자들을 국한(confine)시키는 데에 이용될 수 있는 "폐쇄 루프" 패턴을 형성한다. 개방-루프에 반대되는 폐쇄 루프 마그네트론 구성은 전자들을 국한시킬 수 있고 그리고 타겟(132)의 스퍼터링 표면(133) 근처에서 고밀도 플라즈마를 생성할 수 있으며, 그에 따라 스퍼터링 수율(yield)을 증가시킬 수 있다.
마그네트론 시스템(189)의 하나의 실시예에서, 모터(193)에 의해 전력을 공급받는(powered) 회전 샤프트(193A)는 중심 축(194)을 따라 연장되며, 그리고 회전 플레이트(413) 및 소스 마그네트론 조립체(420)를 지지한다. 프로세싱 동안, 스퍼터링은 타겟(132)을 상당히 가열한다. 따라서, 후방 영역(134)이 타겟(132)의 후방에 밀봉되고 그리고 냉각수 액체로 채워지며, 상기 냉각수는 냉각기(chiller)(미도시) 및 냉각수를 재순환시키는 물 배관(water piping)(미도시)에 의해 냉각된다. 회전 샤프트(193A)는 회전 밀봉부(미도시)를 통해 후방 챔버(100)로 침투한다. 마그네트론 시스템(189)은 후방 영역(134) 내에 배치된 액체 내로 침잠(immerse)된다.
일부 실시예들에서, 소스 마그네트론 조립체(420)는 불균형 마그네트론이다. 일 실시예에서는, 상대적인 불균형이 작으며, 그에 따라 1의 비율에 근접한다. 전형적으로, 불균형은 외측 폴(424)에 걸쳐 통합된(integrated) 전체 자기 세기 또는 자기 플럭스를 내측 폴(425)에 걸쳐 통합된 전체 자기 세기 또는 자기 플럭스로 나눈 비율로서 정의된다. 외측 대 내측 자기장 세기 불균형을 약 1.56 내지 약 0.57로 유지함으로써, 텅스텐 필름들의 증착 프로세스가 개선되어 충격 및 그레인 사이즈를 증가시킬 수 있다는 것을 발견하였다. 일 실시예에서, 외측 대 내측 자기장 세기 불균형은 약 1.15 내지 약 0.93의 비율이다. 자기 불균형은 내측 폴(425)로부터 방출되는 자기장의 일부가 기판(105)을 향해서 투사되게 하고 그리고 이온화된 스퍼터 입자들을 기판(105)으로 안내한다. 그러나, 소스 마그네트론 조립체(420)는 플라즈마를 생성할 것이고, 그러한 플라즈마는 스퍼터링된 입자들의 상당한 분율(sizable fraction)이 이온화되게 한다. 이온화된 입자들이 불균형 자기장에 의해 기판(105)을 향해서 적어도 부분적으로 안내되어, 필름 두께 균일성을 개선한다.
도 7은 마그네트론 시스템(189)의 실시예를 도시하며, 그러한 실시예에서 외측 폴(424) 및 내측 폴(425)은 폐쇄 루프 링 마그네트론을 형성하고, 그러한 폐쇄 루프 링 마그네트론은 타겟(132)의 중심("M") 주위로 센터링된다. 일 실시예에서, 방사상으로 대칭적인 형상의 마그네트론 디자인이 이용되는데, 이는 RF 및/또는 DC 플라즈마를 이용하여 필름을 증착하는 데에 유용할 수 있는 불균형 및 비-자기적으로 대칭적인 폐쇄 루프 마그네트론 디자인이다.
일 실시예에서, 외측 폴(424) 및 내측 폴(425) 내에 배치된 자석들(423)은 제 1 축(491) 주위로 대칭적으로 분배되고 그리고 제 2 축(492) 주위로 비대칭적으로 분배된다. 일 실시예에서, 외측 폴(424) 및 내측 폴(425)은, 제 1 축(491)을 따라 외측 폴(424)과 내측 폴(425) 사이의 지점에서 약 1.56 내지 0.57의 외측 대 내측 자기장 세기 불균형을 갖는다. 불균형 폐쇄 루프 디자인의 다른 실시예에서, 제 1 축(491)을 따라 외측 폴(424)과 내측 폴(425) 사이의 지점에서의 외측 폴(424)과 내측 폴(425) 사이의 불균형은 약 1.15 내지 0.93의 비율의 외측 대 내측 자기장 세기를 갖는다. 내측 폴과 외측 폴 사이의 자기장 불균형은 제 2 축(492)에 대한 자석들(423)의 비대칭성과 상이한데, 왜냐하면 불균형은 폴들 사이에서 생성되는 자기장들과 관련되고, 비대칭성은, 타겟의 표면 전체에 걸쳐 여러 영역들에서의, 평균 자기장 세기의 존재 또는 변동에 관련되기 때문이라는 것을 주지하여야 한다. 이러한 구성에서, 불균형 폐쇄 루프 마그네트론은 갭(427) 주위로 센터링될 수 있는 링 형상의 플라즈마 영역("PR")을 생성하기 위해 이용된다.
일반적으로, 플라즈마 밀도는, 자석들의 가장 낮은 밀도를 갖거나 또는 일부 실시예들에서는 자석들이 없는 영역과 비교하여, 제 2 축(492)(도 7) 위의 마그네트론 시스템(189)의 영역 또는 자석들의 가장 높은 밀도를 갖는 영역 근처의 프로세싱 영역에서 보다 더 높을 것이다. 마그네트론은 타겟 및 챔버 위에서 일반적으로 중심 축 상에서 스핀되고, 그에 따라 일 실시예에서, 프로세싱 동안 모터(193)에 의해 그 중심("M") 주위로 회전되도록 구성된다.
일 실시예에서, 외측 폴(424) 및 내측 폴(425) 각각은, 갭(427)의 어느 한 측부 상에서 어레이 패턴으로 위치되며 그리고 폴 피스에 의해 캡핑되는(capped) 복수의 자석들(423)을 포함한다. 하나의 구성에서, 외측 폴(424) 내의 자석들(423)의 북극(N)들이 회전 플레이트(413)로부터 멀리 위치되고, 그리고 내측 폴(425) 내의 자석들(423)의 남극(S)들이 회전 플레이트(413)로부터 멀리 위치된다. 일부 구성들에서, 자석 요크(magnetic yoke)(미도시)가 회전 플레이트(413)와 내측 및 외측 폴들의 자석들 사이에 배치된다.
하나의 예에서, 소스 마그네트론 조립체(420)는 내부에 포함된 34개의 자석들을 갖는 외측 폴(424) 및 내부에 포함된 60개의 자석들을 갖는 내측 폴(425)을 포함하고, 상기 자석들(423)은 Alnico 합금, 희토류 재료, 또는 다른 유사한 재료로부터 제조된다. 다른 실시예에서, 외측 폴(424)은 56개의 자석들을 갖고, 내측 폴은 36개의 자석들을 갖는다. 다른 실시예에서, 외측 폴(424)은 56개의 자석들을 갖고, 내측 폴은 49개의 자석들을 갖는다. 또 다른 실시예에서, 외측 폴은 56개의 자석들을 갖고, 내측 폴은 60개의 자석들을 갖는다. 불균형 비율은 두께 균일성을 개선하는 데에 도움이 된다. 예를 들어, 불균형 비율이 1 미만으로 감소될 때, 두께 균일성은 최대 측정 두께와 최소 측정 두께 사이에서 11% 미만의 차이가 된다. 일부 실시예들에서, 불균형 비율이 약 0.57일 때, 두께 균일성은 약 5.5%에 접근할 수 있다. 그러나, 불균형 비율의 감소는 또한 증착된 텅스텐의 비저항을 증가시킬 수 있다. 그에 따라, 불균형 비율은, 양호한 필름 균일성을 유지하면서, 통상적인 PVD 및 CVD 방법들에 따라 형성되는 텅스텐 필름들 보다 더 낮은 저항을 갖는 얇은 텅스텐 필름을 제공하기 위해 다른 변수들과 함께 변경될 수 있다.
전술한 내용들이 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 실시예들이 본 발명의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있다.

Claims (15)

  1. 플라즈마 프로세싱 챔버로서,
    프로세싱 영역과 접촉하는 제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 갖는 타겟;
    상기 타겟에 커플링되는 RF 또는 DC 전력 공급부;
    상기 프로세싱 영역의 일부를 적어도 부분적으로 둘러싸며 접지에 전기적으로 커플링되고 히터에 열적으로 커플링되는, 접지형 차폐부(grounded shield);
    상기 타겟 아래에 배치되는 기판 수용(receiving) 표면을 갖는 기판 지지부 ― 상기 기판 지지부는 상기 기판 수용 표면 아래에 배치되는 전극을 더 포함함 ―;
    커버 링(cover ring);
    상기 기판 지지부의 일부 위에 배치된 증착 링;
    상기 기판 지지부 아래에 배치되는 페디스털 접지 조립체(pedestal grounding assembly) ― 상기 페디스털 접지 조립체는 상기 접지형 차폐부의 링 지지 부분과 기판 지지 조립체 사이에 연장되는 U-형상 부분을 갖는 플레이트를 포함함 ―; 및
    상기 타겟의 상기 제 2 표면에 인접하게 배치되는 마그네트론(magnetron)을 포함하고;
    상기 마그네트론은,
    복수의 자석들을 포함하는 외측 폴; 및
    복수의 자석들을 포함하는 내측 폴을 포함하고,
    상기 외측 폴 및 상기 내측 폴은 폐쇄-루프 마그네트론 조립체를 형성하고, 상기 외측 폴과 상기 내측 폴 각각은 자기장을 생성하며, 그리고 상기 외측 폴과 상기 내측 폴에 의해 생성되는 자기장들의 비율은 1.56 내지 0.57인,
    플라즈마 프로세싱 챔버.
  2. 제 1 항에 있어서,
    상기 내측 폴 내에 배치된 상기 복수의 자석들에 의해 생성되는 자기장은 상기 외측 폴 내에 배치된 상기 복수의 자석들에 의해 생성되는 자기장 보다 더 큰,
    플라즈마 프로세싱 챔버.
  3. 제 1 항에 있어서,
    상기 전극은 상기 기판 지지부에 RF 전력 공급형(powered) 바이어스를 제공하는,
    플라즈마 프로세싱 챔버.
  4. 제 1 항에 있어서,
    상기 접지형 차폐부는 단일 피스(single piece)인,
    플라즈마 프로세싱 챔버.
  5. 제 4 항에 있어서,
    상기 접지형 차폐부는 상기 링 지지 부분을 관통하는(through) 복수의 개구들을 갖는,
    플라즈마 프로세싱 챔버.
  6. 제 1 항에 있어서,
    상기 외측 폴과 상기 내측 폴에 의해 생성되는 자기장의 비율은 1.15 내지 0.93인,
    플라즈마 프로세싱 챔버.
  7. 제 6 항에 있어서,
    상기 폐쇄 루프 마그네트론은 상기 타겟의 센터의 중심에 있는,
    플라즈마 프로세싱 챔버.
  8. 제 7 항에 있어서,
    상기 폐쇄 루프 마그네트론은 방사상으로 대칭인,
    플라즈마 프로세싱 챔버.
  9. 제 8 항에 있어서,
    상기 외측 폴 및 상기 내측 폴의 자석들은 제 1 축에 대해 대칭적으로 분포되고, 제 2 축에 대해 비대칭적으로 분포되는,
    플라즈마 프로세싱 챔버.
  10. 제 8 항에 있어서,
    상기 외측 폴은 34개의 자석들을 포함하고 그리고 상기 내측 폴은 60개의 자석들을 포함하는,
    플라즈마 프로세싱 챔버.
  11. 제 1 항에 있어서,
    상기 타겟 및 상기 접지형 차폐부는 절연체에 의해 전기적으로 절연되는,
    플라즈마 프로세싱 챔버.
  12. 제 1 항에 있어서,
    상기 타겟은 상기 제 2 표면 상에서 덮개 외장(lid enclosure)에 커플링되고, 상기 제 1 표면 상에서 절연체에 커플링되는,
    플라즈마 프로세싱 챔버.
  13. 제 12 항에 있어서,
    상기 덮개 외장은 액체로 채워져 있는,
    플라즈마 프로세싱 챔버.
  14. 삭제
  15. 삭제
KR1020137000595A 2010-06-10 2011-06-09 강화된 이온화 및 무선 주파수 전력 커플링을 갖는 낮은 비저항의 텅스텐 물리 기상 증착 Active KR101603056B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US35355410P 2010-06-10 2010-06-10
US61/353,554 2010-06-10
PCT/US2011/039867 WO2011156650A2 (en) 2010-06-10 2011-06-09 Low resistivity tungsten pvd with enhanced ionization and rf power coupling

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020167006059A Division KR101714607B1 (ko) 2010-06-10 2011-06-09 강화된 이온화 및 무선 주파수 전력 커플링을 갖는 낮은 비저항의 텅스텐 물리 기상 증착

Publications (2)

Publication Number Publication Date
KR20130111518A KR20130111518A (ko) 2013-10-10
KR101603056B1 true KR101603056B1 (ko) 2016-03-14

Family

ID=45095527

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020137000595A Active KR101603056B1 (ko) 2010-06-10 2011-06-09 강화된 이온화 및 무선 주파수 전력 커플링을 갖는 낮은 비저항의 텅스텐 물리 기상 증착
KR1020167006059A Active KR101714607B1 (ko) 2010-06-10 2011-06-09 강화된 이온화 및 무선 주파수 전력 커플링을 갖는 낮은 비저항의 텅스텐 물리 기상 증착

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020167006059A Active KR101714607B1 (ko) 2010-06-10 2011-06-09 강화된 이온화 및 무선 주파수 전력 커플링을 갖는 낮은 비저항의 텅스텐 물리 기상 증착

Country Status (5)

Country Link
US (2) US8558299B2 (ko)
KR (2) KR101603056B1 (ko)
CN (2) CN105256276B (ko)
TW (2) TWI517390B (ko)
WO (1) WO2011156650A2 (ko)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8558299B2 (en) 2010-06-10 2013-10-15 Applied Materials, Inc. Semiconductor device with gate electrode stack including low resistivity tungsten and method of forming
WO2013025994A2 (en) * 2011-08-18 2013-02-21 Cornell University Spin hall effect magnetic apparatus, method and applications
US9340866B2 (en) 2012-03-30 2016-05-17 Applied Materials, Inc. Substrate support with radio frequency (RF) return path
US9404176B2 (en) 2012-06-05 2016-08-02 Applied Materials, Inc. Substrate support with radio frequency (RF) return path
US20140001576A1 (en) * 2012-06-27 2014-01-02 Applied Materials, Inc. Lowering tungsten resistivity by replacing titanium nitride with titanium silicon nitride
KR20140028992A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 텅스텐 게이트전극을 구비한 반도체장치 및 그 제조 방법
WO2014105872A2 (en) * 2012-12-27 2014-07-03 Flir Systems, Inc. Deposition systems and methods
US9957601B2 (en) * 2013-03-15 2018-05-01 Applied Materials, Inc. Apparatus for gas injection in a physical vapor deposition chamber
GB201316366D0 (en) * 2013-09-13 2013-10-30 Teer Coatings Ltd Improvements to coating apparatus
US9312140B2 (en) * 2014-05-19 2016-04-12 International Business Machines Corporation Semiconductor structures having low resistance paths throughout a wafer
US9953813B2 (en) * 2014-06-06 2018-04-24 Applied Materials, Inc. Methods and apparatus for improved metal ion filtering
US10008248B2 (en) 2014-07-17 2018-06-26 Cornell University Circuits and devices based on enhanced spin hall effect for efficient spin transfer torque
US10283334B2 (en) 2014-08-22 2019-05-07 Applied Materials, Inc. Methods and apparatus for maintaining low non-uniformity over target life
US9991124B2 (en) * 2015-01-20 2018-06-05 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate and manufacturing method thereof
US10103012B2 (en) 2015-09-11 2018-10-16 Applied Materials, Inc. One-piece process kit shield for reducing the impact of an electric field near the substrate
WO2017044791A1 (en) * 2015-09-11 2017-03-16 Applied Materials, Inc. One-piece process kit shield for reducing the impact of an electric field near the substrate
US9953812B2 (en) 2015-10-06 2018-04-24 Applied Materials, Inc. Integrated process kit for a substrate processing chamber
US10256076B2 (en) 2015-10-22 2019-04-09 Applied Materials, Inc. Substrate processing apparatus and methods
US10043670B2 (en) 2015-10-22 2018-08-07 Applied Materials, Inc. Systems and methods for low resistivity physical vapor deposition of a tungsten film
US10665426B2 (en) 2015-10-28 2020-05-26 Applied Materials, Inc. Methods for thin film material deposition using reactive plasma-free physical vapor deposition
US10167558B1 (en) 2017-10-13 2019-01-01 International Business Machines Corporation Phase shifted gas delivery for high throughput and cost effectiveness associated with atomic layer etching and atomic layer deposition
JP6979888B2 (ja) * 2018-01-18 2021-12-15 東京エレクトロン株式会社 タングステン膜の成膜方法及び成膜システム
US20190259618A1 (en) * 2018-02-19 2019-08-22 Stmicroelectronics (Crolles 2) Sas Process for forming a layer of a work function metal for a mosfet gate having a uniaxial grain orientation
KR102446864B1 (ko) * 2018-03-19 2022-09-23 삼성전자주식회사 반도체 소자의 제조 방법
CN110391231B (zh) 2018-04-16 2020-09-22 联华电子股份有限公司 半导体元件及其制作方法
CN110391233B (zh) 2018-04-17 2022-10-14 联华电子股份有限公司 半导体元件及其制作方法
CN110391185B (zh) 2018-04-17 2021-08-03 联华电子股份有限公司 制作半导体元件的方法
CN110391232A (zh) 2018-04-17 2019-10-29 联华电子股份有限公司 位线栅极及其制作方法
KR20200000638A (ko) * 2018-06-25 2020-01-03 주성엔지니어링(주) 기판 처리 장치 및 기판 처리 방법
JP7465265B2 (ja) * 2018-11-21 2024-04-10 アプライド マテリアルズ インコーポレイテッド 位相制御を使用してプラズマ分布を調整するためのデバイス及び方法
US20200365375A1 (en) * 2019-05-15 2020-11-19 Applied Materials, Inc. Stray plasma prevention apparatus for substrate process chamber
US10998209B2 (en) 2019-05-31 2021-05-04 Applied Materials, Inc. Substrate processing platforms including multiple processing chambers
CN112863983B (zh) * 2019-11-28 2023-09-29 中微半导体设备(上海)股份有限公司 用于等离子体处理设备的下电极组件和等离子体处理设备
US12080571B2 (en) 2020-07-08 2024-09-03 Applied Materials, Inc. Substrate processing module and method of moving a workpiece
US11817331B2 (en) 2020-07-27 2023-11-14 Applied Materials, Inc. Substrate holder replacement with protective disk during pasting process
US11749542B2 (en) 2020-07-27 2023-09-05 Applied Materials, Inc. Apparatus, system, and method for non-contact temperature monitoring of substrate supports
US12191198B2 (en) 2020-08-25 2025-01-07 Applied Materials, Inc. Low resistivity tungsten film and method of manufacture
US11600507B2 (en) 2020-09-09 2023-03-07 Applied Materials, Inc. Pedestal assembly for a substrate processing chamber
US11447857B2 (en) * 2020-09-15 2022-09-20 Applied Materials, Inc. Methods and apparatus for reducing tungsten resistivity
US11610799B2 (en) 2020-09-18 2023-03-21 Applied Materials, Inc. Electrostatic chuck having a heating and chucking capabilities
US12195314B2 (en) 2021-02-02 2025-01-14 Applied Materials, Inc. Cathode exchange mechanism to improve preventative maintenance time for cluster system
US11674227B2 (en) 2021-02-03 2023-06-13 Applied Materials, Inc. Symmetric pump down mini-volume with laminar flow cavity gas injection for high and low pressure
CN114959620A (zh) * 2021-02-26 2022-08-30 鑫天虹(厦门)科技有限公司 薄膜沉积设备及其晶圆承载盘
CN115074679B (zh) * 2021-03-11 2025-02-11 台湾积体电路制造股份有限公司 形成半导体结构的方法和物理气相沉积装置及方法
US12002668B2 (en) 2021-06-25 2024-06-04 Applied Materials, Inc. Thermal management hardware for uniform temperature control for enhanced bake-out for cluster tool
KR102890105B1 (ko) 2021-07-20 2025-11-24 삼성전자주식회사 자기 저항 메모리 장치의 제조 방법
CN114883171B (zh) * 2022-04-27 2024-10-25 北京北方华创微电子装备有限公司 半导体工艺腔室及其上电极结构
CN114908326B (zh) * 2022-05-06 2024-06-21 北京北方华创微电子装备有限公司 半导体工艺设备及形成叠层薄膜结构的方法
US20240332003A1 (en) * 2023-03-29 2024-10-03 Applied Materials, Inc. Rf pulsing assisted tungsten-containing film deposition
CN119101875B (zh) * 2024-08-22 2025-09-12 浙江麦格智芯科技有限公司 一种高性能磁码盘AlNiCo复合薄膜材料及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020029093A1 (en) 2000-07-28 2002-03-07 Applied Materials, Inc. Method and apparatus for depositing a tantalum-containing layer on a substrate
US20080242072A1 (en) 2007-03-26 2008-10-02 Texas Instruments Incorporated Plasma dry etch process for metal-containing gates

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4605947A (en) 1983-03-07 1986-08-12 Motorola Inc. Titanium nitride MOS device gate electrode and method of producing
US4570328A (en) 1983-03-07 1986-02-18 Motorola, Inc. Method of producing titanium nitride MOS device gate electrode
US5824158A (en) * 1993-06-30 1998-10-20 Kabushiki Kaisha Kobe Seiko Sho Chemical vapor deposition using inductively coupled plasma and system therefor
US6156630A (en) 1997-08-22 2000-12-05 Micron Technology, Inc. Titanium boride gate electrode and interconnect and methods regarding same
US6117279A (en) * 1998-11-12 2000-09-12 Tokyo Electron Limited Method and apparatus for increasing the metal ion fraction in ionized physical vapor deposition
US6440261B1 (en) 1999-05-25 2002-08-27 Applied Materials, Inc. Dual buffer chamber cluster tool for semiconductor wafer processing
US7041201B2 (en) * 2001-11-14 2006-05-09 Applied Materials, Inc. Sidewall magnet improving uniformity of inductively coupled plasma and shields used therewith
US7041200B2 (en) * 2002-04-19 2006-05-09 Applied Materials, Inc. Reducing particle generation during sputter deposition
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
US7179351B1 (en) * 2003-12-15 2007-02-20 Novellus Systems, Inc. Methods and apparatus for magnetron sputtering
KR100972812B1 (ko) * 2004-03-24 2010-07-28 어플라이드 머티어리얼스, 인코포레이티드 선택가능한 듀얼 포지션 마그네트론
CN1989597A (zh) * 2004-07-30 2007-06-27 应用材料股份有限公司 薄硅化钨层沉积和栅金属集成
US7250373B2 (en) * 2004-08-27 2007-07-31 Applied Materials, Inc. Method and apparatus for etching material layers with high uniformity of a lateral etch rate across a substrate
US20060172536A1 (en) * 2005-02-03 2006-08-03 Brown Karl M Apparatus for plasma-enhanced physical vapor deposition of copper with RF source power applied through the workpiece
KR100966086B1 (ko) * 2005-03-08 2010-06-28 가부시키가이샤 히다치 고쿠사이 덴키 반도체장치의 제조 방법 및 기판처리장치
US20070020890A1 (en) * 2005-07-19 2007-01-25 Applied Materials, Inc. Method and apparatus for semiconductor processing
KR100662850B1 (ko) * 2006-02-02 2007-01-02 삼성전자주식회사 복수 개의 금속층을 적층한 반도체 소자
KR100851891B1 (ko) * 2006-12-15 2008-08-13 한국과학기술연구원 전도성 질화물을 사이층으로 사용한 높은 스핀주입 효율을 갖는 다층막 구조
US20080196661A1 (en) 2007-02-20 2008-08-21 Brian West Plasma sprayed deposition ring isolator
US7824743B2 (en) 2007-09-28 2010-11-02 Applied Materials, Inc. Deposition processes for titanium nitride barrier and aluminum
US8263499B2 (en) * 2008-03-31 2012-09-11 Tokyo Electron Limited Plasma processing method and computer readable storage medium
US8558299B2 (en) 2010-06-10 2013-10-15 Applied Materials, Inc. Semiconductor device with gate electrode stack including low resistivity tungsten and method of forming

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020029093A1 (en) 2000-07-28 2002-03-07 Applied Materials, Inc. Method and apparatus for depositing a tantalum-containing layer on a substrate
US20080242072A1 (en) 2007-03-26 2008-10-02 Texas Instruments Incorporated Plasma dry etch process for metal-containing gates

Also Published As

Publication number Publication date
CN102939657A (zh) 2013-02-20
WO2011156650A2 (en) 2011-12-15
TWI572043B (zh) 2017-02-21
US8895450B2 (en) 2014-11-25
TW201628197A (zh) 2016-08-01
KR20130111518A (ko) 2013-10-10
CN102939657B (zh) 2016-08-10
US20140042016A1 (en) 2014-02-13
KR20160031056A (ko) 2016-03-21
TWI517390B (zh) 2016-01-11
US20110303960A1 (en) 2011-12-15
TW201216469A (en) 2012-04-16
CN105256276B (zh) 2018-10-26
WO2011156650A3 (en) 2012-04-19
CN105256276A (zh) 2016-01-20
US8558299B2 (en) 2013-10-15
KR101714607B1 (ko) 2017-03-09

Similar Documents

Publication Publication Date Title
KR101603056B1 (ko) 강화된 이온화 및 무선 주파수 전력 커플링을 갖는 낮은 비저항의 텅스텐 물리 기상 증착
KR102072355B1 (ko) 티타늄 질화물을 티타늄 실리콘 질화물로 대체시킴에 의한 텅스텐 비저항의 저감
US10734235B2 (en) Systems and methods for low resistivity physical vapor deposition of a tungsten film
US20200357616A1 (en) High pressure rf-dc sputtering and methods to improve film uniformity and step-coverage of this process
JP2018537849A5 (ko)
US20250062160A1 (en) Metal implantation to barrier or liner for interconnect

Legal Events

Date Code Title Description
PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
A302 Request for accelerated examination
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PA0302 Request for accelerated examination

St.27 status event code: A-1-2-D10-D17-exm-PA0302

St.27 status event code: A-1-2-D10-D16-exm-PA0302

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

A107 Divisional application of patent
PA0104 Divisional application for international application

St.27 status event code: A-0-1-A10-A18-div-PA0104

St.27 status event code: A-0-1-A10-A16-div-PA0104

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U12-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

U11 Full renewal or maintenance fee paid

Free format text: ST27 STATUS EVENT CODE: A-4-4-U10-U11-OTH-PR1001 (AS PROVIDED BY THE NATIONAL OFFICE)

Year of fee payment: 11

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000