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KR101576203B1 - 최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들 - Google Patents

최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들 Download PDF

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KR101576203B1
KR101576203B1 KR1020100004447A KR20100004447A KR101576203B1 KR 101576203 B1 KR101576203 B1 KR 101576203B1 KR 1020100004447 A KR1020100004447 A KR 1020100004447A KR 20100004447 A KR20100004447 A KR 20100004447A KR 101576203 B1 KR101576203 B1 KR 101576203B1
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semiconductor pattern
pattern
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semiconductor
gate
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정회성
도진호
김원홍
송문균
주대권
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삼성전자주식회사
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

모스 트랜지스터들을 구비하는 반도체 소자가 제공된다. 상기 반도체 소자는 반도체 기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역은 (100) 결정면(crystal plane)의 중심 상면(central top surface) 및 상기 중심 상면으로부터 상기 소자분리막을 향하여 연장하는 경사진 가장자리 표면(inclined edge surface)을 갖는다. 상기 활성영역의 상기 중심 상면 및 상기 가장자리 표면은 반도체 에피택시얼 패턴으로 덮여진다. 상기 반도체 에피택시얼 패턴은 상기 중심 상면에 평행한 (100) 결정면의 평평한 상면 및 상기 평평한 상면에 실질적으로 수직한(perpendicular) 측벽을 구비한다. 상기 반도체 에피택시얼 패턴의 상부를 가로지르도록 게이트 패턴이 배치된다. 상기 반도체 소자의 제조방법들 또한 제공된다.

Description

최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들{Semiconductor devices including MOS transistors having an optimized channel region and methods of fabricating the same}
본 발명은 반도체 소자들 및 그 제조방법들에 관한 것으로, 특히 최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들에 관한 것이다.
반도체 소자들은 스위칭 소자들과 같은 능동 소자들(active devices)로서 모스 트랜지스터들을 널리 채택하고 있다. 상기 반도체 소자들의 전기적 특성들중 하나인 대기 전류 특성(standby current characteristic)을 개선시키기 위하여 엔모스 트랜지스터들(NMOS transistors) 및 피모스 트랜지스터들(PMOS transistors)로 구성된 씨모스 집적회로(CMOS integrated circuit)가 널리 사용되고 있다.
일반적으로, 상기 씨모스 집적회로는 여러 가지의 채널 폭들을 갖는 모스 트랜지스터들을 포함할 수 있다. 예를 들면, 상기 엔모스 트랜지스터들 및 상기 피모스 트랜지스터들은 사진 공정의 해상 한계도(resolution limit)와 관련하는 최소 크기(minimum feature size)와 동일한 좁은 채널 폭을 가질 수 있다.
한편, 상기 씨모스 집적회로의 동작 특성을 개선시키기 위해서는 상기 엔모스 트랜지스터들 및 피모스 트랜지스터들의 전류 구동력(current drivability)이 향상되어야 한다. 상기 전류 구동력은 모스 트랜지스터들의 문턱전압을 낮춤으로써 개선될 수 있다. 최근에, 상기 엔모스 트랜지스터들의 문턱전압을 낮추기 위하여, 게이트 전극 및 채널 영역 사이에 란타늄(lanthanum)을 함유하는 물질막을 형성하는 기술이 사용되고 있다. 그럼에도 불구하고, 상기 란타늄을 함유하는 물질막을 좁은 채널 폭을 갖는 엔모스 트랜지스터들에 적용할 경우에, 상기 좁은 채널의 엔모스 트랜지스터들은 넓은 채널의 엔모스 트랜지스터들에 비하여 높은 문턱전압을 보일 수 있다. 따라서, 이들 좁은 채널의 엔모스 트랜지스터들을 포함하는 반도체 소자의 전기적 특성을 개선시키는 데 한계가 있을 수 있다.
본 발명이 해결하고자 하는 과제는 모스 트랜지스터의 좁은 채널 폭 효과(narrow channel width effect)를 개선시키기에 적합한 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 모스 트랜지스터의 좁은 채널 폭 효과를 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시예(an example embodiment)는 모스 트랜지스터들을 구비하는 반도체 소자를 제공한다. 상기 반도체 소자는 반도체 기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역은 (100) 결정면(crystal plane)의 중심 상면(central top surface) 및 상기 중심 상면으로부터 상기 소자분리막을 향하여 연장하는 경사진 가장자리 표면(inclined edge surface)을 갖는다. 상기 활성영역의 상기 중심 상면 및 상기 가장자리 표면은 반도체 패턴으로 덮여진다. 상기 반도체 패턴은 상기 중심 상면에 평행한 (100) 결정면의 평평한 상면 및 상기 평평한 상면에 실질적으로 수직한(perpendicular) 측벽을 구비한다. 상기 반도체 패턴의 상부를 가로지르도록 게이트 패턴이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 반도체 기판은 (100) 결정면의 주 표면을 가질 수 있다.
다른 실시예들에서, 상기 중심 상면 및 상기 경사진 가장자리 표면의 접촉부(contact portion)는 상기 경사진 가장자리 표면 및 상기 소자분리막의 접촉부보다 높은 레벨에 위치할 수 있다.
또 다른 실시예들에서, 상기 경사진 가장자리 표면은 (110) 결정면을 포함할 수 있다.
또 다른 실시예들에서, 상기 경사진 가장자리 표면은 둥근 프로파일(rounded profile)을 가질 수 있다.
또 다른 실시예들에서, 상기 반도체 패턴의 상기 측벽은 (100) 결정면일 수 있다.
또 다른 실시예들에서, 상기 게이트 패턴은 차례로 적층된 게이트 절연막 및 게이트 전극을 포함할 수 있다. 상기 게이트 절연막은 란타늄(lanthanum)을 함유하는 물질막일 수 있다.
또 다른 실시예들에서, 상기 활성영역, 상기 게이트 패턴 및 상기 반도체 패턴은 각각 제1 활성영역, 제1 게이트 패턴 및 제1 반도체 패턴일 수 있고, 상기 반도체 소자는 제2 활성영역, 제2 게이트 패턴 및 제2 반도체 패턴을 더 포함할 수 있다.
상기 제2 활성영역은 상기 제1 활성영역에 인접하고 상기 소자분리막에 의해 한정되며, 상기 제2 반도체 패턴은 상기 제2 활성영역 상에 차례로 적층된 하부 반도체 패턴 및 상부 반도체 패턴을 구비할 수 있다. 상기 하부 반도체 패턴 및 상기 상부 반도체 패턴은 서로 다른 밴드갭 에너지들을 가질 수 있다. 또한, 상기 제2 게이트 패턴은 상기 상부 반도체 패턴의 상부를 가로지르도록 배치될 수 있다.
또 다른 실시예들에서, 상기 하부 반도체 패턴 및 상기 상부 반도체 패턴중 어느 하나는 상기 제1 반도체 패턴과 동일한 실리콘 패턴일 수 있고, 다른 하나는 실리콘-게르마늄 패턴일 수 있다.
본 발명의 다른 실시예(another example embodiment)는 모스 트랜지스터들을 구비하는 반도체 소자의 제조방법을 제공한다. 상기 반도체 소자의 제조방법은 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역은 (100) 결정면(crystal plane)의 중심 상면(central top surface) 및 상기 중심 상면으로부터 상기 소자분리막을 향하여 연장하는 경사진 가장자리 표면(inclined edge surface)을 갖도록 형성된다. 상기 활성영역의 상기 중심 상면 및 상기 가장자리 표면 상에 반도체 패턴을 형성한다. 상기 반도체 패턴은 상기 중심 상면에 평행한 (100) 결정면의 평평한 상면 및 상기 평평한 상면에 실질적으로 수직한(perpendicular) 측벽을 구비하도록 형성된다. 상기 반도체 패턴의 상부를 가로지르는 게이트 패턴을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 경사진 가장자리 표면은 (110) 결정면을 포함할 수 있다.
다른 실시예들에서, 상기 반도체 패턴은 선택적 에피택시얼 성장 기술을 사용하여 (100) 결정면을 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 게이트 패턴은 차례로 적층된 게이트 절연막 및 게이트 전극을 포함할 수 있다.
또 다른 실시예들에서, 상기 게이트 절연막은 란타늄(lanthanum)을 함유하는 물질막일 수 있다.
본 발명의 또 다른 실시예(still another example embodiment)에 따르면, 상기 반도체 소자의 제조방법은 반도체 기판의 소정영역에 소자분리막을 형성하여 제1 및 제2 활성영역들을 한정한다. 상기 제1 및 제2 활성영역들중 적어도 상기 제1 활성영역은 (100) 결정면(crystal plane)의 중심 상면(central top surface) 및 상기 중심 상면으로부터 상기 소자분리막을 향하여 연장하는 경사진 가장자리 표면(inclined edge surface)을 갖도록 형성된다. 상기 제1 및 제2 활성영역들 상에 각각 제1 반도체 패턴 및 제2 반도체 패턴을 형성한다. 상기 제1 반도체 패턴은 상기 제1 활성영역의 상기 중심 상면에 평행한 (100) 결정면의 평평한 상면 및 상기 평평한 상면에 실질적으로 수직한(perpendicular) 측벽을 구비하도록 형성되고, 상기 제2 반도체 패턴은 서로 다른 밴드갭 에너지들을 갖는 하부 반도체 패턴 및 상부 반도체 패턴을 구비하도록 형성된다. 상기 제1 및 제2 반도체 패턴들의 상부를 각각 가로지르도록 제1 및 제2 게이트 패턴들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 경사진 가장자리 표면은 (110) 결정면을 포함할 수 있다.
다른 실시예들에서, 상기 제1 반도체 패턴의 상기 측벽은 선택적 에피택시얼 성장 기술을 사용하여 (100) 결정면을 갖도록 형성될 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 반도체 패턴들을 형성하는 것은 상기 제1 및 제2 활성영역들 상에 각각 선택적으로 제1 및 제2 실리콘 패턴들을 형성하는 것과, 상기 제1 실리콘 패턴을 덮는 마스크 패턴을 형성하는 것과, 상기 제2 활성영역 상에 선택적으로 실리콘-게르마늄 패턴을 형성하는 것과, 상기 마스크 패턴을 제거하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 반도체 패턴들을 형성하는 것은 상기 제1 활성영역을 덮는 마스크 패턴을 형성하는 것과, 상기 제2 활성영역 상에 선택적으로 실리콘-게르마늄 패턴을 형성하는 것과, 상기 마스크 패턴을 제거하는 것과, 상기 제1 활성영역 및 상기 실리콘-게르마늄 패턴 상에 각각 제1 실리콘 패턴 및 제2 실리콘 패턴을 형성하는 것을 포함할 수 있다.
상술한 본 발명의 실시예들에 따르면, (100) 결정면과 다른 면 방위(plane orientation)를 갖는 경사진 가장자리 표면을 포함하는 활성영역 상에 (100) 결정면의 평평한 상면을 구비하는 반도체 패턴이 배치되고, 상기 반도체 패턴 상에 게이트 패턴이 배치된다. 그 결과, 상기 게이트 패턴은 상기 경사진 가장자리 표면과의 직접적인 접촉 없이 상기 반도체 패턴의 (100) 결정면의 평평한 상면과 직접 접촉한다. 따라서, 상기 경사진 가장자리 표면에 기인하는 문턱전압의 불안정성(unstability)을 해결할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 일 부분을 도시한 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 2b는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 3 내지 도 7은 도 2a에 보여진 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 8 및 도 9는 도 2b에 보여진 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 일 부분을 도시한 평면도이고. 도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 1 및 도 2a를 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체 기판(1)이 제공된다. 상기 반도체 기판(1)은 (100) 결정면(crystal plane)의 주 표면(main surface)을 갖는 단결정 실리콘 기판일 수 있다. 상기 제1 영역(A)은 엔모스 트랜지스터 영역일 수 있고, 제2 영역(B)은 피모스 트랜지스터 영역일 수 있다. 상기 반도체 기판(1)의 소정영역에 소자분리막(14)이 배치되고, 상기 소자분리막(14)은 상기 제1 영역(A) 및 상기 제2 영역(B) 내에 각각 제1 활성영역(9a) 및 제2 활성영역(9b)을 한정한다. 상기 제1 및 제2 활성영역들(9a, 9b)은 각각 제1 및 제2 폭들(Wn, Wp)을 갖도록 한정될 수 있다.
비록 도 2a에 도시되지는 않았으나, 제1 영역(A)의 반도체 기판(1) 내에 제1 웰이 제공될 수 있고, 제2 영역(B)의 반도체 기판(1) 내에 제2 웰이 제공될 수 있다. 상기 제1 및 제2 웰들은 각각 P형 웰 및 N형 웰일 수 있다.
상기 제1 및 제2 활성영역들(9a, 9b)중 적어도 상기 제1 활성영역(9a)은 (100) 결정면의 중심 상면(9t; central top surface) 및 상기 중심 상면(9t)으로부터 연장하여 상기 소자분리막(14)을 향하여 연장하는 경사진 가장자리 표면(9e; inclined edge surface)을 포함할 수 있다.
상기 경사진 가장자리 표면(9e)은 양의 경사진 프로파일(positive sloped profile)을 가질 수 있다. 즉, 상기 중심 상면(9t) 및 상기 경사진 가장자리 표면(9e)의 접촉부(contact portion)는 상기 경사진 가장자리 표면(9e) 및 상기 소자분리막(14) 사이의 접촉부보다 높은 레벨에 위치할 수 있다. 상기 경사진 가장자리 표면(9e)은 (110) 결정면을 포함할 수 있다.
일 실시예에서, 상기 경사진 가장자리 표면(9e)은 도 2a에 도시된 바와 같이 평평한 프로파일(flat profile)을 가질 수 있다. 이와는 달리(alternatively), 상기 경사진 가장자리 표면(9e)은 둥근 프로파일(rounded profile)을 가질 수 있다.
더 나아가서, 상기 제2 활성영역(9b) 역시 (100) 결정면의 중심 상면(9t; central top surface) 및 상기 중심 상면(9t)으로부터 연장하여 상기 소자분리막(14)을 향하여 연장하는 경사진 가장자리 표면(9e; inclined edge surface)을 포함할 수 있다. 상기 제2 활성영역(9b)의 상기 경사진 가장자리 표면(9e) 또한 (110) 결정면을 포함할 수 있다. 예를 들면, 상기 제2 활성영역(9b)의 상기 경사진 가장자리 표면(9e)은 도 2a에 도시된 바와 같이 평평한 프로파일(flat profile)을 가질 수 있다. 이와는 달리(alternatively), 상기 제2 활성영역(9b)의 상기 경사진 가장자리 표면(9e)은 둥근 프로파일(rounded profile)을 가질 수 있다.
일 실시예에서, 상기 소자분리막(14)의 상면은 도 2a에 도시된 바와 같이 상기 활성영역들(9a, 9b)의 중심 상면들(9t)보다 높은 레벨에 위치할 수 있다.
상기 제1 활성영역(9a)의 중심 상면(9t) 및 경사진 가장자리 표면(9e)은 제1 반도체 패턴(15a)으로 덮여질 수 있고, 상기 제2 활성영역(9b)의 중심 상면(9t) 및 경사진 가장자리 표면(9e)은 제2 반도체 패턴으로 덮여질 수 있다. 상기 제1 반도체 패턴(15a)은 단결정 실리콘 패턴일 수 있고, 상기 제2 반도체 패턴은 차례로 적층된 하부 반도체 패턴(15b) 및 상부 반도체 패턴(19)을 포함할 수 있다.
상기 하부 반도체 패턴(15b)은 상기 제1 반도체 패턴(15a)과 동일한 물질막일 수 있다. 예를 들면, 상기 하부 반도체 패턴(15b) 및 상기 제1 반도체 패턴(15a)은 단결정 실리콘 패턴들일 수 있다.
상기 상부 반도체 패턴(19)은 상기 하부 반도체 패턴(15b)과 다른 밴드갭 에너지를 갖는 물질막일 수 있다. 예를 들면, 상기 상부 반도체 패턴(19)은 상기 하부 반도체 패턴(15b)보다 작은 밴드갭 에너지를 갖는 물질막일 수 있다. 일 실시예에서, 상기 하부 반도체 패턴(15b)이 단결정 실리콘 패턴인 경우에, 상기 상부 반도체 패턴(19)은 단결정 실리콘-게르마늄 패턴일 수 있다.
상기 제1 반도체 패턴(15a)은 도 2a에 도시된 바와 같이 상기 제1 활성영역(9a)의 중심 상면(9t)에 평행한 (100) 결정면의 평평한 상면(15t) 및 상기 평평한 상면(15t)에 실질적으로 수직한(perpendicular) 측벽(15s)을 구비할 수 있다. 즉, 상기 제1 반도체 패턴(15a)의 측벽(15s) 역시 (100) 결정면을 가질 수 있다. 결과적으로, 상기 제1 반도체 패턴(15a)의 상면(15t) 및 측벽(15s)은 제1 활성영역(9a)과는 달리 어떠한 경사진 표면도 포함하지 않는다.
이에 더하여, 상기 하부 반도체 패턴(15b) 역시 상기 제1 반도체 패턴(15a)과 동일한 형태를 가질 수 있다. 즉, 상기 하부 반도체 패턴(15b) 역시 도 2a에 도시된 바와 같이 상기 제2 활성영역(9b)의 중심 상면(9t)에 평행한 (100) 결정면의 평평한 상면(15t) 및 상기 평평한 상면(15t)에 실질적으로 수직한(perpendicular) 측벽(15s)을 구비할 수 있다. 따라서, 상기 하부 반도체 패턴(15b)의 측벽(15s) 역시 (100) 결정면을 가질 수 있다. 결과적으로, 상기 하부 반도체 패턴(15b)의 상면(15t) 및 측벽(15s) 역시 어떠한 경사진 표면도 포함하지 않을 수 있다.
다른 실시예에서, 상기 소자분리막(14)의 상면은 상기 활성영역들(9a, 9b)의 중심 상면들(9t)보다 낮은 레벨에 위치할 수 있다. 이 경우에도, 상기 제1 반도체 패턴(15a) 및 상기 하부 반도체 패턴(15b)은 상기 제1 및 제2 활성영역들(9a, 9b)의 중심 상면(9t)에 평행한 (100) 결정면의 평평한 상면들(15t) 및 상기 평평한 상면들(15t)에 실질적으로 수직한(perpendicular) 측벽들(15s)을 구비할 수 있다. 즉, 상기 소자분리막(14)의 상면이 상기 활성영역들(9a, 9b)의 중심 상면들(9t)보다 낮은 레벨에 위치할지라도, 상기 제1 반도체 패턴(15a) 및 하부 반도체 패턴(15b)은 (110) 결정면을 갖는 어떠한 경사진 표면도 포함하지 않을 수 있다.
상기 제1 반도체 패턴(15a)의 상부를 가로지르도록 제1 게이트 패턴이 배치되고, 상기 상부 반도체 패턴(19)의 상부를 가로지르도록 제2 게이트 패턴이 배치된다.
상기 제1 게이트 패턴은 차례로 적층된 제1 게이트 절연막 및 제1 게이트 전극(25a)을 포함할 수 있고, 상기 제2 게이트 패턴 역시 차례로 적층된 제2 게이트 절연막 및 제2 게이트 전극(25b)을 포함할 수 있다. 상기 제1 게이트 절연막은 차례로 적층된 고유전막(21) 및 캐핑막(23)을 포함할 수 있고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 동일한 물질막일 수 있다. 다른 실시예에서, 상기 캐핑막(23)은 상기 고유전막(21)의 하부에 배치될 수도 있다. 상기 캐핑막(23)은 란타늄(lanthanum)을 함유하는 물질막일 수 있다. 예를 들면, 상기 캐핑막(23)은 란타늄 산화막일 수 있다.
상기 제1 게이트 전극(25a)의 양 측에 위치한 상기 제1 활성영역(9a) 내에 N형 소오스 영역(SN) 및 N형 드레인 영역(DN)이 제공된다. 결과적으로, 상기 제1 게이트 전극(25a) 및 상기 N형 소오스/드레인 영역들(SN, DN)은 엔모스 트랜지스터를 구성한다. 상기 제1 폭(Wn)은 상기 엔모스 트랜지스터의 채널 폭에 상응한다.
이와 마찬가지로(similarly), 상기 제2 게이트 전극(25b)의 양 측에 위치한 상기 제2 활성영역(9b) 내에 P형 소오스 영역(SP) 및 P형 드레인 영역(DP)이 제공된다. 따라서, 상기 제2 게이트 전극(25b) 및 상기 형 소오스/드레인 영역들(SP, DP)은 피모스 트랜지스터를 구성한다. 상기 제2 폭(Wp)은 상기 피모스 트랜지스터의 채널 폭에 상응한다.
상술한 실시예들에서, 란타늄을 함유하는 상기 캐핑막(23)은 엔모스 트랜지스터의 문턱전압을 낮추기 위하여 채택되는 물질막이다. 즉, 상기 캐핑막(23) 내의 란타늄은 엔모스 트랜지스터의 전류 구동력 및 스위칭 속도를 개선시키기 위하여 채택된다. 상기 제1 영역(A) 내의 상기 캐핑막(23) 내의 란타늄 원소들은 상기 고유전막(21)을 관통하여 상기 제1 반도체 패턴(15a) 및 상기 고유전막(21) 사이의 계면에 분포될 수 있다. 상기 제1 반도체 패턴(15a) 및 상기 고유전막(21) 사이의 계면에 분포된 란타늄 원소들은 쌍극자들(dipoles)을 생성시키고, 상기 쌍극자들은 상기 제1 반도체 패턴(15a) 및 상기 제1 활성영역(9a) 내에 N형의 채널 반전층(channel inversion layer)을 형성시키기 위하여 요구되는 게이트 전압을 낮춘다.
한편, 상기 제1 반도체 패턴(15a)이 제공되지 않는다면, 상기 고유전막(21)은 상기 제1 활성영역(9a)의 중심 상면(9t) 및 경사진 가장자리 표면(9e)과 직접 접촉한다. 이 경우에, 상기 캐핑막(23) 내의 란타늄 원소들은 상기 고유전막(21) 뿐만 아니라 상기 고유전막(21) 및 상기 경사진 가장자리 표면(9e) 사이의 계면을 관통하여 상기 제1 활성영역(9a) 내의 벌크 영역 내로 확산될 수 있다. 이는 상기 경사진 가장자리 표면(9e)이 (100) 결정면이 아닌 (110) 결정면을 포함하기 때문일 수 있다. 그 결과, 상기 고유전막(21) 및 상기 경사진 가장자리 표면(9e) 사이의 계면에 어떠한 쌍극자들도 분포되지 않는다. 이에 따라, 상기 엔모스 트랜지스터의 문턱전압은 오히려 증가할 수 있다.
특히, 상기 엔모스 트랜지스터의 채널 폭(Wn)이 감소할수록, (100) 결정면의 상기 중심 상면(9t)의 면적에 대한 상기 경사진 가장자리 표면(9e)의 면적의 비율은 증가한다. 즉, 엔모스 트랜지스터의 채널 폭이 감소할수록, 엔모스 트랜지스터의 문턱전압은 더욱 증가할 수 있다.
더 나아가서, 상기 캐핑막(23)은 불량한 단차 도포성(poor step coverage)을 보일 수 있다. 예를 들면, 상기 캐핑막(23)이 스퍼터링 기술과 같은 물리적 기상 증착(physical vapor deposition) 공정을 사용하여 형성되는 경우에, 1보다 작은 단차 도포성을 보일 수 있다. 따라서, 상기 제1 반도체 패턴(15a)이 제공되지 않는다면, 상기 경사진 가장자리 표면(9e) 상부에 형성되는 캐핑막(23)의 두께는 상기 중심 상면(9t) 상부에 형성되는 캐핑막(23)의 두께보다 작을 수 있다. 즉, 상기 경사진 가장자리 표면(9e) 상부의 캐핑막(23) 내의 란타늄 함량은 상기 중심 상면(9t) 상부의 캐핑막(23) 내의 란타늄 함량보다 작을 수 있다. 그 결과, 상기 엔모스 트랜지스터의 채널 폭(Wn)이 감소할수록, 엔모스 트랜지스터의 문턱전압은 현저히 증가할 수 있다.
그러나, 본 발명의 실시예들에 따르면, 상기 경사진 가장자리 표면(9e)을 갖는 제1 활성영역(9a)은 (110) 결정면의 어떠한 경사진 가장자리 표면 없이 (100) 결정면의 평평한 상면(15t)을 갖는 제1 반도체 패턴(15a)으로 덮여진다. 따라서, 상기 채널 폭(Wn)이 감소할지라도, 상기 엔모스 트랜지스터의 문턱전압이 증가하는 것을 방지할 수 있다.
이에 더하여, 상기 상부 반도체 패턴(19), 즉 실리콘-게르마늄 패턴은 피모스 트랜지스터의 문턱전압을 감소시키기 위하여 채택되는 물질막이다. 이는, 단결정 실리콘-게르마늄의 밴드갭 에너지가 단결정 실리콘의 밴드갭 에너지보다 작기 때문이다. 즉, 채널 영역의 밴드갭 에너지가 작을수록, 채널 반전층을 형성하기 위하여 요구되는 게이트 전압은 감소한다.
도 2b는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다. 본 실시예는 반도체 패턴들의 위치들에 있어서 도 2a의 실시예와 다르다. 따라서, 설명의 편의를 위하여 도 2a의 실시예에서 보여진 것과 동일한 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 1 및 도 2b를 참조하면, 제1 활성영역(9a) 및 고유전막(21) 사이에 제1 반도체 패턴(55a)이 제공되고, 제2 활성영역(9b) 및 고유전막(21) 사이에 제2 반도체 패턴이 제공된다. 상기 제1 반도체 패턴(55a)은 도 2a에 보여진 제1 반도체 패턴(15a)와 동일한 물질막일 수 있다. 예를 들면, 상기 제1 반도체 패턴(55a)은 단일 반도체 패턴(a single semiconductor pattern), 예를 들면 단결정 실리콘 패턴일 수 있다. 상기 제2 반도체 패턴은 차례로 적층된 하부 반도체 패턴(53) 및 상부 반도체 패턴(55b)을 포함할 수 있다.
본 실시예에서, 상기 하부 반도체 패턴(53)은 상기 상부 반도체 패턴(55b)보다 작은 밴드갭 에너지를 갖는 물질막일 수 있다. 예를 들면, 상기 하부 반도체 패턴(53)은 단결정 실리콘-게르마늄 패턴일 수 있고, 상기 상부 반도체 패턴(55b)은 상기 제1 반도체 패턴(55a)과 동일한 단결정 실리콘 패턴일 수 있다.
상기 제1 반도체 패턴(55a) 역시 도 2a의 제1 반도체 패턴(15a)과 동일한 형태를 가질 수 있다. 즉, 상기 제1 반도체 패턴(55a)은 도 2b에 도시된 바와 같이 상기 제1 활성영역(9a)의 중심 상면(9t)에 평행한 (100) 결정면의 평평한 상면(55t) 및 상기 평평한 상면(55t)에 실질적으로 수직한(perpendicular) 측벽(55s)을 구비할 수 있다. 즉, 상기 제1 반도체 패턴(55a)의 측벽(55s) 역시 (100) 결정면을 가질 수 있다. 결과적으로, 상기 제1 반도체 패턴(55a)의 상면(55t) 및 측벽(55s)은 제1 활성영역(9a)과는 달리 어떠한 경사진 표면도 포함하지 않는다.
이에 더하여, 상기 하부 반도체 패턴(53) 역시 상기 제1 반도체 패턴(55a)과 동일한 형태를 가질 수 있다. 즉, 상기 하부 반도체 패턴(53) 역시 도 2b에 도시된 바와 같이 상기 제2 활성영역(9b)의 중심 상면(9t)에 평행한 (100) 결정면의 평평한 상면(53t) 및 상기 평평한 상면(53t)에 실질적으로 수직한(perpendicular) 측벽(53s)을 구비할 수 있다. 따라서, 상기 하부 반도체 패턴(53)의 측벽(53s) 역시 (100) 결정면을 가질 수 있다. 결과적으로, 상기 하부 반도체 패턴(53)의 상면(53t) 및 측벽(53s) 역시 어떠한 경사진 표면도 포함하지 않을 수 있다.
본 실시예에 따른 엔모스 트랜지스터는 도 2a에 보여진 엔모스 트랜지스터와 실질적으로 동일한 구조를 갖는다. 따라서, 본 실시예의 엔모스 트랜지스터는 도 2a의 엔모스 트랜지스터와 동일한 효과를 보인다.
한편, 본 실시예에 따른 피모스 트랜지스터의 채널 영역은 차례로 적층된 실리콘-게르마늄 패턴 및 실리콘 패턴을 포함할 수 있다. 비록 상기 실리콘-게르마늄 패턴이 상기 실리콘 패턴의 하부에 위치할지라도, 상기 실리콘-게르마늄 패턴 역시 상기 피모스 트랜지스터의 문턱전압을 낮추는 데 기여할 수 있다.
이제, 도 1, 도 2a 및 도 2b에 보여진 반도체 소자들을 제조하는 방법들을 설명하기로 한다.
도 3 내지 도 7은 도 2a에 보여진 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체 기판(1) 상에 하드 마스크 패턴들(6)을 형성한다. 상기 제1 및 제2 영역들(A, B)은 각각 엔모스 트랜지스터 영역 및 피모스 트랜지스터 영역에 해당할 수 있다. 상기 반도체 기판(1)은 (100) 결정면의 주 표면을 갖는 단결정 실리콘 기판일 수 있다. 또한, 상기 하드 마스크 패턴들(6)의 각각은 차례로 적층된 패드 산화막 패턴(3) 및 패드 질화막 패턴(5)을 포함할 수 있다.
상기 패드 마스크 패턴들(6)을 식각 마스크로 사용하여 상기 반도체 기판(1)을 식각하여 트렌치(7)를 형성한다. 상기 트렌치(7)는 상기 제1 및 제2 영역들(A, B) 내에 각각 제1 및 제2 활성영역들(9a, 9b)을 한정한다.
도 4를 참조하면, 상기 트렌치(7)를 갖는 기판을 열산화시키어 상기 트렌치(7)의 측벽 및 바닥면에 열산화막(11)을 형성할 수 있다. 상기 열산화막(11)은 상기 트렌치(7)를 형성하는 동안 상기 반도체 기판(1)에 가해진 식각 손상(etch damage)을 치유(cure)하기 위하여 형성한다. 상기 열산화 공정 동안 상기 패드 산화막 패턴들(3) 및 상기 활성영역들(9a, 9b) 사이의 계면 내로 산소 원자들이 공급될 수 있다. 그 결과, 상기 활성영역들(9a, 9b)의 상부 코너들이 산화되어 버즈빅(bird's beak)이 형성될 수 있다. 따라서, 상기 활성영역들(9a, 9b)의 상부 코너들은 경사진 가장자리 표면들(9e)로 변형될 수 있다. 즉, 상기 활성영역들(9a, 9b)의 각각은 (100) 결정면의 중심 상면(9t) 및 상기 중심 상면(9t)으로부터 연장하는 상기 경사진 가장자리 표면(9e)을 포함할 수 있다.
상기 열산화막(11)을 갖는 기판의 전면 상에 절연막을 증착하고, 상기 절연막을 평탄화시키어 상기 하드 마스크 패턴들(6)을 노출시킨다. 그 결과, 상기 열산화막(11)에 의해 둘러싸여진 트렌치(7) 내에 절연막 패턴(13)이 형성된다. 상기 열산화막(11) 및 절연막 패턴(13)은 소자분리막(14)을 구성한다. 상기 절연막을 형성하는 동안 상기 버즈빅은 상기 패드 산화막 패턴들(3) 및 상기 활성영역들(9a, 9b) 사이의 계면 내로 더욱 침투할 수 있다. 그 결과, 상기 경사진 가장자리 표면들(9e)의 면적은 더욱 증가할 수 있고, (100) 결정면의 상기 중심 상면(9t)의 면적은 더욱 감소할 수 있다.
상기 활성영역들(9a, 9b)의 중심 상면들(9t) 및 수직한 측벽들이 (100) 결정면을 갖는다면, 상기 경사진 가장자리 표면(9e)은 도 4의 단면도로부터 보여질 때 상기 중심 상면들(9t)과 약 45℃의 각도로 경사진 기울기를 보이는 평평한 표면일 수 있다. 이 경우에, 상기 경사진 가장자리 표면(9e)은 (110) 결정면을 가질 수 있다. 다시 말해서, 상기 활성영역들(9a, 9b)이 (100) 결정면의 주 표면(main surface) 및 (100) 결정면의 플랫존 면(flat zone plane)을 갖는 웨이퍼에 형성되고 상기 활성영역들(9a, 9b)의 측벽들이 상기 플랫존 면에 평행하거나 수직한 경우에, 상기 경사진 가장자리 표면(9e)은 (110) 결정면을 포함할 수 있다.
다른 실시예에서, 상기 경사진 가장자리 표면(9e)은 둥근 형태의 프로파일을 갖도록 형성될 수 있다. 이 경우에도, 상기 경사진 가장자리 표면(9e)의 적어도 일 부분은 (110) 결정면을 가질 수 있다.
도 5 및 도 6을 참조하면, 상기 하드 마스크 패턴들(6)을 제거하여 상기 활성영역들(9a, 9b)의 중심 상면들(9t) 및 경사진 가장자리 표면들(9e)을 노출시킨다. 이어서, 상기 제1 및 제2 활성영역들(9a, 9b) 상에 각각 제1 반도체 패턴(15a) 및 하부 반도체 패턴(15b)을 형성한다. 상기 제1 반도체 패턴(15a) 및 하부 반도체 패턴(15b)은 선택적 에피택시얼 기술을 사용하여 실리콘막으로 형성할 수 있다. 그 결과, 상기 제1 반도체 패턴(15a) 및 하부 반도체 패턴(15b)은 단결정 실리콘 패턴들일 수 있다.
상기 제1 반도체 패턴(15a) 및 하부 반도체 패턴(15b)을 선택적 에피택시얼 기술을 사용하여 형성하는 경우에, (100) 결정면의 상기 중심 상면들(9t) 상에 형성되는 반도체 패턴들의 성장률(growth rate)은 (110) 결정면을 포함하는 상기 경사진 가장자리 표면들(9e) 상에 형성되는 반도체 패턴들의 성장률보다 빠르다. 따라서, 상기 제1 반도체 패턴(15a) 및 하부 반도체 패턴(15b)은 도 6에 도시된 바와 같이 상기 중심 상면들(9t)에 평행한 평평한 상면들(15t) 및 상기 평평한 상면들(15t)에 실질적으로 수직한(perpendicular) 측벽들(15s)을 갖도록 형성될 수 있다. 결과적으로, 상기 제1 반도체 패턴(15a) 및 하부 반도체 패턴(15b)의 상면들(15t) 및 측벽들(15s)은 모두 (100) 결정면을 갖도록 형성될 수 있다. 다시 말해서, 상기 제1 반도체 패턴(15a) 및 하부 반도체 패턴(15b)의 상면들(15t) 및 측벽들(15s)은 상기 활성영역들(9a, 9b)과는 달리 (110) 결정면의 어떠한 경사진 표면들도 포함하지 않는다.
상기 제1 영역(A) 내에 마스크 패턴(17)을 형성한다. 상기 마스크 패턴(17)은 적어도 상기 제1 반도체 패턴(15a)을 덮도록 형성한다. 상기 마스크 패턴(17)은 예를 들어 산화막으로 형성할 수 있다. 이어서, 상기 하부 반도체 패턴(15b) 상에 선택적으로 상부 반도체 패턴(19)을 형성한다. 상기 상부 반도체 패턴(19)은 선택적 에피택시얼 기술을 사용하여 형성할 수 있다.
일 실시예에서, 상기 상부 반도체 패턴(19)은 상기 하부 반도체 패턴(15b)보다 작은 밴드갭 에너지를 갖는 반도체막으로 형성할 수 있다. 예를 들면, 상기 하부 반도체 패턴(15b)을 실리콘막으로 형성하는 경우에, 상기 상부 반도체 패턴(19)은 실리콘-게르마늄막으로 형성할 수 있다. 상기 하부 반도체 패턴(15b) 및 상기 상부 반도체 패턴(19)은 제2 반도체 패턴을 구성한다.
도 7을 참조하면, 상기 마스크 패턴(17)을 제거하여 상기 제1 반도체 패턴(15a)을 노출시킨다. 이어서, 상기 노출된 제1 반도체 패턴(15a)을 갖는 기판의 전면 상에 게이트 절연막을 형성한다. 상기 게이트 절연막은 실리콘 산화막보다 높은 유전상수를 갖는 고유전막(21) 및 란타늄을 함유하는 캐핑막(23)을 차례로 적층시키어 형성할 수 있다. 이와는 달리, 상기 게이트 절연막은 상기 캐핑막(23) 및 상기 고유전막(21)을 차례로 적층시키어 형성할 수 있다. 상기 캐핑막(23)은 란타늄 산화막으로 형성할 수 있다.
상기 게이트 절연막 상에 게이트 도전막을 형성한다. 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하여 상기 제1 반도체 패턴(15a)의 상부를 가로지르는 제1 게이트 패턴 및 상기 상부 반도체 패턴(19)의 상부를 가로지르는 제2 게이트 패턴을 형성한다. 결과적으로, 상기 제1 게이트 패턴은 상기 제1 활성영역(9a)의 상부를 가로지르는 제1 게이트 전극(25a)을 포함하도록 형성되고, 상기 제2 게이트 패턴은 상기 제2 활성영역(9b)의 상부를 가로지르는 제2 게이트 전극(25b)을 포함하도록 형성된다.
상기 제1 게이트 전극(25a)을 이온주입 마스크로 사용하여 상기 제1 활성영역(9a) 내로 N형의 불순물 이온들을 주입하여 N형의 소오스 영역(도 1의 SN) 및 N형의 드레인 영역(도 1의 DN)을 형성한다. 이와 마찬가지로, 상기 제2 게이트 전극(25b)을 이온주입 마스크로 사용하여 상기 제2 활성영역(9b) 내로 P형의 불순물 이온들을 주입하여 P형의 소오스 영역(도 1의 SP) 및 P형의 드레인 영역(도 1의 DP)을 형성한다.
상술한 실시예들에 따르면, 상기 캐핑막(23) 내의 란타늄 원소들은 상기 고유전막(21)을 관통하여 상기 제1 반도체 패턴(15a) 및 상기 고유전막(21) 사이의 계면에 분포될 수 있고, 상기 제1 반도체 패턴(15a) 및 상기 제1 활성영역(9a) 내의 벌크 영역 내로 더 이상 확산되지 않을 수 있다. 이는 상기 제1 반도체 패턴(15a)의 상면(15t)이 어떠한 (110) 결정면 없이 (100) 결정면을 갖기 때문이다. 그 결과, 상기 제1 반도체 패턴(15a) 및 상기 고유전막(21) 사이의 계면에 분포된 상기 란타늄 원소들은 쌍극자들을 생성시키고, 상기 쌍극자들은 엔모스 트랜지스터의 문턱전압을 감소시킬 수 있다. 상기 쌍극자들은 상기 제2 영역(B)에 형성된 피모스 트랜지스터의 문턱전압을 감소시키는 데에는 전혀 기여하지 않는다.
더 나아가서, 상기 제1 반도체 패턴(15a)이 어떠한 경사면을 포함하지 않으므로, 상기 캐핑막(23)은 우수한 단차 도포성(excellent step coverage)을 갖도록 형성될 수 있다. 즉, 상기 캐핑막(23)은 반도체 기판 전체에 걸쳐서 균일한 란타늄 함량을 갖도록 형성될 수 있다. 그 결과, 상기 엔모스 트랜지스터의 채널 폭이 감소할지라도, 상기 엔모스 트랜지스터의 문턱전압이 증가하는 것을 방지할 수 있다.
한편, 상기 피모스 트랜지스터의 문턱전압은 상기 상부 반도체 패턴(19), 즉 상기 실리콘-게르마늄 패턴에 의해 감소될 수 있다. 이는 상술한 바와 같이 상기 실리콘-게르마늄이 상기 실리콘에 비하여 작은 밴드갭 에너지를 갖기 때문이다.
도 8 및 도 9는 도 2b에 보여진 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다. 본 실시예에 따른 방법은 반도체 패턴들의 형성 방법에 있어서 도 2a의 실시예와 다르다. 따라서, 본 실시예에서는 반도체 패턴들의 형성방법에 대하여 구체적으로 설명하기로 한다.
도 8을 참조하면, 도 3 내지 도 5를 참조하여 설명된 것과 동일한 방법들을 사용하여 소자분리막(14) 및 노출된 활성영역들(9a, 9b)을 형성한다. 상기 제1 활성영역(9a)을 덮는 마스크 패턴(51)을 형성한 다음, 상기 제2 활성영역(9b) 상에 선택적으로 하부 반도체 패턴(53)을 형성한다. 상기 하부 반도체 패턴(53)은 선택적 에피택시얼 기술을 사용하여 단결정 실리콘-게르마늄막으로 형성할 수 있다. 그 결과, 상기 하부 반도체 패턴(53) 역시 (100) 결정면의 평평한 상면(53t) 및 상기 평평한 상면(53t)에 실질적으로 수직한 측벽(53s)을 갖도록 형성될 수 있다.
도 9를 참조하면, 상기 마스크 패턴(51)을 제거하여 상기 제1 활성영역(9a)을 노출시킨다. 상기 노출된 제1 활성영역(9a) 및 상기 하부 반도체 패턴(53) 상에 각각 선택적으로 제1 반도체 패턴(55a) 및 상부 반도체 패턴(55b)을 형성한다. 상기 제1 반도체 패턴(55a) 및 상부 반도체 패턴(55b)은 선택적 에피택시얼 기술을 사용하여 실리콘막으로 형성할 수 있다. 그 결과, 상기 제1 반도체 패턴(55a) 역시 (100) 결정면의 평평한 상면(55t) 및 상기 평평한 상면(55t)에 실질적으로 수직한 (100) 결정면의 측벽(55s)을 갖도록 형성될 수 있다. 즉, 상기 제1 반도체 패턴(55a)은 (110) 결정면의 어떠한 경사진 표면들도 포함하지 않도록 형성될 수 있다. 상기 하부 반도체 패턴(53) 및 상기 상부 반도체 패턴(55b)은 제2 반도체 패턴을 구성한다.
상술한 바와 같이, 상기 상부 반도체 패턴(55b)은 실리콘막으로 형성할 수 있고, 상기 하부 반도체 패턴(53)은 실리콘보다 작은 밴드갭 에너지를 갖는 실리콘-게르마늄막으로 형성할 수 있다. 따라서, 상기 하부 반도체 패턴(53) 역시 상기 제2 영역(B)에 형성되는 피모스 트랜지스터의 문턱전압을 감소시키는데 기여할 수 있다.
이상 본 발명이 상술한 실시예들을 예로 하여 설명되었으나, 본 발명은 상기 실시예들에 한정되지 않으며 본 발명의 기술적 사상 내에서 여러가지의 변형이 가능함은 명백하다.

Claims (10)

  1. 반도체 기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막, 상기 활성영역은 (100) 결정면(crystal plane)의 중심 상면(central top surface) 및 상기 중심 상면으로부터 상기 소자분리막을 향하여 연장하는 경사진 가장자리 표면(inclined edge surface)을 갖고;
    상기 활성영역의 상기 중심 상면 및 상기 가장자리 표면을 덮되, 상기 중심 상면에 평행한 (100) 결정면의 평평한 상면 및 상기 평평한 상면에 수직한(perpendicular) 측벽을 구비하는 반도체 패턴; 및
    상기 반도체 패턴의 상부를 가로지르는 게이트 패턴을 포함하고,
    상기 반도체 패턴의 상기 측벽은 상기 소자 분리막과 접하는 상기 활성 영역의 측벽과 동일 평면 상에 위치하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 (100) 결정면의 주 표면을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 중심 상면 및 상기 경사진 가장자리 표면의 접촉부(contact portion)는 상기 경사진 가장자리 표면 및 상기 소자분리막의 접촉부보다 높은 레벨에 위치하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 경사진 가장자리 표면은 (110) 결정면을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 경사진 가장자리 표면은 둥근 프로파일(rounded profile)을 갖는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 반도체 패턴의 상기 측벽은 (100) 결정면인 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 게이트 절연막 및 게이트 전극을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 게이트 절연막은 란타늄(lanthanum)을 함유하는 물질막인 것을 특징으로 하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 활성영역, 상기 게이트 패턴 및 상기 반도체 패턴은 각각 제1 활성영역, 제1 게이트 패턴 및 제1 반도체 패턴이되,
    상기 제1 활성영역에 인접하고 상기 소자분리막에 의해 한정되는 제2 활성영역;
    상기 제2 활성영역 상에 차례로 적층된 하부 반도체 패턴 및 상부 반도체 패턴을 구비하는 제2 반도체 패턴, 상기 하부 반도체 패턴 및 상기 상부 반도체 패턴은 서로 다른 밴드갭 에너지들을 갖고; 및
    상기 상부 반도체 패턴의 상부를 가로지르는 제2 게이트 패턴을 더 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 하부 반도체 패턴 및 상기 상부 반도체 패턴중 어느 하나는 상기 제1 반도체 패턴과 동일한 실리콘 패턴이고, 다른 하나는 실리콘-게르마늄 패턴인 것을 특징으로 하는 반도체 소자.
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