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KR101562696B1 - 배면측 조명되는 포토다이오드를 프로세싱하기 위한 시스템 및 방법 - Google Patents

배면측 조명되는 포토다이오드를 프로세싱하기 위한 시스템 및 방법 Download PDF

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KR101562696B1
KR101562696B1 KR1020120154749A KR20120154749A KR101562696B1 KR 101562696 B1 KR101562696 B1 KR 101562696B1 KR 1020120154749 A KR1020120154749 A KR 1020120154749A KR 20120154749 A KR20120154749 A KR 20120154749A KR 101562696 B1 KR101562696 B1 KR 101562696B1
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케이웨이 첸
치처릉 젱
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

암전류 및 백색 화소 이상들을 감소시키기 위해 반도체 디바이스 표면을 프로세싱하기 위한 시스템 및 방법이 개시된다. 일 실시예는 광감성 영역에 인접하고 디바이스의 회로 구조들을 갖는 측 반대의 반도체 또는 포토다이오드 디바이스 표면에 적용되는 방법을 포함한다. 도핑된 층은 기판의 표면 아래의 약 10nm 미만의 깊이로 선택적으로 생성될 수 있고 약 1E13 내지 약 1E16의 붕소 농도로 도핑될 수 있다. 산화물은 미리 결정된 거칠기 문턱값 아래로 표면 거칠기를 감소시키기에 충분한 온도를 이용하여, 선택적으로 약 300℃ 내지 500℃의 온도에서, 그리고 약 1nm 내지 약 10nm의 두께로 기판상에서 산화물이 생성될 수 있다. 이어서 미리 결정된 굴절 문턱값보다 큰 굴절률, 선택적으로는 적어도 약 2.0을 갖는 유전체가 산화물 상에 생성될 수 있다.

Description

배면측 조명되는 포토다이오드를 프로세싱하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR PROCESSING A BACKSIDE ILLUMINATED PHOTODIODE}
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 배면측 조명되는 포토다이오드를 프로세싱하기 위한 시스템 및 방법에 관한 것이다.
포토다이오드들과 같이 반도체 디바이스들을 구성하는 실리콘에 대한 손상은 잡음 및 이미지 획득 디바이스에서의 다른 부정확성들을 생성하는 잘 알려진 현상이다. 반도체의 결정질 구조에 대한 손상은 포토다이오드의 실리콘의 구조를 변경함으로써 포토다이오드 동작에서 암 전류 및 백색 화소 왜곡을 야기할 수 있다. 포토다이오드들에서, 실리콘 손상은 포토다이오드가 광반응성(photoreactivity)과 연관되지 않은 의사 전자들(spurious electrons)을 부적절하게 촉진하게 할 수 있다. 이러한 의사 전자들은 어떠한 광도 전자의 촉진을 야기하지 않을 때조차도 포토다이오드가 광 판독(light reading)을 등록하게 한다. 따라서 반도체 손상은 포토다이오드에 의해 감지되는 광의 실제 양을 부정확하게 반사함으로써 포토다이오드의 광 감지에 있어서 부정확성들을 초래할 수 있어서, 이미지에 잡음을 도입하게 된다. 암 전류는 광 없이 생성되는 전류인 반면에, 백색 화소 결함은 초과의 암 전류에 의해 포토다이오드에 의한 오버로딩 또는 포토다이오드에 대한 손상이어서, 포토다이오드가 순수한 백색광(pure white light)을 감지하지 않았을 때, 포토다이오드가 순순한 백색 광을 감지한 것처럼 포토다이오드가 항상 판독하게 한다.
상보적 금속 산화물 반도체들(complimentary metal oxide semiconductors; CMOS) 다이오드들과 같은 포토다이오드들은 카메라들 및 다른 비디오 또는 포토 디바이스에서 이미지들을 감지하기 위해 흔히 이용된다. 최근에, 포토다이오드 디바이스들은 배면측 조명(backside illumination; BSI)을 이용함으로써 개선되었다. 일반적으로, 포토리소그라피 프로세스들은 실리콘 웨이퍼 또는 다른 기판의 상부 측 상에 게이트 산화물, 금속 상호연결들 등과 같은 구조들을 증착한다. 일찍이, 포토다이오드들은 상부(디바이스 구조들이 적용된 동일측)로부터 광을 수집한다. 포토다이오드 구조의 상부 표면 상에 증착되는 금속 상호연결들은 포토다이오드의 광감성 영역들의 부분들을 차단하여서 화상 품질 및 개별 포토다이오드 감도를 저하시킨다. BSI는 포토다이오드 기판의 배면측으로부터의 광의 수집이고 금속 상호연결들, 게이트 산화물들 등과 같은 간섭하는 구조들이 기판의 상부 측 상에 증착되고, 이어서 기판은 광이 기판을 통과하고 포토다이오드의 광감성 영역에 영향을 미치도록 허용하기 위해 마모 또는 다른 방식으로 박화된다. 이상적으로, 기판 두께는 광이 디바이스의 배면측에 진입하고 포토다이오드의 광감성 영역에 닿을 수 있도록 감소되어, 증착된 구조들 및 금속 상호연결들로부터 이미지 포착 동안 방해 및 간섭을 제거한다.
흔히, BSI 동작을 허용하기 위한 포토다이오드의 박화(thining)는 화학 기계적 폴리싱을 통해 이루어진다. 그러나 서브-나노미터 스케일로, 심지어 고도로 폴리싱된 기판의 표면조차도 불규칙성들, 결정체 결함들(crystal deformities) 등을 가질 수 있어서, 단글링(dangling) 전자 본드들을 초래한다. 느슨하게 결속된 불완전 전자들은 암 전류 및 백색 화소 조건들의 상황을 야기할 수 있다. 따라서 표면 불규칙성들의 감소들은 암전류 및 백색 화소 이상(white pixel anomaly)을 감소시키고 이미지 디바이스를 보다 정확하게 한다.
본 발명은 암전류 및 백색 화소 이상들을 감소시키기 위해 반도체 디바이스 표면을 프로세싱하기 위한 시스템 및 방법을 개시한다. 일 실시예는 광감성 영역에 인접하고 디바이스의 회로 구조들을 갖는 측 반대의 반도체 또는 포토다이오드 디바이스 표면에 적용되는 방법을 포함한다. 도핑된 층은 기판의 묘면 아래의 약 10nm 미만의 깊이로 선택적으로 생성될 수 있고 약 1E13 내지 약 1E16 사이의 붕소 농도로 도핑될 수 있다. 산화물은 미리 결정된 거칠기(roughness) 문턱값 아래로 표면 거칠기를 감소시키기에 충분한 온도를 이용하여, 선택적으로 약 300℃ 내지 500℃ 사이의 온도에서, 그리고 약 1nm 내지 약 10nm 사이의 두께로 기판상에서 산화물이 생성될 수 있다. 이어서 미리 결정된 굴절률 문턱값보다 큰 굴절률, 선택적으로는 적어도 2.0을 갖는 유전체가 산화물 상에 생성될 수 있다.
본 실시예들 및 본 실시예들의 보다 완전한 이해를 위해, 이제 첨부 도면들과 함께 이루어지는 다음의 설명들에 대한 참조가 이루어진다.
도 1은 제시된 원리들에 따라 포토다이오드를 프로세싱하기 위한 방법을 예시하는 흐름도.
도 2는 BSI 구조 프로세싱 동안 포토다이오드의 단면도.
도 3은 캐리어 및 활성 표면을 갖는 포토다이오드의 단면도.
도 4 내지 도 6은 본 원리들에 따라 활성 표면 프로세스의 중간 상태들에서의 포토다이오드의 단면도들.
도 7은 부가적인 백 엔드 오브 라인 프로세싱 이후의 포토다이오드의 단면도.
본 실시예들의 제조 및 이용은 아래에서 상세히 논의된다. 그러나 본 개시는 매우 다양한 특유의 맥락들에서 실현될 수 있는 다수의 응용 가능한 진보성있는 개념들을 제공한다는 것이 인지되어야 한다. 논의되는 특유의 실시예들은 개시된 주제를 제조 및 이용하기 위한 특유의 방식들을 단지 예시하며 상이한 실시예들의 범위를 제한하지 않는다.
본 원리들은 감소된 암전류 및 백색 화소 특성들 및 높은 굴절률 유전체층을 갖는 디바이스 및 디바이스를 제조하기 위한 방법에 관한 것이다. 특히, 반도체들 및 특히 포토다이오드들의 표면 특성들을 개선하는 것에 관한 방법이 여기서 제시된다.
암전류 및 백색 화소를 감소시키도록 반도체 또는 포토다이오드 디바이스를 프로세싱하기 위한 방법이 여기서 개시되며, 이는 인접한 광감성 영역을 갖는 디바이스 표면 및 디바이스를 위한 반대편의 회로 구조들에 적용될 수 있다. 도핑된 층은 선택적으로 기판에서 기판 표면 주변에 생성될 수 있다. 도핑된 층은 약 1E13 내지 약 1E16 사이의 도펀트 농도로, 그리고 약 10나노미터들 미만의 깊이까지 붕소로 도핑될 수 있다. 산화물은 또한 미리 결정된 거칠기 문턱값 미만으로 그리고 선택적으로 약 0.11 나노미터 미만으로 기판 표면 거칠기를 감소시키기에 충분한 온도를 이용함으로써 기판의 표면 상에서 생성될 수 있다. 산화물은 약 1 나노미터 내지 약 10 나노미터 사이의 두께로 그리고 약 300℃ 내지 약 500℃ 사이의 온도로 선택적으로 형성될 수 있다. 유전체는 이어서 산화물 상에 생성될 수 있으며, 유전체는 미리 결정된 굴절 문턱값, 그리고 선택적으로는 적어도 약 2.0 보다 큰 굴절률을 갖는다. 또한, 패시베이션 층이 유전체 위에 적용될 수 있다.
이 방법은 선택적으로 도핑된 p형 층을 갖는 기판과 더불어 반도체 또는 포토다이오드 디바이스를 발생시킨다. 포토다이오드의 경우에, 디바이스의 배면측이 조명되도록 디바이스가 구성될 수 있다. p형 층은 실리콘-게르마늄의 에피택셜 층(epitaxial layer)일 수 있거나, 또는 기판 표면 상에 도펀트를 주입하고 표면 열적 어닐링(surface thermal anneal)을 수행함으로써 형성될 수 있다. 선택적으로 약 1 나노미터 내지 약 10 나노미터 사이의 두께를 갖는 저온 산화물이 기판에 배치될 수 있고, 바람직하게는 약 0.11 나노미터 미만일 미리 결정된 문턱값 미만으로 기판 표면의 거칠기를 감소시키기에 충분한 온도에서 생성된다. 선택적으로는 약 100 나노미터 내지 약 150 나노미터 사이의 두께를 갖는 유전체 캡(cap)은 또한 제 1 산화물 상에 배치되고 바람직하게는 2.0일 수 있는 미리 결정된 문턱값을 초과하는 굴절률을 가질 수 있다.
실시예들의 특유의 맥락, 즉 강화된 암전류 및 백색 화소 저항을 갖는 포토다이오드 디바이스를 제조하기 위한 시스템 및 방법에 관하여 기술될 것이다. 그러나 다른 실시예들은 또한 태양 전지들, 발광 다이오드들 등을 포함(그러나 이들로 제한되지 않음)하는 다른 디바이스들에 적용될 수 있다.
이제 도 1을 참조하면, 제시된 원리들에 따라 포토다이오드 디바이스를 프로세싱하기 위한 방법(100)을 예시하는 흐름도가 도시된다. 방법(100)은 도 2 내지 도 7의 단면도들을 참조하여 기술되며, 도 2 내지 도 7은 예시적인 목적을 위해 그려졌으며 축척대로 그려지지는 않는다.
블록(102)은 활성 표면 보정을 위해 포토다이오드를 준비하기 위한 프로시저를 지칭한다. 블록(104)은 포토다이오드의 활성 표면 내에 p형 층을 주입(implant)하기 위한 선택적인 프로시저인 반면에, 블록(106)은 에피택셜 성장을 통해 활성 포토다이오드 표면 상에 p형 층을 적용하기 위한 선택적인 프로시저이다. 블록(108)은 표면 보정 및 마무리를 위한 프로시저이다.
먼저, 블록(102)에서, 포토다이오드는 BSI 포토다이오드(216)로서 이용하기 위해 구성되고 프로세싱된다. 여기서 제시된 원리들이 명확성을 위해 포토다이오드에 적용되는 것으로서 여기서 기술되지만, 당업자들은 제시된 원리들이 단일의 포토다이오드로 제한되지 않으며 웨이퍼 또는 칩 레벨 제조, 또는 임의의 다른 프로세싱 시스템을 위해 이용될 수 있다는 것을 인지할 것이다.
도 2는 BSI 구조 프로세싱(200) 동안 포토다이오드의 단면도를 예시한다. 포토다이오드(216)는 얕은 트랜치 격리(shallow trench isolation; STI) 구조(206), 층간 유전체 층들(208), 금속 상호연결들(212), 금속간 유전체 층들(210) 등과 같은 디바이스 회로 피처들(216)을 포함(그러나 이들을 요구하거나 이들로 제한되지 않음)할 수 있는 광감성 영역(202)을 갖는다. 당업자들은 BSI 포토다이오드(216)의 구조는 새로운 또는 아직까지 발견되지 않은 제조 기법에 기초하거나 설계의 요건들에 따라 변경될 수 있다는 것을 인지할 것이다.
포토다이오드(216)는 또한 포토다이오드가 제조되는 웨이퍼의 벌크 기판(204)을 가질 수 있다. 포토다이오드(216)는 흔히 필요 이상의 두꺼운 물질로부터 제조되고, 더 두꺼운 웨이퍼 기판이 제조 동안 포토다이오드(216)를 지지한다. BSI 포토다이오드(216)의 경우에, 초과의 벌크 기판(204)은 광자(photon)들이 기판의 박화된 배면측을 관통하고 광감성 영역(202)에 의해 흡수되도록 허용하기에 충분히 물질을 박화하기 위해 포토다이오드(216) 제조 이후에 제거될 수 있다.
포토다이오드(216)는 블록(112)에서, 캐리어(302) 또는 다른 지지 구조에 대해 상부에, 또는 회로측에 본딩될 수 있고, 벌크 기판(204)은 배면측 박화에 의해 블록(114)에서 제거된다. 도 3은 노출되는 캐리어(302)와 활성 표면(304)을 갖는 포토다이오드의 단면도(300)이다.
지지되는 포토다이오드(216)가 캐리어(302)에 본딩되는 것으로서 기술되었지만, 임의의 적합한 지지 구조가 유리하게 이용될 수 있다. 예를 들어, 일 실시예에서, 포토다이오드(216)는 추후의 싱귤레이션(singulation) 및 패키징을 위해 캐리어 웨이퍼 상에 장착될 수 있거나, 또는 패키지에 또는 임시 캐리어 상에 장착되고 추후의 단계에서 디본딩(debond)될 수 있다. 대안적으로, 포토다이오드(216)는 지지 캐리어(302) 없이 프로세싱될 수 있고, 이러한 옵션은 후속적인 프로세싱 단계들의 요건들에 의해 결정된다.
벌크 기판(204)의 제거는 포토다이오드(216)의 회로측 반대에 활성 표면(304)을 남긴다. 즉, 포토다이오드(216)의 활성 표면은 광감성 영역(202)에서 자유 캐리어들을 발생시키도록 광자들이 포토다이오드의 광감성 영역(202)에 진입하는 표면이다. 통상적으로, 이러한 벌크 기판(204) 제거는 화학 기계적 폴리싱(CMP)을 통해 달성될 수 있지만, 에칭, 쉐어링(shearing) 등을 통해 유리하게 또한 달성될 수 있다. 그러나 물리적 프로세스에 의해 광감성 영역(202)으로부터의 벌크 기판(204)의 제거는 기판의 결정질 구조에서 표면 거칠기(surface roughness) 및 불연속성을 야기할 수 있고, 이는 포토다이오드(216)의 활성 영역(304)에서 결함들 및 단글링 본드들(dangling bonds)을 초래한다. 이러한 결함들 및 단글링 본드들은 포토다이오드(216)에 의한 이미지 획득 동안 암전류 또는 백색 화소 이상의 결과로서 잡음 및 부정확한 판독을 초래할 수 있다. 결과적인 활성 영역(304)은 이상적으로는, 균일한 결정질 표면및 단글링 본드들이 없음을 표시하는 0의 거칠기로 평탄하게 될 것이다.
p형 층(404)은 블록(104)에 도시된 바와 같이 주입 및 어닐링을 통해, 또는 블록(106)에서 도시된 바와 같이 에피택시를 통해 포토다이오드(216)의 활성 표면에 선택적으로 적용될 수 있다. 증착된 p형 층(404) 및 결과적인 p형 층-포토다이오드 간 계면(402)은 도 4에서 예시되고 캐리어(302) 반대에, 그리고 포토다이오드(216) 상의 활성 표면(304) 아래에 배치된다. 블록(104)의 주입 프로세스는 블록(116)에서 도시된 p형 도펀트의 주입 및 블록(118)에 도시된 표면 열적 어닐링을 포함할 수 있다. 붕소(B) 도펀트는 p형 도펀트로서 유리하게 이용되고 붕소 이온들, 붕소 디플루오르화물(boron diflouride; BF2), 디보란(C2H6) 등에 의해 제공될 수 있다. 대안적으로, 임의의 억셉터, 또는 p형 도펀트는 알루미늄(Al), 인듐(In), 갈륨(Ga) 등을 포함(그러나 이들로 제한되지 않음)하며 디바이스의 요건들에 의존하여 이용될 수 있다. 이온 주입 실시예의 특히 유용한 실시예들에서, 활성 표면(304)은 약 1E13 내지 약 1E15 사이의 붕소 농도로 도핑될 수 있다. 약 10nm 미만의 깊이의 가우시안 도핑 분포(gaussian doping distribution)가 또한 유리하게 이용될 수 있지만, 디바이스 요건들에 맞추기 위해 변경될 수 있다.
이온 주입은 충격을 통해 빈격자점들(vacancies) 및 인터스티셜들(interstitials)과 같은 다수의 지점 결함들을 타겟 결정에 생성할 수 있다. 빈격자점들은 원자에 의해 점유되지 않은 결정 격자 지점들이다. 이 경우에 이온들이 타겟 원자와 충돌하고, 이는 상당한 양의 에너지를 타겟 원자에 전달하게 하여서 이온이 그의 결정점(crystal site)을 남기게 한다. 인터스티셜들은 이러한 원자들(또는 원래의 이온 그 자체)이 고형으로 남아있게 될 때 발생하지만, 상주할 격자에서 어떠한 빈 공간도 발견할 수 없다. 블록(118)에서와 같은 표면 열적 어닐링은 이온 주입에 의해 도입되는 결정질 구조에 대한 손상을 회복시키는데 이용될 수 있다. 빠른 열적 어닐링(RTA)이 이용될 수 있거나, 대안적으로 로컬 레이저 어닐링이 이용될 수 있고, 이는 표면 도펀트 층의 이동을 제한하거나 포토다이오드(216)의 열적 예산의 이용을 감소시킬 수 있다.
대안적으로, 블록(106)의 에피택셜 성장 프로세스에서, p형 층(404)은 블록(120)에서 에피택시(epitaxy)를 통해 증착되거나 성장되고, 일 실시예에서, 붕소 도핑된 SiGe 에피택셜 층(404)을 형성하기 위해 붕소 도펀트 및 약 10% 내지 20% 사이의 게르마늄 농도를 갖는 실리콘-게르마늄 전구체를 이용할 수 있다. 하나의 유용한 실시예는 약 1E13 내지 약 1E16 사이의 붕소 농도로, 에피택셜 층이 약 10 nm 두께 미만으로 증착되는 경우일 수 있다. 임의의 적합한 프로세스는 증기-상태 에피택시(vapor-phase epitaxy; VPE), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액체-상태 에피택시(liquid-phase epitaxy; LPE) 등을 포함(그러나 이들로 제한되지 않음)하는 에피택시 프로세스에 대해 이용될 수 있다. SiGe 에피택시 층 프로세스(106)는 몇몇 실시예들에서, 이온 주입 프로세스(104)에 비교하면, 표면 어닐링을 요구하지 않고 층 두께, 도핑 농도 및 프로세스 제어에 관하여 더 뛰어난 제어를 제공할 수 있다.
블록(108)의 표면 보정 및 마무리 프로시저는 p형 층(404)이 적용되는 경우, p형 층(404) 위의 활성 표면(304)에 적용될 수 있고, 어떠한 n형 층(404)도 증착되지 않은 경우 포토다이오드(216)의 광감성 영역(202) 상에 직접 적용될 수 있다. 우선, 저온 산화물(502)이 블록(122)에서, 활성 영역(304) 상에서 성장되거나 증착될 수 있다. 산화물(500)을 갖는 포토다이오드는 도 5에서 도시되고, 산화물(502)의 증착은 포토다이오드(216)의 회로측 반대의 상부 산화물 표면(504)을 발생시킨다. 활성 표면(304) 상에 성장된 산화물(502)은 약 1nm 내지 10nm일 수 있고, 보다 바람직하게는, 약 1nm 내지 3nm일 수 있다. 부가적으로, 산화물(502)은 몇몇 실시예들에서, 실리콘 기반 포토다이오드들의 경우에 실리콘 산화물일 수 있거나, 또는 특히, 포토다이오드(216)가 실리콘 이외의 기판을 이용할 때는 임의의 다른 적합한 산화물일 수 있다. 부가적으로, 저온 산화물, 특히 약 300℃ 내지 500℃ 사이에서 성장된 저온 산화물은 산화물(502)과 포토다이오드(216)의 광감성 영역(202) 또는 응용 가능한 경우 p형 층(404) 사이의 활성 영역(304)의 거칠기를 감소시킨다. 특히 유용한 실시예들에서, 저온 산화물(502)은 바람직하게는 약 0.11 nm미만일 수 있는 미리 결정된 문턱값 미만으로 활성 표면(304) 거칠기를 감소시키기에 충분한 온도에서 성장될 것이다. 약 420℃의 산화물 성장 온도는 충분한 표면 결함 보정을 갖는 꽤 고속의 산화물 성장을 제공한다. 이상적으로는, 활성 표면(304)의 표면 거칠기는 0nm, 즉 일 것인데, 즉 현미경 레벨에서 평활한(smooth)한 표면일 것이다. 420℃ 산화물 성장 온도는 약 0.11 nm 미만의 표면 거칠기 또는 표면 결함들을 발생시키는 것으로 관찰되었다. 더 높은 온도가 산화물을 성장시킬 것이지만, 이 고온 산화물들은 저온 산화물보다 적은 포토다이오드(216)의 표면 결함들을 보정하여, 더 큰 활성 표면(304) 거칠기를 남기는 것으로 테스트가 나타낸다.
높은 굴절률을 갖는 유전체층 또는 캡(602)은 블록(124)에서 산화물(502) 위에 유리하게 적용될 수 있다. 유전체 캡(602) 및 산화물(502) 둘 다는 적어도 미리 결정된 파장의 광 또는 다른 전자기 에너지가 관통하여 포토다이오드(216)의 광감성 영역(202)에 도달하는 것을 허용하도록 바람직하게 구성될 것이다. 유전체 캡(602) 및 산화물의 광학적 특성들은 포토다이오드(216)의 원하는 디바이스 요건들 및 특성들에 기초하여 선택될 수 있다. 예를 들어, 적외선 포토다이오드는 바람직하게는, 전자기 방사선의 적외선 파장에 가장 민감하게 될 것이고, 이에 따라, 유전체 캡(602) 및 산화물은 적외선 파장의 높은 투과율(transmissivity)을 가질 것이다.
유전체 층 또는 캡(602)은 추가의 프로세싱을 위해 노출되는 유전체 캡 표면(604)을 갖는 캡핑된 포토다이오드(capped photodiode)(600)를 생성하도록 도 6에서 도시된 바와 같이 산화물(502)의 표면 상에 증착될 수 있다. 유전체(602)의 전반적인 굴절률은 굴절률(n) 및 흡광 계수(extinction coefficient; k)로 구성된다. 굴절률(n)은 물질을 관통하는 전자기파의 위상 속도를 나타내는 반면에, 흡광 계수(k)는 물질을 통해 전파하는 전자기 파형에 의해 경험되는 흡수 손실의 양을 나타낸다. 바람직한 굴절 유전체는 가능한 0에 가까운 흡광 계수를 가질 것이며, 이는 물질을 관통할 때, 파형의 에너지 모두를 투과하거나, 전혀 흡수를 하지 않은 물질에 대응한다. 바람직한 유전체 물질들은 미리 결정된 굴절 문턱값 위의, 가장 바람직하게는 2.0 위의 굴절률(n)을 또한 가질 것이다. 제공하는 굴절률(n)이 클수록, 포토다이오드(216)의 광감성 영역(202)에서의 양자 효율(quantum efficiency)이 클 것이다. 즉, 더 높은 양자 효율을 갖는 포토다이오드(216)는 보다 많은 인입 전자기 에너지를 전기 전류로 변환할 것이고, 이는 더 민감하고 더 정확한 디바이스를 발생시킨다.
가능한 유전체 물질들은 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 탄화물(SiC) 등을 포함(그러나 이들로 제한되지 않음)할 수 있다. 부가적으로, 일 실시예에서, 유전체 캡(602)은 약 80nm 내지 약 250nm 사이의 두께를 가질 것이고, 바람직하게는 약 100nm 내지 약 150nm 사이의 두께를 가질 것이다. 명백히, 실리콘 산화물 유전체 캡(602)이 이용될 수 있고 저온 산화물(602)보다 높은 온도에서 성장되거나 증착될 수 있는데, 그 이유는 포토다이오드 표면(304)은 저온 산화물(502) 층 생성에 의해 이미 회복되었을 것이기 때문이다. 부가적으로, 하나의 특히 유용한 실시예에서, 유전체 캡(602)은 다수의 층들을 가질 수 있고, 포토다이오드(216)의 양자 효율을 추가로 증가시키도록 반사방지 코팅으로서 동작할 수 있다. 이러한 다중-층 실시예에서, 유전체 캡(602)은 바람직하게는, 위에 놓이는 실리콘 산화물층을 갖는 실리콘 이산화물 층을 포함할 수 있다.
부가적인 백 엔드 오브 라인(back end of line) 프로세싱이 블록(126)에서 수행될 수 있다. 도 7은 선택적인 표면 또는 백 엔드 오브 라인 프로세싱과 더불어 포토다이오드(216)를 예시(700)한다. 이러한 백 엔드 오브 라인 프로세싱에서, 패시베이션 층(702), 금속 라인들(706), 또는 배리어 막들(708)은 예를 들어, 유전체 캡(602)의 표면(604) 상에 증착될 수 있다. 또한, 반사방지 코팅, 마이크로렌즈들, 필터들 등과 같은 특징들이 패시베이션 층(702)　표면(704)에 또한 적용될 수 있다.
본 실시예들 및 본 실시예들의 이점들이 상세히 기술되었지만, 다양한 변경들, 대체들 및 변형들이 첨부된 청구항들에 의해 정의되는 바와 같은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 이루어질 수 있다는 것이 이해되어야 한다. 예를 들어, 몇몇 최종 백 엔드 프로세싱 또는 p형 층 생성 프로세스들은 제시된 원리들의 사상으로부터 벗어남 없이 상이한 순서로 수행되거나 제거될 수 있다.
또한, 본 출원의 범위는 본 명세서에서 기술된 프로세스, 머신, 제조 및 물질의 구성, 수단, 방법들 및 단계들의 특정한 실시예들로 제한되지 않도록 의도된다. 당업자는 본 개시로부터 쉽게 인지할 바와 같이, 여기서 기술된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후에 개발될 프로세스, 머신, 제조, 물질의 구성, 수단, 방법들, 또는 단계들이 본 개시에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스, 머신, 제조, 물질의 구성, 수단, 방법들, 또는 단계들을 그의 범위 내에 포함하도록 의도된다.

Claims (10)

  1. 반도체를 프로세싱하기 위한 방법에 있어서,
    제 1 표면을 갖는 기판을 갖는 반도체 디바이스를 제공하는 단계로서, 상기 제 1 표면은 상기 기판의 일면을 박화함에 의해 형성되는, 상기 반도체 디바이스를 제공하는 단계;
    상기 기판의 제 1 표면 주위의 기판에서 도핑된 층을 생성하는 단계;
    0.11나노미터의 미리 결정된 거칠기(roughness) 문턱값 미만으로 상기 제 1 표면의 거칠기를 감소시키기에 충분한 온도에서 상기 기판의 제 1 표면 상에 제 1 산화물을 성장시키는 단계; 및
    상기 제 1 산화물의 표면 상에 유전체 층을 생성하는 단계로서, 상기 유전체는 미리 결정된 굴절 문턱값보다 큰 굴절률을 갖는 것인, 유전체 층을 생성하는 단계
    를 포함하는, 반도체를 프로세싱하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 반도체 디바이스는 상기 제 1 표면에 인접한 기판 내의 광감성 영역(photosensitive region) 및 상기 제 1 표면 반대쪽의 회로측을 갖는 것인, 반도체를 프로세싱하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 제 1 산화물은 300℃ 내지 500℃ 사이의 온도에서 생성되고, 1 나노미터 내지 10나노미터 사이의 두께를 갖도록 생성되는 것인, 반도체를 프로세싱하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 유전체 층 상에 패시베이션 층을 적용하는 단계
    를 더 포함하는, 반도체를 프로세싱하기 위한 방법.
  5. 반도체 디바이스에 있어서,
    제 1 측 및 상기 제 1 측 반대쪽의 회로측을 갖는 기판;
    상기 기판의 제 1 측에 배치되는 p형 층;
    0.11나노미터의 미리 결정된 문턱값 미만으로 상기 제 1 측의 거칠기를 감소시키기에 충분한 온도에서 성장되는, 상기 기판의 제 1 측 상에 배치되는 저온 산화물; 및
    상기 저온 산화물 상에 배치되는 유전체 캡으로서, 상기 유전체 캡의 물질은 미리 결정된 문턱값 초과의 굴절률을 갖는 것인, 유전체 캡
    을 포함하는, 반도체 디바이스.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 유전체 캡은 100나노미터 내지 150 나노미터 사이의 두께를 갖는 것인, 반도체 디바이스.
  8. 제 5 항에 있어서,
    상기 유전체 캡의 물질은 적어도 2.0의 굴절률을 갖는 것인, 반도체 디바이스.
  9. 제 5 항에 있어서,
    상기 p형 층은 붕소로 도핑되고 1E13 내지 1E16 사이의 붕소 농도를 갖고, 상기 p형 층의 깊이는 10 나노미터 미만인 것인, 반도체 디바이스.
  10. 포토다이오드 디바이스에 있어서,
    제 1 측에 인접한 광감성 영역 및 상기 제 1 측 반대쪽의 회로측을 갖는 기판;
    0.11나노미터의 미리 결정된 문턱값 미만으로 상기 제 1 측의 거칠기를 감소시키기에 충분한 온도에서 성장되고 적어도 미리 결정된 파장의 광이 상기 기판의 광감성 영역으로 관통하는 것을 허용하도록 구성되는, 상기 기판의 제 1 측 상에 배치되는 저온 산화물;
    상기 저온 산화물 상에 배치되는 유전체 캡으로서, 상기 유전체의 물질은 미리 결정된 문턱값 초과의 굴절률을 갖는, 상기 유전체 캡; 및
    상기 유전체 캡 상에 배치되는 패시베이션 층
    을 포함하는, 포토다이오드 디바이스.
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