KR101494152B1 - Method and apparatus for febrication of thin film transistor array substrate - Google Patents
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Abstract
본 발명은 산화물 반도체의 전기적인 특성 변화를 방지함과 아울러 박막 트랜지스터 어레이 기판의 제조 공정을 단순화시킴과 아울러 공정 시간을 감소시킬 수 있는 박막 트랜지스터 어레이 기판의 제조방법 및 제조장치에 관한 것으로, 박막 트랜지스터 어레이 기판의 제조방법은 레이저 스크라이빙 공정을 이용하여 게이트 패턴을 형성하는 공정; 산화물 반도체 패턴을 형성하는 공정; 데이터 패턴을 형성하는 공정; 및 도전 패턴을 형성하는 공정 중 적어도 하나의 공정을 수행하는 것을 특징으로 한다.The present invention relates to a method and apparatus for manufacturing a thin film transistor array substrate capable of preventing a change in electrical characteristics of an oxide semiconductor, simplifying a manufacturing process of a thin film transistor array substrate, and reducing a process time, A method of manufacturing an array substrate includes the steps of forming a gate pattern using a laser scribing process; A step of forming an oxide semiconductor pattern; Forming a data pattern; And a step of forming a conductive pattern.
박막 트랜지스터 어레이, 레이저 빔, 산화물 반도체, 스크라이빙 Thin film transistor array, laser beam, oxide semiconductor, scribing
Description
본 발명은 박막 트랜지스터 어레이 기판의 제조방법 및 제조장치에 관한 것으로, 보다 구체적으로, 산화물 반도체의 전기적인 특성 변화를 방지함과 아울러 박막 트랜지스터 어레이 기판의 제조 공정을 단순화시킴과 아울러 공정 시간을 감소시킬 수 있는 박막 트랜지스터 어레이 기판의 제조방법 및 제조장치에 관한 것이다.The present invention relates to a method and an apparatus for manufacturing a thin film transistor array substrate, and more particularly, to a method for manufacturing a thin film transistor array substrate, which prevents variation in electrical characteristics of an oxide semiconductor, simplifies a manufacturing process of a thin film transistor array substrate, And more particularly, to a method and apparatus for manufacturing a thin film transistor array substrate.
일반적으로, 박막 트랜지스터(Thin Film Transistor) 어레이 기판은 액정 표시소자 또는 발광 표시소자 등의 평판 표시소자 등에서 각 픽셀의 동작을 제어하는 스위칭 소자 또는 픽셀을 구동시키는 박막 트랜지스터를 포함하여 구성된다.2. Description of the Related Art Generally, a thin film transistor (TFT) array substrate includes a switching element for controlling the operation of each pixel or a thin film transistor for driving pixels in a flat panel display device such as a liquid crystal display device or a light emitting display device.
최근에는 저온 및 저전압 상태에서도 구동되는 산화물 반도체를 이용한 박막 트랜지스터가 사용되고 있다.In recent years, thin film transistors using oxide semiconductors driven at low temperature and low voltage have been used.
이러한 산화물 반도체를 이용한 박막 트랜지스터는 게이트 전극, 게이트 전극과 절연되도록 형성된 반도체, 반도체 상에 채널 영역을 갖도록 형성된 소스 전극과 드레인 전극, 및 소스 전극에 전기적으로 접속된 화소전극을 포함하여 구성된 다.The thin film transistor using the oxide semiconductor includes a gate electrode, a semiconductor formed to be insulated from the gate electrode, a source electrode and a drain electrode formed to have a channel region on the semiconductor, and a pixel electrode electrically connected to the source electrode.
이와 같은 박막 트랜지스터를 이용한 박막 트랜지스터 어레이 기판의 제조 공정은 포토리소그래피(Photorithography) 공정을 포함하여 이루어진다.The manufacturing process of the thin film transistor array substrate using the thin film transistor includes a photolithography process.
그러나, 포토리소그래피 공정은 포토 레지스트(Photo Resist) 코팅 공정, 건조 공정, 노광 공정, 현상 공정, 열 처리 공정 및 식각 공정을 포함하여 이루어진다.However, the photolithography process includes a photoresist coating process, a drying process, an exposure process, a development process, a heat treatment process, and an etching process.
또한, 종래의 산화물 반도체를 이용한 박막 트랜지스터 어레이 기판의 제조 공정에서 산화아연(ZnO)계의 박막을 증착하고 이를 패터닝하여 산화물 반도체 패턴을 형성한다. 이때, 산화아연계의 박막은 건식 식각(Dry Etch) 방법에 의해 식각되지 않는 특성을 가지고 있으므로, 습식 식각(Wet Etch) 방법에 의해 산화아연계의 박막을 패터닝하여 산화물 반도체 패턴을 형성하게 된다.In addition, a zinc oxide (ZnO) based thin film is deposited and patterned to form an oxide semiconductor pattern in a manufacturing process of a thin film transistor array substrate using a conventional oxide semiconductor. At this time, since the zinc oxide based thin film has a property of being not etched by the dry etching method, the oxide semiconductor pattern is formed by patterning the thin film of the zinc oxide based on the wet etching method.
그러나, 산화아연계의 박막은 습식 식각시 수분에 의해 전기적인 특성이 변한다는 문제점이 있다. 즉, 습식 식각시 포토 레지스트에 의해 마스킹될 수 있으나, 식각면이 수분에 노출되어 전기적인 특성이 변하게 된다. 또한, 선택적인 습식 식각을 위해서는 포토리소그래피 공정을 통해 패터닝해야 한다.However, the thin film of zinc oxide has a problem that electrical characteristics are changed by moisture when wet etching is performed. That is, the wet etching can be masked by the photoresist, but the etching surface is exposed to moisture, thereby changing electrical characteristics. In addition, selective wet etching must be patterned through a photolithography process.
따라서, 종래의 산화물 반도체를 이용한 박막 트랜지스터 어레이 기판의 제조방법은 다음과 같은 문제점이 있다.Therefore, the conventional method of manufacturing a thin film transistor array substrate using an oxide semiconductor has the following problems.
첫째, 포토리소그래피 공정을 이용한 패터닝 공정에 의해 제조 공정이 복잡하고, 공정 시간이 길다는 문제점이 있다.First, the manufacturing process is complicated and the process time is long due to the patterning process using the photolithography process.
둘째, 습식 식각 공정에 의해서 산화물 반도체의 전기적인 특성이 변한다는 문제점이 있다.Second, there is a problem that the electric characteristics of the oxide semiconductor are changed by the wet etching process.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 산화물 반도체의 전기적인 특성 변화를 방지함과 아울러 박막 트랜지스터 어레이 기판의 제조 공정을 단순화시킴과 아울러 공정 시간을 감소시킬 수 있는 박막 트랜지스터 어레이 기판의 제조방법 및 제조장치를 제공하는 것을 기술적 과제로 한다.The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a thin film transistor array substrate manufacturing method capable of preventing change in electrical characteristics of an oxide semiconductor, simplifying a manufacturing process of a thin film transistor array substrate, And a manufacturing apparatus.
상술한 기술적 과제를 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판의 제조방법은 기판의 전면에 게이트 물질을 형성하는 단계; 상기 게이트 물질을 패터닝하여 게이트 배선, 게이트 전극 패턴 및 게이트 패드전극 패턴을 포함하는 게이트 패턴을 형성하는 제 1 패터닝 단계; 상기 게이트 패턴이 형성된 상기 기판의 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 산화물 반도체 물질을 형성하는 단계; 상기 산화물 반도체 물질을 패터닝하여 상기 게이트 전극 상부에 산화물 반도체 패턴을 형성하는 제 2 패터닝 단계; 상기 산화물 반도체 패턴이 형성된 상기 기판의 전면에 데이터 물질을 형성하는 단계; 상기 데이터 물질을 패터닝하여 데이터 배선과 데이터 패드전극 패턴 및 상기 산화물 반도체 패턴 상에 이격된 소스 전극 패턴 및 드레인 전극 패턴을 형성하는 제 3 패터닝 단계; 및 상기 소스 전극 패턴 및 드레인 전극 패턴이 형성된 상기 기판의 전면에 보호막을 형성하는 단계를 포함하여 이루어지며, 상기 제 1 내지 제 3 패터닝 단계 중 적어도 하나의 단계는 레이저 빔을 이용한 레이저 스크라이빙 공정을 통해 상기 패턴 을 형성하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a thin film transistor array substrate, including: forming a gate material on a front surface of a substrate; A first patterning step of patterning the gate material to form a gate pattern including a gate wiring, a gate electrode pattern and a gate pad electrode pattern; Forming a gate insulating film on a front surface of the substrate on which the gate pattern is formed; Forming an oxide semiconductor material on the gate insulating layer; A second patterning step of patterning the oxide semiconductor material to form an oxide semiconductor pattern on the gate electrode; Forming a data material on the entire surface of the substrate on which the oxide semiconductor pattern is formed; A third patterning step of patterning the data material to form a data wiring, a data pad electrode pattern, and a source electrode pattern and a drain electrode pattern spaced on the oxide semiconductor pattern; And forming a protective layer on the entire surface of the substrate on which the source electrode pattern and the drain electrode pattern are formed, wherein at least one of the first through third patterning steps is a laser scribing process using a laser beam To form the pattern.
상기 산화물 반도체 물질은 산화아연(ZnO)에 갈륨(Ga), 인듐(In), 붕소(B), 및 알루미늄(Al) 중 어느 하나의 금속이 도핑된 산화아연(ZnO)계인 것을 특징으로 한다.The oxide semiconductor material is characterized in that zinc oxide (ZnO) is doped with one of gallium (Ga), indium (In), boron (B), and aluminum (Al).
상기 박막 트랜지스터 어레이 기판의 제조방법은 상기 보호막 상에 도전물질을 형성하는 단계; 상기 도전물질을 패터닝하여 화소전극 패턴과 게이트 패드 패턴 및 데이터 패드 패턴을 형성하는 제 4 패터닝 단계; 및 상기 화소전극과 상기 소스 전극을 전기적으로 접속시키는 제 1 통전 공정과 상기 게이트 패드 패턴과 상기 게이트 패드전극 패턴을 전기적으로 접속시키는 제 2 통전 공정 및 상기 데이터 패드 패턴과 상기 데이터 패드전극 패턴을 전기적으로 접속시키는 제 3 통전 공정을 수행하는 통전 단계를 더 포함하여 이루어지며, 상기 제 4 패터닝 단계 및 상기 통전 단계 중 적어도 하나의 단계는 레이저 빔을 이용한 레이저 스크라이빙 공정을 통해 상기 패턴을 형성하는 것을 특징으로 한다.The method of fabricating the thin film transistor array substrate includes forming a conductive material on the protective film; A fourth patterning step of patterning the conductive material to form a pixel electrode pattern, a gate pad pattern, and a data pad pattern; And a second energizing step of electrically connecting the gate pad pattern and the gate pad electrode pattern and a second energizing step of electrically connecting the data pad pattern and the data pad electrode pattern to each other electrically And at least one of the fourth patterning step and the energizing step includes forming the pattern through a laser scribing process using a laser beam .
상기 박막 트랜지스터 어레이 기판의 제조방법은 상기 보호막 상에 상기 소스 전극 패턴을 노출시키기 위한 제 1 컨택홀과 상기 게이트 패드전극 패턴을 노출시키기 위한 제 2 컨택홀 및 상기 데이터 패드전극 패턴을 노출시키기 위한 제 3 컨택홀을 형성하는 컨택홀 형성 단계; 상기 제 1 내지 제 3 컨택홀이 형성된 상기 보호막 상에 도전물질을 형성하는 단계; 및 상기 도전물질을 패터닝하여 제 1 컨택홀을 통해 상기 소스 전극에 연결되는 화소전극 패턴, 상기 제 2 컨택홀을 통해 상기 게이트 패드전극 패턴에 연결되는 게이트 패드 패턴, 및 상기 제 3 컨택홀을 통 해 상기 데이터 패드전극 패턴에 연결되는 데이터 패드 패턴을 형성하는 제 4 패터닝 단계를 더 포함하여 이루어지며, 상기 컨택홀 형성 단계 및 상기 제 4 패터닝 단계 중 적어도 하나의 단계는 레이저 빔을 이용한 레이저 스크라이빙 공정을 통해 상기 패턴을 형성하는 것을 특징으로 한다.The manufacturing method of the thin film transistor array substrate may include forming a first contact hole for exposing the source electrode pattern on the protective film, a second contact hole for exposing the gate pad electrode pattern, and a second contact hole for exposing the data pad electrode pattern 3 forming a contact hole; Forming a conductive material on the passivation layer on which the first to third contact holes are formed; And a gate pad pattern connected to the gate pad electrode pattern through the second contact hole and a gate pad pattern connected to the source electrode through the first contact hole, And a fourth patterning step of forming a data pad pattern connected to the data pad electrode pattern, wherein at least one of the contact hole forming step and the fourth patterning step is a laser scriber using a laser beam, And the pattern is formed through a glazing process.
상기 제 1 내지 제 4 패터닝 단계 중 적어도 하나의 단계는 적어도 하나의 제 1 레이저 빔 조사장치에 의해 발생되는 제 1 폭의 제 1 레이저 빔을 이용하여 상기 기판 상에 패턴이 형성될 제 1 영역의 물질을 패터닝함과 동시에 적어도 하나의 제 2 레이저 빔 조사장치에 의해 발생되는 제 1 폭보다 넓은 제 2 레이저 빔을 이용하여 상기 기판 상에 패턴이 형성되지 않는 제 1 영역을 제외한 나머지 제 2 영역의 물질을 제거하는 것을 특징으로 한다.Wherein at least one of the first to fourth patterning steps includes a first step of forming a pattern on the substrate by using a first laser beam of a first width generated by the at least one first laser beam irradiating device Patterning the material and using a second laser beam having a width larger than a first width generated by the at least one second laser beam irradiating device to irradiate the second region of the second region except for the first region where no pattern is formed on the substrate And removing the substance.
상술한 기술적 과제를 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판의 제조장치는 기판의 전면에 게이트 물질을 형성하는 게이트 물질 형성부; 상기 게이트 물질을 패터닝하여 게이트 배선, 게이트 전극 패턴 및 게이트 패드전극 패턴을 포함하는 게이트 패턴을 형성하는 게이트 패턴 형성부; 상기 게이트 패턴이 형성된 상기 기판의 전면에 게이트 절연막을 형성하는 게이트 절연막 형성부; 상기 게이트 절연막 상에 산화물 반도체 물질을 형성하는 반도체 물질 형성부; 상기 산화물 반도체 물질을 패터닝하여 상기 게이트 전극 상부에 산화물 반도체 패턴을 형성하는 반도체 패턴 형성부; 상기 산화물 반도체 패턴이 형성된 상기 기판의 전면에 데이터 물질을 형성하는 데이터 물질 형성부; 상기 데이터 물질을 패터닝하여 데이터 배선과 데이터 패드전극 패턴 및 상기 산화물 반도체 패턴 상에 이격된 소 스 전극 패턴 및 드레인 전극 패턴을 포함하는 데이터 패턴을 형성하는 데이터 패턴 형성부; 및 상기 소스 전극 패턴 및 드레인 전극 패턴이 형성된 상기 기판의 전면에 보호막을 형성하는 보호막 형성부를 포함하여 구성되며, 상기 게이트 패턴 형성부; 상기 산화물 반도체 패턴 형성부; 및 상기 데이터 패턴 형성부 중 적어도 하나는 레이저 빔을 이용한 레이저 스크라이빙 공정을 통해 상기 패턴을 형성하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided an apparatus for fabricating a thin film transistor array substrate, including: a gate material formation unit for forming a gate material on a front surface of a substrate; A gate pattern forming part for patterning the gate material to form a gate pattern including a gate wiring, a gate electrode pattern and a gate pad electrode pattern; A gate insulating layer forming unit forming a gate insulating layer on a front surface of the substrate on which the gate pattern is formed; A semiconductor material forming part for forming an oxide semiconductor material on the gate insulating film; A semiconductor pattern forming part for patterning the oxide semiconductor material to form an oxide semiconductor pattern on the gate electrode; A data material forming unit for forming a data material on the entire surface of the substrate on which the oxide semiconductor pattern is formed; A data pattern forming unit for patterning the data material to form a data pattern including a data wiring and a data pad electrode pattern and a source electrode pattern and a drain electrode pattern separated on the oxide semiconductor pattern; And a protective film forming unit forming a protective film on the entire surface of the substrate on which the source electrode pattern and the drain electrode pattern are formed. The oxide semiconductor pattern forming portion; And at least one of the data pattern forming units forms the pattern through a laser scribing process using a laser beam.
상기 박막 트랜지스터 어레이 기판의 제조장치는 상기 보호막 상에 도전물질을 형성하는 도전물질 형성부; 상기 도전물질을 패터닝하여 화소전극 패턴과 게이트 패드 패턴 및 데이터 패드 패턴을 형성하는 도전물질 패턴 형성부; 및 상기 화소전극과 상기 소스 전극을 전기적으로 접속시키는 제 1 통전 공정과 상기 게이트 패드 패턴과 상기 게이트 패드전극 패턴을 전기적으로 접속시키는 제 2 통전 공정 및 상기 데이터 패드 패턴과 상기 데이터 패드전극 패턴을 전기적으로 접속시키는 제 3 통전 공정을 수행하는 통전 공정부를 포함하며, 상기 도전물질 패턴 형성부 및 상기 통전 공정부 중 적어도 하나는 레이저 빔을 이용한 레이저 스크라이빙 공정을 통해 상기 패턴을 형성하는 것을 특징으로 한다.The apparatus for fabricating a thin film transistor array substrate includes: a conductive material forming unit for forming a conductive material on the protective film; A conductive material pattern forming unit for patterning the conductive material to form a pixel electrode pattern, a gate pad pattern, and a data pad pattern; And a second energizing step of electrically connecting the gate pad pattern and the gate pad electrode pattern and a second energizing step of electrically connecting the data pad pattern and the data pad electrode pattern to each other electrically And at least one of the conductive material pattern forming portion and the conductive paste forming portion forms the pattern through a laser scribing process using a laser beam, do.
상기 박막 트랜지스터 어레이 기판의 제조장치는 상기 보호막 상에 상기 소스 전극 패턴을 노출시키기 위한 제 1 컨택홀과 상기 게이트 패드전극 패턴을 노출시키기 위한 제 2 컨택홀 및 상기 데이터 패드전극 패턴을 노출시키기 위한 제 3 컨택홀을 형성하는 컨택홀 형성부; 상기 제 1 내지 제 3 컨택홀이 형성된 상기 보호막 상에 도전물질을 형성하는 도전물질 형성부; 및 상기 도전물질을 패터닝하여 제 1 컨택홀을 통해 상기 소스 전극에 연결되는 화소전극 패턴, 상기 제 2 컨택홀을 통해 상기 게이트 패드전극 패턴에 연결되는 게이트 패드 패턴, 및 상기 제 3 컨택홀을 통해 상기 데이터 패드전극 패턴에 연결되는 데이터 패드 패턴을 형성하는 도전물질 패턴 형성부를 더 포함하여 이루어지며, 상기 컨택홀 형성부 및 상기 도전물질 패턴 형성부 중 적어도 하나는 레이저 빔을 이용한 레이저 스크라이빙 공정을 통해 상기 패턴을 형성하는 것을 특징으로 한다.The apparatus for fabricating a thin film transistor array substrate includes a first contact hole for exposing the source electrode pattern on the protective film, a second contact hole for exposing the gate pad electrode pattern, and a second contact hole for exposing the data pad electrode pattern A contact hole forming portion for forming three contact holes; A conductive material forming portion for forming a conductive material on the protective film on which the first to third contact holes are formed; A pixel electrode pattern connected to the source electrode through a first contact hole by patterning the conductive material, a gate pad pattern connected to the gate pad electrode pattern through the second contact hole, Wherein at least one of the contact hole forming portion and the conductive pattern forming portion comprises a laser scribing process using a laser beam, and a conductive pattern forming portion for forming a data pad pattern connected to the data pad electrode pattern, To form the pattern.
상기 게이트 패턴 형성부; 상기 산화물 반도체 패턴 형성부; 상기 데이터 패턴 형성부; 및 상기 도전물질 패턴 형성부 중 적어도 하나는 적어도 하나의 제 1 레이저 빔 조사장치에 의해 발생되는 제 1 폭의 제 1 레이저 빔을 이용하여 상기 기판 상에 패턴이 형성될 제 1 영역의 물질을 패터닝함과 동시에 적어도 하나의 제 2 레이저 빔 조사장치에 의해 발생되는 제 1 폭보다 넓은 제 2 레이저 빔을 이용하여 상기 기판 상에 패턴이 형성되지 않는 제 1 영역을 제외한 나머지 제 2 영역의 물질을 제거하는 것을 특징으로 한다.The gate pattern forming portion; The oxide semiconductor pattern forming portion; The data pattern forming unit; And at least one of the conductive material pattern forming units is patterned by using a first laser beam of a first width generated by at least one first laser beam irradiating device to pattern the material of a first region in which a pattern is to be formed on the substrate A second laser beam having a width larger than a first width generated by the at least one second laser beam irradiating device is used to remove a material of a second region other than a first region where no pattern is formed on the substrate .
상술한 바와 같이 본 발명에 따르면 다음과 같은 효과가 있다.As described above, the present invention has the following effects.
첫째, 레이저 스크라이빙 공정을 이용하여 박막 트랜지스터 어레이 기판의 패터닝 공정 중 적어도 하나의 패터닝 공정을 수행함으로써 제조 공정을 단순화할 수 있으며, 제조 공정 시간을 감소시킬 수 있는 효과가 있다.First, at least one patterning process among the patterning process of the thin film transistor array substrate is performed using the laser scribing process, thereby simplifying the manufacturing process and reducing the manufacturing process time.
둘째, 레이저 스크라이빙 공정을 이용하여 산화물 반도체 패턴을 형성함으로써 산화물 반도체 패턴의 전기적인 특성 변화를 방지할 수 있는 효과가 있다.Secondly, the oxide semiconductor pattern is formed by using the laser scribing process, thereby preventing the change of the electrical characteristics of the oxide semiconductor pattern.
셋째, 산화물 반도체 패턴의 전기적인 특성 변화를 방지함으로써 박막 트랜지스터의 제조 수율을 향상시킬 수 있는 효과가 있다.Thirdly, there is an effect that the yield of the thin film transistor can be improved by preventing the change of the electrical characteristics of the oxide semiconductor pattern.
넷째, 적어도 하나의 레이저 빔을 이용하여 소스 전극 패턴과 화소전극 패턴을 통전시키는 공정, 게이트 패드전극 패턴과 게이트 패드 패턴을 통전시키는 공정, 및 데이터 패드전극 패턴과 데이터 패드 패턴을 통전시키는 공정을 수행함으로써 통전 공정을 단순화할 수 있으며, 공정 시간을 감소시킬 수 있는 효과가 있다.Fourth, a process of energizing the source electrode pattern and the pixel electrode pattern using at least one laser beam, a process of energizing the gate pad electrode pattern and the gate pad pattern, and a process of energizing the data pad electrode pattern and the data pad pattern are performed The power application process can be simplified and the process time can be reduced.
다섯째, 적어도 하나의 레이저 빔을 이용하여 소스 전극 패턴과 화소전극 패턴을 통전시키기 위한 제 1 컨택홀, 게이트 패드전극 패턴과 게이트 패드 패턴을 통전시키기 위한 제 2 컨택홀, 및 데이터 패드전극 패턴과 데이터 패드 패턴을 통전시키기 위한 제 3 컨택홀을 보호막 상에 형성함으로써 컨택홀 형성 공정을 단순화할 수 있으며, 공정 시간을 감소시킬 수 있는 효과가 있다.Fifth, a first contact hole for conducting a source electrode pattern and a pixel electrode pattern using at least one laser beam, a second contact hole for conducting a gate pad electrode pattern and a gate pad pattern, By forming the third contact hole for energizing the pad pattern on the protective film, the contact hole forming process can be simplified and the process time can be reduced.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 설명하기 위한 평면도이고, 도 2a 내지 도 2p는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 설명하기 위한 단면도이다.FIG. 1 is a plan view for explaining a thin film transistor array substrate according to an embodiment of the present invention, and FIGS. 2 (a) to 2 (p) are sectional views for explaining a method of manufacturing a thin film transistor array substrate according to an embodiment of the present invention.
도 2a 내지 도 2p를 도 1과 결부하여 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 설명하면 다음과 같다.2A to 2P, a method of fabricating a thin film transistor array substrate according to the present invention will be described in detail with reference to FIG.
먼저, 기판(100)은 박막 트랜지스터가 형성되는 박막 트랜지스터 영역(A-A), 게이트 배선(GL)을 통해 박막 트랜지스터에 게이트 신호를 제공하기 위한 게이트 패드전극 패턴(112)이 형성되는 게이트 패드영역(B-B), 및 데이터 배선(DL)을 통해 박막 트랜지스터에 데이터 신호를 제공하기 위한 데이터 패드전극 패턴(162)이 형성되는 데이터 패드영역(C-C)을 포함하여 구성된다.First, the
도 2a에 도시된 바와 같이, 기판(100)의 전면에 게이트 물질(101)을 형성한다. 여기서, 기판(100)은 유리(Glass), 또는 PET(Polyethylene Terephthalate), PEN(Polyethylenenaphthelate), PP(Polypropylene), PI(Polyamide), TAC(Tri Acetyl Cellulose) 등을 포함하는 플라스틱과 같은 투명 물질로 제조될 수 있으며, 바람직하게는 유리 재질을 갖는다. 그리고, 게이트 물질(101)은 구리(Cu), 구리합금(Cu Alloy), 알루미늄(Al), 알루미늄 합금(AlNd: Aluminum Neodymium), 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 은(Ag), 및 은 합금 중 적어도 하나의 금속물질로 형성되는 단층 또는 다층 구조를 가질 수 있다. 이러한, 게이트 물질(101)은 스퍼터링(Sputtering) 공정과 같은 금속물질 증착 공정에 의해 형성될 수 있다.As shown in FIG. 2A, a
이어, 도 1 및 도 2b에 도시된 바와 같이, 레이저 스크라이빙(Laser Scribing) 공정을 이용하여 게이트 물질(102)을 패터닝하여 기판(100)의 박막 트랜지스터 영역(A-A) 및 게이트 패드영역(B-B) 상에 게이트 배선(GL), 게이트 전극 패턴(110), 및 게이트 패드전극 패턴(112)을 형성한다. 이에 따라, 게이트 배선(GL)은 기판(110)의 제 1 방향으로 형성되고, 게이트 전극 패턴(110)은 게이트 배선(GL)으로부터 돌출되어 형성되고, 게이트 패드전극 패턴(112)은 게이트 배선(GL)의 일측 끝단에 접속되도록 형성된다.1 and 2B, the gate material 102 is patterned using a laser scribing process to form the thin film transistor region AA and the gate pad region BB of the
한편, 도 3a 내지 도 3g는 본 발명의 실시 예에 따른 레이저 스크라이빙 공정을 이용한 게이트 전극 패턴, 게이트 배선, 및 게이트 패드전극 패턴의 패터닝 방법을 단계적으로 설명하기 위한 사시도이다.3A to 3G are perspective views for explaining a stepwise patterning method of a gate electrode pattern, a gate wiring, and a gate pad electrode pattern using a laser scribing process according to an embodiment of the present invention.
먼저, 도 3a에 도시된 바와 같이, 제 1 레이저 빔 조사장치(200)를 이용하여 기판(100) 상에 게이트 패턴(게이트 전극 패턴, 게이트 배선, 및 게이트 패드전극 패턴)이 형성될 제 1 영역의 게이트 물질(101)을 패터닝함과 동시에 제 2 레이저 빔 조사장치(300)를 이용하여 기판(100)의 제 1 영역을 제외한 제 2 영역에 형성된 게이트 물질(101)을 제거한다. 즉, 제 1 및 제 2 레이저 빔 조사장치(200, 300) 각각은 기판(100)의 일측에서 타측 방향으로 이송하면서 게이트 물질(101)에 제 1 및 제 2 레이저 빔(210, 310)을 직접 조사하게 된다. 이때, 제 1 및 제 2 레이저 빔 조사장치(200, 300) 각각은 동일한 이동속도를 가지도록 동일한 방향으로 이송한다.First, as shown in FIG. 3A, a first region where a gate pattern (a gate electrode pattern, a gate wiring, and a gate pad electrode pattern) is formed on a
구체적으로, 제 1 레이저 빔 조사장치(200)는 기판(100) 상의 제 1 영역에 제 1 폭을 가지는 제 1 레이저 빔(210)을 직접 조사함으로써 기판(100)의 제 1 영역에 형성된 게이트 물질(101)을 패터닝하여 게이트 패턴을 형성한다. 이와 동시에, 제 2 레이저 빔 조사장치(300)는 게이트 패턴이 형성되지 않는 기판(100)의 제 2 영역에 제 1 폭보다 넓은 제 2 폭을 가지는 제 2 레이저 빔(310)을 직접 조사함으로써 기판(100)의 제 2 영역에 형성된 게이트 물질(101)을 제거한다. 여기서, 레이저 빔(210, 310)은 파워(Power)에 따라 단일막을 선택적으로 제거할 수 있는 선택성이 우수하므로 게이트 물질(101)만을 제거하게 된다. 이러한, 레이저 빔(210, 310)은 고체를 매질로 사용하는 YLiF4(YLF) 크리스탈(Crystal)에 Nd3+를 포함하는 고체를 매질로 사용하는 YLF 레이저 빔이거나, 1064nm의 적외선 파장을 갖는 Nd:YAG 레이저 빔가 사용될 수 있고, 기상 매질을 사용하는 엑시머 레이저 빔(Excimer Laser)인 H-F 레이저 빔 등이 사용될 수 있으며, 이에 한정되지 않고, 제 1 및 제 2 레이저(210, 310)의 종류 또는 강도는 게이트 물질(101)의 종류 또는 두께에 따라 변경될 수 있다.Specifically, the first laser
한편, 제 1 레이저 빔 조사장치(200)는 게이트 패턴의 형태에 대응되는 위치에서는, 도 3b에 도시된 바와 같이, 제 1 레이저 빔(210)을 조사하지 않고 이송된다.On the other hand, the first laser
이어, 기판(100)의 제 1 방향에 대한 게이트 물질(101)의 제거가 완료되면, 제 1 및 제 2 레이저 빔 조사장치(200, 300) 각각은 기판(10)의 일측으로 복귀한다.When the removal of the
이어, 제 1 레이저 빔 조사장치(200)는 게이트 패턴의 형태에 대응되도록 제 1 방향과 수평방향으로 수직한 제 2 방향으로 이송됨과 아울러 제 2 레이저 빔 조사장치(30)는 이전 위치에서 제 2 폭만큼 제 2 방향으로 이송된다.Next, the first laser
이어, 도 3c 및 도 3d에 도시된 바와 같이, 제 1 레이저 빔 조사장치(200)는 기판(100)의 제 1 방향으로 이동하면서 게이트 물질(101)을 패터닝하여 게이트 패턴을 계속 형성하게 되고, 이와 동시에 제 2 레이저 빔 조사장치(300)는 기판(100)의 제 2 영역에 형성된 게이트 물질(101)을 제거하게 된다. 이러한 과정 중 제 1 레이저 빔 조사장치(200)에 의해 패터닝된 게이트 패턴의 위치와 제 2 레이저 빔 조사장치(300)의 위치가 중첩될 경우 제 2 레이저 빔 조사장치(300)는, 도 3e에 도시된 바와 같이, 제 2 레이저 빔(310)을 조사하지 않고 이송하게 된다.3C and 3D, the first laser beam irradiating
이어, 도 3e에 도시된 바와 같이, 제 1 레이저 빔 조사장치(200)에 의해 기판(100) 상에 게이트 패턴(GL, 110, 112)이 형성되면, 도 1f에 도시된 바와 같이, 제 2 레이저 빔 조사장치(300)는 기판(100) 상의 제 2 영역에 남아 있는 게이트 물질(101)에 제 2 레이저 빔(310)을 조사하여 제거한다. 이때, 제 1 레이저 빔 조사장치(200)는 제 1 레이저 빔(210)을 게이트 물질(101)에 조사하지 않고 이송만 하게 된다. 여기서, 제 1 및 제 2 레이저 빔 조사장치(200, 300)는 소정 간격 이격된 상태이기 때문에 기판(100) 상에 남아 있는 게이트 물질(101)의 면적에 따라 제 1 레이저 빔 조사장치(200)는 제 2 레이저 빔 조사장치(300)와 함께 제 2 영역의 게이트 물질(101)을 제거할 수도 있다.Next, as shown in FIG. 3E, when the gate patterns GL, 110 and 112 are formed on the
이와 같은 레이저 스크라이빙 공정을 통해 기판(100) 상에 형성된 게이트 물질(101)이 패터닝됨과 동시에 제거됨으로써, 도 1 및 도 3g에 도시된 바와 같이, 기판(100) 상에는 소정의 게이트 패턴(GL, 110, 112)이 형성된다.The
상술한 바와 같이 레이저 스크라이빙 공정을 통해 기판(100) 상에 게이트 패턴(GL, 110, 112)이 형성되면, 도 2c에 도시된 바와 같이, 게이트 배선(GL), 게이트 전극 패턴(110), 및 게이트 패드전극 패턴(112)을 포함하도록 기판(100) 전면에 게이트 절연막(120)을 형성한다. 이때, 게이트 절연막(120)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등의 무기물질이 될 수 있다.When the
이어, 도 2d에 도시된 바와 같이, 게이트 전극 패턴(110)에 대응되는 게이트 절연막(120) 상에 산화물 반도체 물질(131)을 형성한다. 이때, 산화물 반도체 물질(131)은 산화아연(ZnO)에 갈륨(Ga), 인듐(In), 붕소(B), 알루미늄(Al) 등의 금속을 도핑된 산화아연(ZnO)계가 될 수 있다. 이러한, 산화물 반도체 물질(131)은 스퍼터링, CVD, 및 E-Beam 등의 증착 공정을 통해 게이트 절연막(120)의 전면에 형성될 수 있다.Next, as shown in FIG. 2D, an
이어, 도 3a 내지 도 3g를 참조하여 상술한 레이저 스크라이빙 공정과 동일한 방법을 이용하여 산화물 반도체 물질(131)을 패터닝함으로써, 도 2e에 도시된 바와 같이, 게이트 전극(110)의 상부에 대응되는 영역에 산화물 반도체 패턴(130)을 형성한다.Next, the
이어, 도 2f에 도시된 바와 같이, 산화물 반도체 패턴(130)을 포함하도록 기판(100)의 전면에 데이터 물질(151)을 형성한다. 여기서, 데이터 물질(151)은 몰리브덴(Mo), 니켈(Ni), 크롬(Cr), 텅스텐(W) 중 어느 하나의 금속물질로 형성될 수 있다. 이러한, 데이터 물질(151)은 스퍼터링 공정과 같은 금속물질 증착 공정에 의해 기판(100) 전면에 형성될 수 있다.Next, as shown in FIG. 2F, a
이어, 도 3a 내지 도 3g를 참조하여 상술한 레이저 스크라이빙 공정과 동일한 방법을 이용하여 데이터 물질(151)을 패터닝함으로써, 도 1 및 도 2g에 도시된 바와 같이 데이터 배선(DL), 데이터 패드전극 패턴(162) 및 산화물 반도체 패턴(130) 상에 서로 이격된 소스 전극 패턴(160) 및 드레인 전극 패턴(150)을 형성한다.Next, by patterning the
이어, 도 2h에 도시된 바와 같이, 소스 전극 패턴(160) 및 드레인 전극 패 턴(150)을 포함한 기판(100)의 전면에 보호막(170)을 형성한다. 이때, 보호막(170)은 질화 실리콘(SiNx), 산화 실리콘(SiOx), BCB(Benzocyclobutene), 및 아크릴 수지 중 어느 한 물질로 형성될 수 있다.2 (h), a
이어, 도 2i에 도시된 바와 같이, 보호막(170) 상에 도전물질(181)을 형성한다. 여기서, 도전물질(181)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO, ZnO 등의 투명재질이 될 수 있다.Next, as shown in FIG. 2I, a
이어, 도 3a 내지 도 3g를 참조하여 상술한 레이저 스크라이빙 공정과 동일한 방법을 이용하여 도전물질(181)을 패터닝함으로써, 도 1 및 도 2j에 도시된 바와 같이 화소전극 패턴(182), 게이트 패드 패턴(184), 및 데이터 패드 패턴(186)을 형성한다.Next, by patterning the
이어, 도 2k에 도시된 바와 같이, 소스 전극 패턴(160)과 중첩되는 화소전극 패턴(182) 상에 제 3 레이저 빔 조사장치(500)를 위치시키고, 제 3 레이저 빔 조사장치(500)로부터 제 3 폭을 가지는 제 3 레이저 빔(510)을 화소전극 패턴(182)에 직접 조사한다. 이에 따라, 소스 전극 패턴(160) 상부에 형성된 보호막(170) 및 화소전극 패턴(182)은 제 3 레이저 빔(510)의 빛 에너지에 의해 식각됨으로써 화소전극 패턴(182)은, 도 2l에 도시된 바와 같이, 보호막(170)에 형성된 제 1 컨택홀(190)을 통해 소스 전극 패턴(160)에 전기적으로 접속된다. 이때, 제 3 폭의 제 3 레이저 빔(510)을 화소전극 패턴(182)에 조사할 경우 화소전극 패턴(182)은 수직한 형태로 형성되지만, 제 2 레이저 빔(310)의 제 3 폭을 단계적으로 감소시켜 화소전극 패턴(182)에 조사할 경우 화소전극 패턴(182)은 경사면을 가지도록 형성된 다.Next, as shown in FIG. 2K, the third laser
이어, 도 2l에 도시된 바와 같이, 게이트 패드전극 패턴(112)과 중첩되는 게이트 패드 패턴(184) 상에 제 3 레이저 빔 조사장치(500)를 위치시키고, 제 3 레이저 빔 조사장치(500)로부터 제 4 폭을 가지는 제 4 레이저 빔(520)을 게이트 패드 패턴(184)에 직접 조사한다. 여기서, 제 4 폭은 제 3 폭과 동일하거나 제 3 폭보다 넓을 수 있다. 이에 따라, 게이트 패드전극 패턴(112) 상부에 형성된 보호막(170) 및 게이트 패드 패턴(184)은 제 4 레이저 빔(520)의 빛 에너지에 의해 식각됨으로써 게이트 패드 패턴(184)은, 도 2m에 도시된 바와 같이, 보호막(170)에 형성되는 제 2 컨택홀(192)을 통해 게이트 패드전극 패턴(112)에 전기적으로 접속된다. 이때, 제 4 폭의 제 4 레이저 빔(520)을 게이트 패드 패턴(184)에 조사할 경우 게이트 패드 패턴(184)은 수직한 형태로 형성되지만, 제 4 레이저 빔(520)의 제 4 폭을 단계적으로 감소시켜 게이트 패드 패턴(184)에 조사할 경우 게이트 패드 패턴(184)은 경사면을 가지도록 형성된다.2L, the third laser
한편, 게이트 패드전극 패턴(112)과 게이트 패드 패턴(184)간의 접촉 면적을 증가시키기 위하여 제 4 레이저 빔(520)은 게이트 패드 패턴(184)에 일정한 간격으로 여러 차례 조사됨으로써 게이트 패드 패턴(184)과 게이트 패드전극 패턴(112)간의 접촉부를 복수로 형성할 수 있다.In order to increase the contact area between the
이어, 도 2m에 도시된 바와 같이, 데이터 패드전극 패턴(162)과 중첩되는 데이터 패드 패턴(186) 상에 제 3 레이저 빔 조사장치(500)를 위치시키고, 제 3 레이저 빔 조사장치(500)로부터 제 5 폭을 가지는 제 5 레이저 빔(530)을 데이터 패드 패턴(186)에 직접 조사한다. 여기서, 제 5 폭은 제 3 폭과 제 4 폭 사이의 폭을 가지거나, 제 4 폭과 동일하거나 넓을 수 있다. 이에 따라, 데이터 패드전극 패턴(162) 상부에 형성된 보호막(170) 및 데이터 패드 패턴(186)은 제 5 레이저 빔(530)의 빛 에너지에 의해 식각됨으로써 데이터 패드 패턴(186)은, 도 2n에 도시된 바와 같이, 보호막(170)에 형성되는 제 3 컨택홀(194)을 통해 데이터 패드전극 패턴(162)에 전기적으로 접속된다. 이때, 제 5 폭의 제 5 레이저 빔(530)을 데이터 패드 패턴(186)에 조사할 경우 데이터 패드 패턴(186)은 수직한 형태로 형성되지만, 제 5 레이저 빔(530)의 제 5 폭을 단계적으로 감소시켜 데이터 패드 패턴(186)에 조사할 경우 데이터 패드 패턴(186)은 경사면을 가지도록 형성된다.2M, the third laser
한편, 데이터 패드전극 패턴(162)과 데이터 패드 패턴(186)간의 접촉 면적을 증가시키기 위하여 제 5 레이저 빔(530)은 데이터 패드 패턴(186)에 일정한 간격으로 여러 차례 조사됨으로써 데이터 패드 패턴(186)과 데이터 패드전극 패턴(162)간의 접촉부를 복수로 형성할 수 있다.The
이와 같은, 본 발명은 레이저 스크라이빙 공정을 이용하여 박막 트랜지스터 어레이 기판의 모든 패터닝 공정을 수행함으로써 제조 공정을 단순화할 수 있으며, 제조 공정 시간을 감소시킬 수 있다. 나아가, 본 발명은 산화물 반도체 패턴(130)의 전기적인 특성 변화로 인하 수율 저하를 방지하고, 박막 트랜지스터 어레이 기판의 제조 공정을 단순화함과 아울러 공정 시간을 감소시킬 수 있다.As described above, the present invention can simplify the manufacturing process and reduce the manufacturing process time by performing all the patterning processes of the thin film transistor array substrate using the laser scribing process. Furthermore, the present invention can reduce the yield reduction due to the change of the electrical characteristics of the
그리고, 본 발명은 제 3 내지 제 5 레이저 빔(510, 520, 530)을 이용하여 소스 전극 패턴(160)과 화소전극 패턴(182), 게이트 패드전극 패턴(112)과 게이트 패 드 패턴(184), 및 데이터 패드전극 패턴(162)과 데이터 패드 패턴(186) 각각을 전기적으로 접속시킴으로써 공정을 단순화할 수 있으며, 공정 시간을 감소시킬 수 있다.The
한편, 상술한 본 발명의 제조방법에서는 소스 전극 패턴(160)과 화소전극 패턴(182)을 전기적으로 접속시키는 제 1 통전 공정, 게이트 패드전극 패턴(112)과 게이트 패드 패턴(184)을 전기적으로 접속시키는 제 2 통전 공정, 및 데이터 패드전극 패턴(162)과 데이터 패드 패턴(186)을 전기적으로 접속시키는 제 3 통전 공정 각각을 순차적으로 진행하였으나, 이에 한정되지 않고, 도 4a 및 도 4b, 도 5에 도시된 바와 같이 공정 시간을 감소시킬 수 있는 범위 내에서 다양하게 실시될 수 있다.In the above-described manufacturing method of the present invention, the first energizing step for electrically connecting the
일 실시 예에 따른 본 발명의 제조방법은 먼저, 도 4a에 도시된 바와 같이, 제 3 레이저 빔 조사장치(500)를 이용하여 제 3 레이저 빔(510)을 화소전극 패턴(182)에 조사하여 제 1 통전 공정을 진행한다. 이어, 도 4b에 도시된 바와 같이 제 3 레이저 빔 조사장치(500)를 이용하여 제 4 레이저 빔(520)을 게이트 패드 패턴(184)에 조사함과 동시에 제 4 레이저 빔 조사장치(600)를 이용하여 제 5 레이저 빔(530)을 데이터 패드 패턴(186)에 조사함으로써 제 2 및 제 3 통전 공정을 동시에 진행할 수도 있다.4A, a
다른 실시 예에 따른 본 발명의 제조방법은, 도 5에 도시된 바와 같이, 제 3 레이저 빔 조사장치(500)를 이용하여 제 3 레이저 빔(510)을 화소전극 패턴(182)에 조사하며, 제 4 레이저 빔 조사장치(600)를 이용하여 제 4 레이저 빔(520)을 게이 트 패드 패턴(184)에 조사함과 동시에 제 5 레이저 빔 조사장치(700)를 이용하여 제 5 레이저 빔(530)을 데이터 패드 패턴(186)에 조사함으로써 제 1 내지 제 3 통전 공정을 동시에 진행할 수도 있다.5, the third laser
한편, 도 6a 내지 도 6e는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 설명하기 위한 도면이다.6A to 6E illustrate a method of fabricating a thin film transistor array substrate according to another embodiment of the present invention.
먼저, 상술한 도 2a 내지 도 2h에 도시된 제조 공정을 통해 보호막(170)이 형성된 기판(100)을 마련한다.First, the
이어, 도 6a에 도시된 바와 같이, 상술한 제 3 레이저 빔 조사장치(500)를 소스 전극 패턴(160) 상에 위치시키고, 제 3 레이저 빔 조사장치(500)에 의해 발생되는 제 3 레이저 빔(510)을 이용하여 보호막(170)을 제거함으로써 소스 전극 패턴(160)의 일부를 노출시키기 위한 제 1 컨택홀(190)을 형성한다.6A, the above-described third laser
이어, 도 6b에 도시된 바와 같이, 상술한 제 3 레이저 빔 조사장치(500)를 게이트 패드전극 패턴(112) 상에 위치시키고, 제 3 레이저 빔 조사장치(500)에 의해 발생되는 제 4 레이저 빔(520)을 이용하여 보호막(170) 및 게이트 절연막(120)을 제거함으로써 게이트 패드전극 패턴(112)의 일부를 노출시키기 위한 제 2 컨택홀(192)을 형성한다.6B, the above-described third laser
이어, 도 6c에 도시된 바와 같이, 상술한 제 3 레이저 빔 조사장치(500)를 데이터 패드전극 패턴(162) 상에 위치시키고, 제 3 레이저 빔 조사장치(500)에 의해 발생되는 제 5 레이저 빔(530)을 이용하여 보호막(170)을 제거함으로써 데이터 패드전극 패턴(162)의 일부를 노출시키기 위한 제 3 컨택홀(194)을 형성한다.6C, the above-described third laser
이어, 6d에 도시된 바와 같이, 상술한 바와 같이 보호막(170) 상에 도전물질(181)을 형성한다.Then, as shown in 6d, a
이어, 도 3a 내지 도 3g를 참조하여 상술한 레이저 스크라이빙 공정과 동일한 방법을 이용하여 도전물질(181)을 패터닝함으로써, 도 1 및 도 6e에 도시된 바와 같이 제 1 컨택홀(190)을 통해 소스 전극 패턴(160)과 전기적으로 접속된 화소전극 패턴(182), 제 2 컨택홀(192)을 통해 게이트 패드전극 패턴(112)에 전기적으로 접속된 게이트 패드 패턴(184), 및 제 3 컨택홀(194)을 통해 데이터 패드전극 패턴(162)에 전기적으로 접속된 데이터 패드 패턴(186)을 형성한다.Next, the
한편, 상술한 제 1 내지 제 3 컨택홀(190, 192, 194)의 형성 방법은 상술한 바와 같이 순차적으로 형성되는 것에 한정되지 않고, 도 7a 및 도 7b, 도 8에 도시된 바와 같이 공정 시간을 감소시킬 수 있는 범위 내에서 다양하게 실시될 수 있다.Meanwhile, the method of forming the first to third contact holes 190, 192, and 194 is not limited to the sequential formation as described above. As shown in FIGS. 7A and 7B and 8, Can be variously carried out within a range that can reduce the amount of the catalyst.
일 실시 예에 따른 본 발명의 다른 컨택홀 제조방법은 먼저, 도 7a에 도시된 바와 같이, 제 3 레이저 빔 조사장치(500)의 제 3 레이저 빔(510)을 이용하여 제 1 컨택홀(190)을 형성한 후, 도 7b에 도시된 바와 같이 제 3 레이저 빔 조사장치(500)의 제 4 레이저 빔(520)을 이용하여 제 2 컨택홀(192)을 형성함과 동시에 제 4 레이저 빔 조사장치(600)의 제 5 레이저 빔(530)을 이용하여 제 3 컨택홀(194)을 형성할 수도 있다.Another method of manufacturing a contact hole according to an embodiment of the present invention includes first contact holes 190 (see FIG. 7A) using a
다른 실시 예에 따른 본 발명의 다른 컨택홀 제조방법은, 도 8에 도시된 바와 같이, 상술한 제 3 내지 제 5 레이저 빔 조사장치(500, 600, 700) 각각으로부터 조사되는 제 3 내지 제 5 레이저 빔(510, 520, 530) 각각을 이용하여 제 1 내지 제 3 컨택홀(190, 192, 194)을 동시에 형성할 수도 있다.Another contact hole manufacturing method of the present invention according to another embodiment of the present invention is a method for manufacturing a contact hole according to another embodiment of the present invention, as shown in Fig. 8, in which the third to fifth laser beams irradiated from each of the third to fifth laser
도 9는 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조장치를 설명하기 위한 블록도이다.9 is a block diagram for explaining an apparatus for manufacturing a thin film transistor array substrate according to the first embodiment of the present invention.
도 9와 도 1 내지 도 3g를 결부하면, 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조장치는 게이트 물질 형성부(800); 게이트 패턴 형성부(802); 게이트 절연막 형성부(804); 반도체 물질 형성부(806); 반도체 패턴 형성부(808); 데이터 물질 형성부(810); 데이터 패턴 형성부(812); 보호막 형성부(814); 도전물질 형성부(816); 도전물질 패턴 형성부(818); 및 통전 공정부(820)를 포함하여 구성된다. 한편, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조장치는 상기의 각 공정 사이마다 기판의 세정 및 건조를 위한 세정/건조 공정부를 더 포함하여 구성될 수 있으며, 이러한 각 공정은 인-라인 형태로 진행될 수 있다.9 and FIG. 1 to FIG. 3G, the apparatus for fabricating a thin film transistor array substrate according to the first embodiment of the present invention includes a gate
게이트 물질 형성부(800)는, 도 2a에 도시된 바와 같이, 증착 장치를 이용하여 기판(100)의 전면에 게이트 물질(101)을 형성한다.The gate
게이트 패턴 형성부(802)는 도 3a 내지 도 3g에 도시된 바와 같은 레이저 스크라이빙 공정을 통해 도 1 및 도 2b에 도시된 바와 같이 기판(100) 상에 게이트 배선(GL), 게이트 전극 패턴(110); 및 게이트 패드전극 패턴(112) 각각을 형성한다. 이를 위해, 게이트 패턴 형성부(802)는, 도 10에 도시된 바와 같은 레이저 스크라이빙 장치를 포함하여 구성된다.The gate
도 10을 참조하면, 본 발명의 실시 예에 따른 레이저 스크라이빙 장치는 베이스 프레임(902); 스테이지(904); 갠트리(Gantry)부(900); 제 1 및 제 2 레이저 빔 조사장치(200, 300)를 포함하여 구성된다.Referring to FIG. 10, a laser scribing apparatus according to an embodiment of the present invention includes a
베이스 프레임(902)은 스테이지(904)를 지지하고, 그 내부에는 스테이지(904), 갠트리부(900), 제 1 및 제 2 레이저 빔 조사장치(200, 300) 각각을 구동시키거나 제어하는 구동/제어장치(미도시)가 설치될 수 있다.The
스테이지(904)는 외부의 기판 반송장치(미도시)에 의해 반송되는 기판(100)이 안착된다. 이때, 기판 반송장치는 도 2a에 도시된 바와 같이 게이트 물질(101)이 형성된 기판(100)을 스테이지(904)로 로딩시킨다.The
한편, 스테이지(904)는 기판(100)의 로딩/언로딩을 위한 리프트 핀(미도시)을 더 포함하여 구성될 수 있으며, 안착된 기판(100)을 진공 흡착하기 위한 복수의 진공 패드(미도시)들이 형성될 수 있다. 또한, 스테이지(904)는 구동/제어장치에 의해 X축 및 Y축 방향으로 이동될 수 있다.The
갠트리부(900)는 베이스 프레임(902) 상에 설치된 제 1 갠트리(910); 및 제 1 갠트리(910)에 설치되어 제 1 및 제 2 레이저 빔 조사장치(200, 300)를 X축 방향으로 이송시키는 제 2 갠트리(920)를 포함하여 구성될 수 있다.The
제 1 갠트리(910)는 LM 가이드 또는 리니어 모터를 이용하여 제 2 갠트리(920)를 Y축 방향으로 이송시킨다. 이를 위해, 제 1 갠트리(910)는 베이스 프레임(902) 상의 양측 가장자리에 서로 나란하게 설치된 한 쌍의 제 1 가이더(910a, 910b); 및 제 1 가이더(910a, 910b) 각각에 설치된 한 쌍의 제 1 슬라이더(910c, 910d)를 포함하여 구성될 수 있다.The
제 2 갠트리(920)는 제 1 갠트리(910)의 구동에 따라 Y축 방향으로 이송됨과 아울러 LM 가이드 또는 리니어 모터를 이용하여 제 1 및 제 2 레이저 빔 조사장치(200, 300)를 X축 방향으로 이송시킨다. 이를 위해, 제 2 갠트리(920)는 한 쌍의 제 1 슬라이더(910c, 910d)간에 결합된 제 2 가이더(920a); 제 2 가이더(920a)에 설치된 제 2 슬라이더(920b); 및 제 2 슬라이더(920b)와 소정 간격으로 이격되도록 제 2 가이더(920a)에 설치된 제 3 슬라이더(920c)를 포함하여 구성될 수 있다.The
제 1 레이저 빔 조사장치(200)는 제 2 슬라이더(920b)에 설치되어 제 1 갠트리(910)의 구동에 따른 한 쌍의 제 1 슬라이더(910c, 910d)의 이송에 따라 Y축 방향으로 이송됨과 아울러 제 2 갠트리(920)의 구동에 따른 제 2 슬라이더(920b)의 이송에 따라 X축 방향으로 이송된다. 이러한, 제 1 레이저 빔 조사장치(200)는 갠트리부(900)의 구동에 의해 X축 및 Y축 방향으로 이송되면서 기판(100) 상에 박막 패턴이 형성될 제 1 영역의 게이트 물질(101)에 제 1 폭의 제 1 레이저 빔(210)을 직접 조사하여 패터닝함으로써, 도 1 및 도 2b에 도시된 게이트 배선(GL), 게이트 전극 패턴(110), 및 게이트 패드전극 패턴(112) 각각을 형성한다.The first laser
제 2 레이저 빔 조사장치(300)는 제 3 슬라이더(920c)에 설치되어 제 1 갠트리(910)의 구동에 따른 한 쌍의 제 1 슬라이더(910c, 910d)의 이송에 따라 Y축 방향으로 이송됨과 아울러 제 2 갠트리(920)의 구동에 따른 제 3 슬라이더(920c)의 이송에 따라 X축 방향으로 이송된다. 이러한, 제 2 레이저 빔 조사장치(300)는 갠 트리부(900)의 구동에 의해 X축 및 Y축 방향으로 이송되면서 기판(100) 상에 박막 패턴이 형성되지 않는 제 2 영역의 게이트 물질(101)에 제 2 폭의 제 2 레이저 빔(310)을 직접 조사함으로써 기판(100) 상에 형성된 제 2 영역의 게이트 물질(101)을 제거한다.The second laser
한편, 상술한 제 1 실시 예의 레이저 스크라이빙 장치에서는 제 1 및 제 2 레이저 빔 조사장치(200, 300)를 이송시키는 것으로 설명하였으나, 이에 한정되지 않고 레이저 빔 조사장치(200, 300)의 위치를 고정시키고 스테이지(904)만을 이송시킬 수도 있으며, 나아가 레이저 빔 조사장치(200, 300) 및 스테이지(904) 모두를 동시에 이송시킬 수도 있다.In the laser scribing apparatus of the first embodiment described above, the first and second
한편, 본 발명의 제 2 실시 예에 따른 레이저 스크라이빙 장치는, 도 11에 도시된 바와 같이, 갠트리부(900)의 제 2 갠트리(920)에 한 쌍의 제 1 및 제 2 레이지 조사장치(200, 300)를 일정한 간격을 가지도록 복수로 설치하여 공정 시간을 더 감소시킬 수 있다. 이러한, 본 발명의 제 2 실시 예에 따른 레이저 스크라이빙 장치는 기판(100)을 적어도 2개의 분할영역으로 나누어 각 분할영역마다 제 1 및 제 2 레이저 빔 조사장치(200, 300)를 설치하여 상술한 패터닝 공정을 수행함으로써 공정 시간을 더 감소시킬 수 있다.11, the laser scribing apparatus according to the second embodiment of the present invention includes a pair of first and second
다른 한편, 본 발명의 제 3 실시 예에 따른 레이저 스크라이빙 장치는, 도 12에 도시된 바와 같이, 공정 시간을 더욱 감소시키기 위하여 제 1 갠트리(910)에 복수의 제 2 갠트리(920)를 일정한 간격을 가지도록 설치함과 아울러 각 제 2 갠트리(920)에 제 1 및 제 2 레이저 빔 조사장치(200, 300)를 일정한 간격을 가지도록 복수로 설치할 수도 있다. 이러한, 본 발명의 제 3 실시 예에 따른 레이저 스크라이빙 장치는 기판(100)을 적어도 4개의 분할영역으로 나누어 각 분할영역마다 제 1 및 제 2 레이저 빔 조사장치(200, 300)를 설치하여 상술한 패터닝 공정을 수행함으로써 공정 시간을 더욱 감소시킬 수 있다.On the other hand, the laser scribing apparatus according to the third embodiment of the present invention includes a plurality of
다시 도 9에서, 게이트 절연막 형성부(804)는, 도 1 및 도 2c에 도시된 바와 같이, 게이트 배선(GL), 게이트 전극 패턴(110), 및 게이트 패드전극 패턴(112)을 포함하도록 기판(100) 전면에 게이트 절연막(120)을 형성한다.9, the gate insulating
반도체 물질 형성부(806)는, 도 2d에 도시된 바와 같이, 증착 장치를 이용하여 게이트 절연막(120)의 전면에 산화물 반도체 물질(131)을 형성한다.The semiconductor
반도체 패턴 형성부(808)는 도 3a 내지 도 3g에 도시된 바와 같은 레이저 스크라이빙 공정을 통해 산화물 반도체 물질(131)을 패터닝함으로써, 도 2e에 도시된 바와 같이, 게이트 전극(110)의 상부에 대응되는 영역에 산화물 반도체 패턴(130)을 형성한다. 이러한, 반도체 패턴 형성부(808)는 상술한 도 10 내지 도 12 중 어느 하나에 도시된 레이저 스크라이빙 장치를 이용하여 패터닝 공정을 수행할 수 있다.The semiconductor
데이터 물질 형성부(810)는, 도 2f에 도시된 바와 같이, 증착 장치를 이용하여 산화물 반도체 패턴(130)을 포함하도록 기판(100)의 전면에 데이터 물질(151)을 형성한다.The data
데이터 패턴 형성부(812)는 도 3a 내지 도 3g를 참조하여 상술한 레이저 스크라이빙 공정과 동일한 방법을 이용하여 데이터 물질(151)을 패터닝함으로써, 도 1 및 도 2g에 도시된 바와 같이 데이터 배선(DL), 산화물 반도체 패턴(130) 상에 서로 이격된 소스 전극 패턴(160) 및 드레인 전극 패턴(150)과, 데이터 패드전극 패턴(162)을 포함하는 데이터 패턴을 형성한다. 이러한, 데이터 패턴 형성부(812)는 상술한 도 10 내지 도 12 중 어느 하나에 도시된 레이저 스크라이빙 장치를 이용하여 패터닝 공정을 수행할 수 있다.The data
보호막 형성부(814)는, 도 2h에 도시된 바와 같이, 소스 전극 패턴(160) 및 드레인 전극 패턴(150)을 포함한 기판(100)의 전면에 보호막(170)을 형성한다.The passivation
도전물질 형성부(816)는, 도 2i에 도시된 바와 같이, 보호막(170) 상에 도전물질(181)을 형성한다. 여기서, 도전물질(181)은 ITO, IZO, AZO, ZnO 등의 투명재질이 될 수 있다.The conductive
도전물질 패턴 형성부(820)는 도 3a 내지 도 3g를 참조하여 상술한 레이저 스크라이빙 공정과 동일한 방법을 이용하여 도전물질(181)을 패터닝함으로써, 도 1 및 도 2j에 도시된 바와 같이 화소전극 패턴(182), 게이트 패드 패턴(184), 및 데이터 패드 패턴(186)을 형성한다. 이러한, 도전물질 패턴 형성부(820)는 상술한 도 10 내지 도 12 중 어느 하나에 도시된 레이저 스크라이빙 장치를 이용하여 패터닝 공정을 수행할 수 있다.The conductive material
통전 공정부(822)는, 도 2k에 도시된 바와 같이, 소스 전극 패턴(160)과 중첩되는 화소전극 패턴(182) 상에 제 3 레이저 빔 조사장치(500)를 위치시키고, 제 3 레이저 빔 조사장치(500)로부터 제 3 폭을 가지는 제 3 레이저 빔(510)을 화소전극 패턴(182)에 직접 조사한다. 이에 따라, 소스 전극 패턴(160) 상부에 형성된 보호막(170) 및 화소전극 패턴(182)은 제 3 레이저 빔(510)의 빛 에너지에 의해 식각됨으로써 화소전극 패턴(182)은 도 2l에 도시된 바와 같이 보호막(170)에 형성된 컨택홀(190)을 통해 소스 전극 패턴(160)에 전기적으로 접속된다. 이때, 제 3 폭의 제 3 레이저 빔(510)을 화소전극 패턴(182)에 조사할 경우 화소전극 패턴(182)은 수직한 형태로 형성되지만, 제 2 레이저 빔(310)의 제 3 폭을 단계적으로 감소시켜 화소전극 패턴(182)에 조사할 경우 화소전극 패턴(182)은 경사면을 가지도록 형성된다.The energizing hole portion 822 positions the third laser
또한, 통전 공정부(822)는, 도 2l에 도시된 바와 같이, 게이트 패드전극 패턴(112)과 중첩되는 게이트 패드 패턴(184) 상에 제 3 레이저 빔 조사장치(500)를 위치시키고, 제 3 레이저 빔 조사장치(500)로부터 제 4 폭을 가지는 제 4 레이저 빔(520)을 게이트 패드 패턴(184)에 직접 조사한다. 여기서, 제 4 폭은 제 3 폭과 동일하거나 제 3 폭보다 넓을 수 있다. 이에 따라, 게이트 패드전극 패턴(112) 상부에 형성된 보호막(170) 및 게이트 패드 패턴(184)은 제 4 레이저 빔(520)의 빛 에너지에 의해 식각됨으로써 게이트 패드 패턴(184)은 도 2m에 도시된 바와 같이 게이트 패드전극 패턴(112)에 전기적으로 접속된다. 이때, 제 4 폭의 제 4 레이저 빔(520)을 게이트 패드 패턴(184)에 조사할 경우 게이트 패드 패턴(184)은 수직한 형태로 형성되지만, 제 4 레이저 빔(520)의 제 4 폭을 단계적으로 감소시켜 게이트 패드 패턴(184)에 조사할 경우 게이트 패드 패턴(184)은 경사면을 가지도록 형성된다.As shown in FIG. 21, the power supply control unit 822 positions the third laser
한편, 통전 공정부(822)는 게이트 패드전극 패턴(112)과 게이트 패드 패 턴(184)간의 접촉 면적을 증가시키기 위하여 제 4 레이저 빔(520)을 게이트 패드 패턴(184)에 일정한 간격으로 여러 차례 조사됨으로써 게이트 패드 패턴(184)과 게이트 패드전극 패턴(112)간의 접촉부를 복수로 형성할 수 있다.In order to increase the contact area between the gate
그리고, 통전 공정부(822)는, 도 2m에 도시된 바와 같이, 데이터 패드전극 패턴(162)과 중첩되는 데이터 패드 패턴(186) 상에 제 3 레이저 빔 조사장치(500)를 위치시키고, 제 3 레이저 빔 조사장치(500)로부터 제 5 폭을 가지는 제 5 레이저 빔(530)을 데이터 패드 패턴(186)에 직접 조사한다. 여기서, 제 5 폭은 제 3 폭과 제 4 폭 사이의 폭을 가지거나, 제 4 폭과 동일하거나 넓을 수 있다. 이에 따라, 데이터 패드전극 패턴(162) 상부에 형성된 보호막(170) 및 데이터 패드 패턴(186)은 제 5 레이저 빔(530)의 빛 에너지에 의해 식각됨으로써 데이터 패드 패턴(186)은, 도 2n에 도시된 바와 같이, 데이터 패드전극 패턴(162)에 전기적으로 접속된다. 이때, 제 5 폭의 제 5 레이저 빔(530)을 데이터 패드 패턴(186)에 조사할 경우 데이터 패드 패턴(186)은 수직한 형태로 형성되지만, 제 5 레이저 빔(530)의 제 5 폭을 단계적으로 감소시켜 데이터 패드 패턴(186)에 조사할 경우 데이터 패드 패턴(186)은 경사면을 가지도록 형성된다.2M, the power supply control unit 822 positions the third laser
한편, 통전 공정부(822)는 데이터 패드전극 패턴(162)과 데이터 패드 패턴(186)간의 접촉 면적을 증가시키기 위하여 제 5 레이저 빔(530)을 데이터 패드 패턴(186)에 일정한 간격으로 여러 차례 조사됨으로써 데이터 패드 패턴(186)과 데이터 패드전극 패턴(162)간의 접촉부를 복수로 형성할 수 있다.In order to increase the area of contact between the data
이와 같은 통전 공정부(822)는 도 13에 도시된 제 4 실시 예에 따른 레이저 스크라이빙 장치를 포함하여 구성될 수 있다.The power supply unit 822 may include a laser scriber device according to the fourth embodiment shown in FIG.
도 13을 참조하면, 본 발명의 제 4 실시 예에 따른 레이저 스크라이빙 장치는 베이스 프레임(1002); 스테이지(1004); 갠트리부(1000); 및 제 3 레이저 빔 조사장치(500)를 포함하여 구성된다. 이러한, 제 4 실시 예에 따른 레이저 스크라이빙 장치는 제 3 레이저 빔 조사장치(500)를 제외하고는 상술한 제 1 실시 예에 따른 레이저 스크라이빙 장치와 도면부호만이 다를 뿐 실질적으로 동일한 구성을 가지므로, 동일한 구성에 대한 설명은 상술한 설명으로 대신하기로 한다.Referring to FIG. 13, a laser scribing apparatus according to a fourth embodiment of the present invention includes a
제 3 레이저 빔 조사장치(500)는 제 2 슬라이더(1020b)에 설치되어 제 1 갠트리(1010)의 구동에 따른 한 쌍의 제 1 슬라이더(1010c, 1010d)의 이송에 따라 Y축 방향으로 이송됨과 아울러 제 2 갠트리(1020)의 구동에 따른 제 2 슬라이더(1020b)의 이송에 따라 X축 방향으로 이송된다. 이러한, 제 3 레이저 빔 조사장치(500)는 갠트리부(1000)의 구동에 의해 X축 및 Y축 방향으로 이송되면서 기판(100) 상의 제 3 내지 제 5 레이저 빔(510, 520, 530)을 조사함으로써, 도 2k 내지 도 2n에 도시된 바와 같은 상술한 제 1 내지 제 3 통전 공정을 순차적으로 수행한다.The third laser
한편, 본 발명의 제 4 실시 예에 따른 레이저 스크라이빙 장치의 제 3 레이저 빔 조사장치(500)는 도 11 및 도 12에 도시된 제 2 및 제 3 실시 예에 따른 레이저 스크라이빙 장치에서와 같이 복수로 구성될 수도 있다.On the other hand, the third laser
한편, 통전 공정부(822)는, 도 4a 내지 5에 도시된 바와 같이, 상술한 제 1 내지 제 3 통전 공정 중 적어도 2개의 통전 공정을 동시에 수행하기 위하여 도 14 에 도시된 바와 같은 본 발명의 제 5 실시 예에 따른 레이저 스크라이빙 장치를 포함하여 구성될 수 있다.4A to 5, in order to simultaneously perform at least two energizing processes among the first to third energizing processes described above, the energizing process unit 822 may be configured as shown in FIG. And a laser scribing apparatus according to the fifth embodiment.
도 14를 참조하면, 제 5 실시 예에 따른 레이저 스크라이빙 장치는 베이스 프레임(1102); 스테이지(1104); 갠트리부(1100); 및 복수의 제 3 내지 제 5 레이저 빔 조사장치(500, 600, 700)를 포함하여 구성된다.Referring to FIG. 14, the laser scribing apparatus according to the fifth embodiment includes a
베이스 프레임(1102) 및 스테이지(1104)는 상술한 레이저 스크라이빙 장치와 동일하므로 이들에 대한 설명은 상술한 설명으로 대신하기로 한다.Since the
갠트리부(1100)는 상술한 레이저 스크라이빙 장치의 제 1 갠트리(1110)에 제 2 내지 제 4 갠트리(1120, 1220, 1320)를 설치한 것을 제외하고는 상술한 레이저 스크라이빙 장치와 동일하므로 이들에 대한 설명은 상술한 설명으로 대신하기로 한다.The
복수의 제 3 레이저 빔 조사장치(500) 각각은 복수의 제 4 슬라이더(1120b) 각각에 설치되어 제 1 갠트리(1110)의 구동에 따른 제 1 슬라이더(1110c, 1110d)의 이송에 따라 Y축 방향으로 이송됨과 아울러 제 2 갠트리(1120)의 구동에 따른 제 4 슬라이더(1120b)의 이송에 따라 X축 방향으로 이송된다. 이러한, 복수의 제 3 레이저 빔 조사장치(500) 각각은 갠트리부(1100)의 구동에 따라 동일한 간격을 가지도록 X축 및 Y축 방향으로 이송되면서 기판(100) 상의 분할영역에 제 3 폭의 제 3 레이저 빔(510)을 조사하여 상술한 제 1 통전 공정을 수행한다. 이때, 기판(100)은 복수의 제 3 내지 제 5 레이저 빔 조사장치(500, 600, 700)의 개수에 따라 적어도 9개의 분할영역으로 분할될 수 있다. 이에 따라, 복수의 제 3 레이저 빔 조사 장치(500) 각각은 기판(100) 상의 해당 분할영역에 제 3 레이저 빔(510)을 조사하여 상술한 제 1 통전 공정을 수행한다.Each of the plurality of third laser
복수의 제 4 레이저 빔 조사장치(600) 각각은 복수의 제 5 슬라이더(1220b) 각각에 설치되어 제 1 갠트리(1110)의 구동에 따른 제 2 슬라이더(1210c, 1210d)의 이송에 따라 Y축 방향으로 이송됨과 아울러 제 3 갠트리(1120)의 구동에 따른 제 5 슬라이더(1120b)의 이송에 따라 X축 방향으로 이송된다. 이에 따라, 복수의 제 4 레이저 빔 조사장치(600) 각각은 기판(100) 상의 해당 분할영역에 제 4 폭의 제 4 레이저 빔(520)을 조사하여 상술한 제 2 통전 공정을 수행한다.Each of the plurality of fourth laser
복수의 제 5 레이저 빔 조사장치(700) 각각은 복수의 제 6 슬라이더(1320b) 각각에 설치되어 제 1 갠트리(1110)의 구동에 따른 제 3 슬라이더(1310c, 1310d)의 이송에 따라 Y축 방향으로 이송됨과 아울러 제 4 갠트리(1320)의 구동에 따른 제 6 슬라이더(1320b)의 이송에 따라 X축 방향으로 이송된다. 이에 따라, 복수의 제 5 레이저 빔 조사장치(700) 각각은 기판(100) 상의 해당 분할영역에 제 5 폭의 제 5 레이저 빔(530)을 조사하여 상술한 제 3 통전 공정을 수행한다.Each of the plurality of fifth laser
한편, 제 2 내지 제 4 갠트리(1120, 1220, 1320) 각각은 제 1 갠트리(1110)에 설치되기 때문에 이송시 상호 간섭이 발생될 수 있다. 이에 따라, 제 2 내지 제 4 갠트리(1120, 1220, 1320) 각각의 이송시 상호 간섭되지 않는 기판(100) 상의 분할영역에 대해서는 상술한 기판(100) 상에 제 1 내지 제 3 통전 공정을 동시에 진행하게 되고, 제 2 내지 제 4 갠트리(1120, 1220, 1320) 각각의 이송시 상호 간섭되는 기판(100) 상의 분할영역에 대해서는 상술한 제 1 내지 제 3 통전 공정 중 적어도 2개의 통전 공정을 동시에 진행하거나 순차적으로 진행하게 된다.Meanwhile, since each of the second to
도 15는 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조장치를 설명하기 위한 블록도이다.15 is a block diagram for explaining an apparatus for manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.
도 15를 참조하면, 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조장치는 게이트 물질 형성부(800); 게이트 패턴 형성부(802); 게이트 절연막 형성부(804); 반도체 물질 형성부(806); 반도체 패턴 형성부(808); 데이터 물질 형성부(810); 데이터 패턴 형성부(812); 보호막 형성부(814); 컨택홀 형성부(830); 도전물질 형성부(832); 및 도전물질 패턴 형성부(834)를 포함하여 구성된다. 한편, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조장치는 상기의 각 공정 사이마다 기판의 세정 및 건조를 위한 세정/건조 공정부를 더 포함하여 구성될 수 있으며, 이러한 각 공정은 인-라인 형태로 진행될 수 있다.Referring to FIG. 15, an apparatus for fabricating a thin film transistor array substrate according to a second embodiment of the present invention includes a gate
이러한 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조장치는 컨택홀 형성부(830); 도전물질 형성부(832); 및 도전물질 패턴 형성부(834)를 제외하고는 상술한 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조장치와 동일한 구성을 가지므로, 동일한 구성에 대한 설명은 상술한 설명으로 대신하기로 한다.The apparatus for fabricating a thin film transistor array substrate according to the second embodiment of the present invention includes a contact
컨택홀 형성부(830)는 도 6a 내지 도 6c, 도 7a 및 도 7b, 또는 도 8에 도시된 바와 같은 레이저 스크라이빙 공정을 이용하여 보호막(170) 상에 제 1 내지 제 3 컨택홀(190, 192, 194)을 형성한다. 이를 위해, 컨택홀 형성부(830)는 도 13 또는 도 14를 참조하여 상술한 레이저 스크라이빙 장치를 포함하여 구성될 수 있다.The contact
도전물질 형성부(832)는 도 6d에 도시된 바와 같이 증착 장치를 통해 제 1 내지 제 3 컨택홀(190, 192, 194)이 형성된 보호막(170) 상에 도전물질(181)을 형성한다.The conductive
도전물질 패턴 형성부(834)는 도 3a 내지 도 3g를 참조하여 상술한 레이저 스크라이빙 공정과 동일한 방법을 이용하여 도전물질(181)을 패터닝함으로써, 도 6e에 도시된 바와 같이, 제 1 컨택홀(190)을 통해 소스 전극 패턴(160)과 전기적으로 접속된 화소전극 패턴(182), 제 2 컨택홀(192)을 통해 게이트 패드전극 패턴(112)에 전기적으로 접속된 게이트 패드 패턴(184), 및 제 3 컨택홀(194)을 통해 데이터 패드전극 패턴(162)에 전기적으로 접속된 데이터 패드 패턴(186)을 형성한다. 이를 위해, 도전물질 패턴 형성부(834)는 도 10 내지 도 12 중 어느 하나에 도시된 레이저 스크라이빙 장치를 포함하여 구성될 수 있다.The conductive material
상술한 바와 같이 본 발명의 박막 트랜지스터 어레이 기판의 제조장치는 레이저 스크라이빙 공정을 이용하여 박막 트랜지스터 어레이 기판의 패터닝 공정 중 적어도 하나의 패터닝 공정을 수행함으로써 제조 공정을 단순화할 수 있으며, 제조 공정 시간을 감소시킬 수 있다. 또한, 본 발명의 제조장치는 레이저 스크라이빙 공정을 이용하여 산화물 반도체 물질(131)을 패터닝하여 산화물 반도체 패턴(130)을 형성함으로써 산화물 반도체 패턴(130)의 전기적인 특성 변화를 방지할 수 있다. 그리고, 본 발명의 제조장치는 제 3 내지 제 5 레이저 빔(510, 520, 530)을 이용하여 소스 전극 패턴(160)과 화소전극 패턴(182), 게이트 패드전극 패턴(112)과 게이트 패드 패턴(184), 및 데이터 패드전극 패턴(162)과 데이터 패드 패 턴(186) 각각을 전기적으로 접속시킴으로써 공정을 단순화할 수 있으며, 공정 시간을 감소시킬 수 있다.As described above, the manufacturing apparatus of the thin film transistor array substrate of the present invention can simplify the manufacturing process by performing at least one patterning process during the patterning process of the thin film transistor array substrate using the laser scribing process, Can be reduced. In addition, the manufacturing apparatus of the present invention can prevent the change of the electrical characteristics of the
결과적으로, 본 발명의 제조장치는 산화물 반도체층 패턴(130)의 전기적인 특성 변화를 방지하고, 박막 트랜지스터 어레이 기판의 제조 공정을 단순화함과 아울러 공정 시간을 감소시킬 수 있다.As a result, the manufacturing apparatus of the present invention can prevent the change of the electrical characteristics of the oxide
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 설명하기 위한 평면도.1 is a plan view for explaining a thin film transistor array substrate according to an embodiment of the present invention;
도 2a 내지 도 2n은 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 설명하기 위한 단면도.FIGS. 2A to 2N are cross-sectional views for explaining a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.
도 3a 내지 도 3g은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조를 위한 레이저 스크라이빙 공정을 단계적으로 설명하기 위한 도면.FIGS. 3A through 3G are diagrams for explaining a laser scribing process for fabricating a thin film transistor array substrate according to an embodiment of the present invention; FIG.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 제 1 내지 제 3 통전 공정을 설명하기 위한 단면도.4A and 4B are cross-sectional views illustrating first through third energizing processes according to an embodiment of the present invention;
도 5는 본 발명의 다른 실시 예에 따른 제 1 내지 제 3 통전 공정을 설명하기 위한 단면도.5 is a cross-sectional view illustrating first through third energizing processes according to another embodiment of the present invention.
도 6a 내지 도 6e는 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 설명하기 위한 단면도.6A to 6E are cross-sectional views for explaining a step-by-step description of a method of manufacturing a thin film transistor array substrate according to a second embodiment of the present invention.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 제 1 내지 제 3 컨택홀 형성 공정을 설명하기 위한 단면도.7A and 7B are cross-sectional views illustrating first through third contact hole forming processes according to an embodiment of the present invention;
도 8은 본 발명의 다른 실시 예에 따른 제 1 내지 제 3 컨택홀 형성 공정을 설명하기 위한 단면도.8 is a sectional view for explaining the first through third contact hole forming processes according to another embodiment of the present invention.
도 9는 본 발명의 제 1 실시 예에 따른 박막 트랜지스터 제조장치를 설명하기 위한 블록도.9 is a block diagram for explaining a thin film transistor manufacturing apparatus according to the first embodiment of the present invention.
도 10은 본 발명의 제 1 실시 예에 따른 레이저 스크라이빙 장치를 설명하기 위한 도면.10 is a view for explaining a laser scribing apparatus according to the first embodiment of the present invention.
도 11은 본 발명의 제 2 실시 예에 따른 레이저 스크라이빙 장치를 설명하기 위한 도면.11 is a view for explaining a laser scribing apparatus according to a second embodiment of the present invention.
도 12는 본 발명의 제 3 실시 예에 따른 레이저 스크라이빙 장치를 설명하기 위한 도면.12 is a view for explaining a laser scribing apparatus according to a third embodiment of the present invention;
도 13은 본 발명의 제 4 실시 예에 따른 레이저 스크라이빙 장치를 설명하기 위한 도면.13 is a view for explaining a laser scribing apparatus according to a fourth embodiment of the present invention.
도 14는 본 발명의 제 5 실시 예에 따른 레이저 스크라이빙 장치를 설명하기 위한 도면.14 is a view for explaining a laser scribing apparatus according to a fifth embodiment of the present invention.
도 15는 본 발명의 제 2 실시 예에 따른 박막 트랜지스터 제조장치를 설명하기 위한 블록도.15 is a block diagram for explaining a thin film transistor manufacturing apparatus according to a second embodiment of the present invention;
< 도면의 주요 부분에 대한 부호설명 >Description of the Related Art [0002]
100: 기판 110: 게이트 전극 패턴100: substrate 110: gate electrode pattern
112: 게이트 패드전극 패턴 130: 산화물 반도체 패턴112: gate pad electrode pattern 130: oxide semiconductor pattern
131: 산화물 반도체 물질 150: 드레인 전극 패턴131: oxide semiconductor material 150: drain electrode pattern
162: 데이터 패드전극 패턴 160: 소스 전극 패턴162: Data pad electrode pattern 160: Source electrode pattern
170: 보호막 182: 화소전극 패턴170: protective film 182: pixel electrode pattern
184: 게이트 패드 패턴 186: 데이터 패드 패턴184: gate pad pattern 186: data pad pattern
200, 300, 500, 600, 700: 레이저 빔 조사장치200, 300, 500, 600, 700: laser beam irradiation device
210, 310, 510, 520, 530: 레이저 빔210, 310, 510, 520, 530: laser beam
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