[go: up one dir, main page]

KR101424402B1 - 3d stacked semiconductor device using ecc word and method for operating thereof - Google Patents

3d stacked semiconductor device using ecc word and method for operating thereof Download PDF

Info

Publication number
KR101424402B1
KR101424402B1 KR1020130093807A KR20130093807A KR101424402B1 KR 101424402 B1 KR101424402 B1 KR 101424402B1 KR 1020130093807 A KR1020130093807 A KR 1020130093807A KR 20130093807 A KR20130093807 A KR 20130093807A KR 101424402 B1 KR101424402 B1 KR 101424402B1
Authority
KR
South Korea
Prior art keywords
bits
layers
stored
ecc
positions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020130093807A
Other languages
Korean (ko)
Inventor
김영일
송용호
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020130093807A priority Critical patent/KR101424402B1/en
Application granted granted Critical
Publication of KR101424402B1 publication Critical patent/KR101424402B1/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
    • H01L25/074—Stacked arrangements of non-apertured devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치는 반도체 기판 및 상기 반도체 기판 상에 수직으로 적층된 복수의 층들을 포함한다. 반도체 장치가 저장하는 ECC 워드의 복수의 비트들은 상기 복수의 층들에 분할하여 저장되고, 상기 복수의 비트들 중 적어도 2 개의 비트들의 층 내의 위치들은 서로 상이하다 ECC 워드의 비트들이 3 차원 적층 구조의 반도체 장치에 분할하여 저장됨으로써, 다중 비트 오류가 검출 및 정정될 수 있고, 데이터의 신뢰성이 향상될 수 있다.A semiconductor device includes a semiconductor substrate and a plurality of layers vertically stacked on the semiconductor substrate. A plurality of bits of an ECC word stored by a semiconductor device are divided and stored in the plurality of layers and positions in at least two bits of the plurality of bits are different from each other. By being divided and stored in the semiconductor device, multi-bit errors can be detected and corrected, and the reliability of the data can be improved.

Description

ＥＣＣ 워드를 사용하는 3 차원 적층 구조의 반도체 장치 및 그 동작 방법{3D STACKED SEMICONDUCTOR DEVICE USING ECC WORD AND METHOD FOR OPERATING THEREOF}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device having a three-dimensional stack structure using an ECC word and a method of operating the same.

아래의 설명은 3 차원 적층 구조의 반도체 장치에 관한 것으로, 특히 ECC 워드를 사용하는 3 차원 적층 구조의 반도체 장치에 관한 것이다.The following description relates to a semiconductor device of a three-dimensional laminated structure, and more particularly to a semiconductor device of a three-dimensional laminated structure using an ECC word.

실리콘 관통 전극(Through Silicon Vias; TSV)을 이용하는 3 차원 칩 적층 기술은 복수의 칩 층들을 와이어 본딩 등을 사용하지 않고 수직으로 직접 연결하는 기술이다. 실리콘 관통전극을 통해 복수의 칩 층들이 적층됨으로써, 적층된 칩들 간에서 최적화된 신호의 전송경로가 제공될 수 있다. 또한, 적층되는 칩들 간에서의 와이어 본딩 영역이 요구되지 않으므로 3 차원 칩 적층 기술은 반도체 장치 패키지의 경박 단소화에 있어서 장점을 가질 수 있다.A three-dimensional chip stacking technique using a through silicon Vias (TSV) is a technique of vertically connecting a plurality of chip layers without using wire bonding or the like. By stacking a plurality of chip layers through the silicon penetrating electrode, an optimized signal transmission path can be provided between the stacked chips. In addition, since the wire bonding area between the chips to be stacked is not required, the three-dimensional chip stacking technique can have advantages in light weight shortening of the semiconductor device package.

3 차원 칩 적층 기술은 메모리 반도체 장치의 구조에도 적용될 수 있다. 말하자면, 메모리 칩 층들은 프로세서 위에 적층될 수 있다.The three-dimensional chip stacking technique can also be applied to the structure of a memory semiconductor device. That is to say, the memory chip layers can be stacked on top of the processor.

반도체 장치의 오류들은 주로 열, 잡음 및 충격 등에 의해 발생한다. 발생하는 오류들 및 오류들이 발생하는 위치들 간에는 밀접한 상관관계가 존재한다.Errors in semiconductor devices are mainly caused by heat, noise and impact. There is a close correlation between errors that occur and where errors occur.

반도체 장치에 발생되는 오류는 단일 비트 오류(single bit error) 및 다중 비트 오류(multi bit error)로 나뉠 수 있다. 단일 비트 오류는 대개 소프트 에러(soft error)로서 심각한 오류가 아니다. 또한, 단일 비트 오류는 오류 정정 코드(Error Correction Code; ECC) 워드에 의해 검출 및 정정될 수 있다. 반면, 다중 비트 오류는 대개 하드 에러(hard error)로서 심각한 오류이다. 다중 비트 오류가 ECC 워드에 의해 검출 및 정정될 수 없는 경우가 자주 발생한다.Errors generated in a semiconductor device can be divided into a single bit error and a multi bit error. A single bit error is usually a soft error and is not a serious error. In addition, a single bit error can be detected and corrected by an Error Correction Code (ECC) word. On the other hand, a multi-bit error is usually a hard error and a serious error. It often happens that multi-bit errors can not be detected and corrected by ECC words.

3 차원 적층 구조의 반도체 장치 내의 연속한 위치에서 발생되는 다중비트 오류를 검출 및 정정하기 위해 칩-킬(chip-kill) ECC 기법이 사용될 수 있다. A chip-kill ECC technique can be used to detect and correct multi-bit errors occurring at successive locations in a three-dimensional stacked semiconductor device.

칩-킬 ECC 기법에서, 하나의 ECC 워드는 3 차원 적층 구조의 반도체 장치의 복수의 층들의 각 층의 동일한 위치에 분산하여 저장된다. 칩-킬 ECC 기법을 사용함으로써, 3 차원 적층 구조의 반도체 장치 내의 연속한 위치에서 발생한 다중비트 오류가 검출 및 정정될 수 있다.In a chip-kill ECC technique, one ECC word is distributed and stored at the same location in each layer of the plurality of layers of the three-dimensional stacked semiconductor device. By using the chip-kill ECC technique, multi-bit errors occurring at successive positions in a three-dimensional stacked semiconductor device can be detected and corrected.

그러나, 칩-킬 ECC 기법은 3 차원 적층 구조의 반도체 장치의 복수의 층들에 수직 방향으로 발생한 다중 비트 오류에 대해서는 검출 및 정정을 할 수 없다는 문제점이 있다.However, the chip-kill ECC technique is problematic in that it can not detect and correct multi-bit errors that occur in a plurality of layers of a three-dimensionally stacked semiconductor device in a vertical direction.

한국공개특허 제10-2011-0105257호(공개일 2011년 9월 26일)에는 적층 구조를 갖는 반도체 메모리 장치 및 에러 정정 방법이 개시되어있다. 공개된 발명은 반도체 기판 및 상기 반도체 기판 위에 적층되어 있는 복수의 메모리 셀 어레이 층을 포함하고, ECC 워드(word)를 구성하는 비트 단위를 조절하고, 조절된 비트 단위를 갖는 ECC 워드를 사용하여 상기 메모리 셀 어레이 층들에서 발생하는 에러를 정정하는 에러 정정 제어회로를 개시한다.Korean Patent Laid-Open No. 10-2011-0105257 (published September 26, 2011) discloses a semiconductor memory device having a laminated structure and an error correction method. The disclosed invention includes a semiconductor substrate and a plurality of memory cell array layers stacked on the semiconductor substrate, wherein the bit unit constituting the ECC word is adjusted, and the ECC word having the adjusted bit unit is used, An error correction control circuit is disclosed that corrects errors occurring in memory cell array layers.

상기에서 설명된 정보는 단지 이해를 돕기 위한 것이며, 종래 기술의 일부를 형성하지 않는 내용을 포함할 수 있으며, 종래 기술이 통상의 기술자에게 제시할 수 있는 것을 포함하지 않을 수 있다.The information described above is for illustrative purposes only and may include content that does not form part of the prior art and may not include what the prior art has to offer to the ordinary artisan.

일 실시예는 ECC 워드의 비트들이 분할하여 저장되는 3 차원 적층 구조의 반도체 장치 및 그 동작 방법을 제공할 수 있다.One embodiment can provide a three-dimensional stacked structure semiconductor device in which bits of an ECC word are divided and stored, and an operation method thereof.

일 실시예는 서로 상이한 ECC 워드들의 비트들이 3 차원 적층 구조의 반도체 장치의 복수의 층들 내의 서로 상이한 위치들에 각각 저장되는 3 차원 적층 구조의 반도체 장치 및 그 동작 방법을 제공할 수 있다.One embodiment can provide a three-dimensional stacked-layer semiconductor device and a method of operating the same, in which bits of ECC words different from each other are stored at different positions in a plurality of layers of a semiconductor device of a three-dimensional stacked structure.

일 측면에 있어서, 3 차원 적층 구조의 반도체 장치에 있어서, 반도체 기판 및 상기 반도체 기판 상에 수직으로 적층된 복수의 층들을 포함하고, 상기 반도체 장치가 저장하는 ECC 워드의 복수의 비트들은 상기 복수의 층들에 분할하여 저장되고, 상기 복수의 비트들 중 적어도 2 개의 비트들의 층 내의 위치들은 서로 상이한, 3 차원 적층 구조의 반도체 장치가 제공된다.There is provided a semiconductor device of a three-dimensional stacked structure, comprising: a semiconductor substrate; and a plurality of layers vertically stacked on the semiconductor substrate, wherein a plurality of bits of the ECC word stored by the semiconductor device are formed And the positions in the layers of at least two bits among the plurality of bits are different from each other, a three-dimensionally stacked semiconductor device is provided.

상기 복수의 비트들의 층 내의 위치들은 서로 상이할 수 있다.The positions in the layers of the plurality of bits may be different from each other.

상기 복수의 층들은 각각 상기 복수의 비트들 중 적어도 하나의 비트를 저장할 수 있다.The plurality of layers may each store at least one bit of the plurality of bits.

상기 위치들은 수평 위치일 수 있다.The positions may be horizontal.

상기 위치들은 층 내의 저장 공간에서의 논리적 위치일 수 있다.The locations may be logical locations in the storage space within the layer.

상기 위치들은 2 차원 평면 상의 위치일 수 있다.The positions may be positions on a two-dimensional plane.

상기 복수의 층들의 수직 방향으로 저장된 비트들은 적어도 2 개의 상이한 ECC 워드들의 비트일 수 있다.The bits stored in the vertical direction of the plurality of layers may be bits of at least two different ECC words.

상기 복수의 층들의 수직 방향으로 저장된 비트들은 각각 서로 상이한 ECC 워드의 비트일 수 있다.The bits stored in the vertical direction of the plurality of layers may be bits of ECC words that are different from each other.

상기 복수의 층들은 n 개일 수 있다. The plurality of layers may be n.

상기 복수의 층들의 각각은 x 개의 비트들을 저장할 수 있다. Each of the plurality of layers may store x bits.

상기 x 개의 비트들은 층 내에서의 서로 상이한 위치들에 각각 저장될 수 있다. The x bits may be stored in different locations within the layer, respectively.

n은 2 이상의 정수일 수 있다. n may be an integer of 2 or more.

x는 2 이상의 정수일 수 있다. x may be an integer of 2 or more.

n * x의 저장 행렬은 상기 복수의 층들의 서로 상이한 위치들에 저장된 비트들을 나타낼 수 있다. The storage matrix of n * x may represent the bits stored in different locations of the plurality of layers.

상기 저장 행렬의 열들은 상기 서로 상이한 위치들에 각각 대응할 수 있다.The columns of the storage matrix may correspond to the different locations, respectively.

부분 행렬은 상기 저장 행렬의 x 개의 열들 중 하나 이상의 열들로 구성된 행렬일 수 있다. The partial matrix may be a matrix composed of one or more columns of x columns of the storage matrix.

상기 부분 행렬의 원소들은 2 개 이상의 ECC 워드들의 비트들에 각각 대응할 수 있다.The elements of the submatrix may correspond to the bits of two or more ECC words, respectively.

상기 하나 이상의 열들은 상기 서로 상이한 위치들 중 물리적으로 인접한 위치들에 대응하는 열들일 수 있다.The one or more columns may be columns corresponding to physically adjacent ones of the different positions.

복수의 ECC 워드들의 비트들 중 동일한 위치의 비트들은 상기 복수의 층들 중 하나의 층에 저장될 수 있다.Bits of the same position among the bits of the plurality of ECC words may be stored in one of the plurality of layers.

상기 복수의 ECC 워드들의 각 ECC 워드의 비트들의 상기 복수의 층들 내에서의 위치들은 서로 상이할 수 있다.The positions of the bits of each ECC word of the plurality of ECC words in the plurality of layers may be different from each other.

상기 복수의 ECC 워드들의 각 ECC 워드의 비트들의 상기 복수의 층들 내에서의 위치들은 상기 복수의 층들의 순서에 따라 쉬프트될 수 있다.The positions of the bits of each ECC word of the plurality of ECC words in the plurality of layers may be shifted according to the order of the plurality of layers.

상기 쉬프트는 소정의 개수의 비트만큼의 비트 쉬프트일 수 있다.The shift may be a bit shift of a predetermined number of bits.

상기 3 차원 적층 구조의 반도체 장치는 상기 ECC 워드를 사용함으로써 1 비트의 데이터 오류 정정 및 2 비트의 데이터 오류 검출(Single-Error Correction/ Double-Error Detection; SEC/DED)을 수행하는 제어부를 더 포함할 수 있다.The semiconductor device of the three-dimensional laminated structure further includes a control unit for performing 1-bit data error correction and 2-bit data error detection (SEC / DED) by using the ECC word can do.

다른 일 측면에 있어서, 반도체 기판 및 상기 반도체 기판 상에 수직으로 적층된 복수의 층들을 포함하는 3 차원 적층 구조의 반도체 장치가 수행하는, ECC 워드의 복수의 비트들을 상기 복수의 층들에 분할하여 저장하는 단계 - 상기 복수의 비트들 중 적어도 2 개의 비트들의 층 내의 위치들은 서로 상이함 - 및 상기 ECC 워드를 사용하여 상기 ECC 워드에 대응하는 데이터의 오류를 검출 및 정정하는 단계를 포함하는, 3 차원 적층 구조의 반도체 장치의 동작 방법이 제공된다.In another aspect, a semiconductor device of a three-dimensional stacked structure including a semiconductor substrate and a plurality of layers vertically stacked on the semiconductor substrate is divided into a plurality of layers by dividing a plurality of bits of the ECC word into a plurality of layers Wherein the positions of the at least two bits of the plurality of bits are different from each other and detecting and correcting errors of data corresponding to the ECC word using the ECC word. A method of operating a semiconductor device in a stacked structure is provided.

상기 저장하는 단계는, 복수의 ECC 워드들의 비트들 중 동일한 위치의 비트들을 상기 복수의 층들 중 하나의 층에 저장하는 단계를 포함할 수 있다.The storing may comprise storing bits of the same position among the bits of the plurality of ECC words in one of the plurality of layers.

상기 복수의 ECC 워드들의 각 ECC 워드의 비트들의 상기 복수의 층들 내에서의 위치들은 서로 상이할 수 있다.The positions of the bits of each ECC word of the plurality of ECC words in the plurality of layers may be different from each other.

상기 저장하는 단계는, 복수의 ECC 워드들의 비트들 중 동일한 위치의 비트들을 상기 복수의 층들 중 하나의 층에 저장하는 단계를 포함할 수 있다.The storing may comprise storing bits of the same position among the bits of the plurality of ECC words in one of the plurality of layers.

상기 저장하는 단계는, 상기 복수의 ECC 워드들의 각 ECC 워드의 비트들의 상기 복수의 층들 내에서의 위치들을 상기 복수의 층들의 순서에 따라 쉬프트하는 단계를 포함할 수 있다.The storing may comprise shifting positions in the plurality of layers of bits of each ECC word of the plurality of ECC words according to the order of the plurality of layers.

상기 ECC 워드는, 상기 ECC 워드에 대응하는 1 비트의 데이터 오류를 정정 및 2 비트의 데이터 오류를 검출할 수 있다.The ECC word may correct a 1-bit data error corresponding to the ECC word and detect 2-bit data errors.

ECC 워드의 비트들이 3 차원 적층 구조의 반도체 장치에 분할하여 저장됨으로써, 데이터의 신뢰성을 높일 수 있는 3 차원 적층 구조의 반도체 장치 및 그 동작 방법이 제공된다.There is provided a semiconductor device having a three-dimensional laminated structure and an operation method thereof, in which bits of an ECC word are divided and stored in a semiconductor device of a three-dimensionally laminated structure, whereby reliability of data can be enhanced.

서로 상이한 ECC 워드들의 비트들이 3 차원 적층 구조의 반도체 장치의 복수의 층들 내의 서로 상이한 위치들에 각각 저장됨으로써, 다중비트(multi-bit) 오류를 검출 및 정정할 수 있는 3 차원 적층 구조의 반도체 장치 및 그 동작 방법이 제공된다. A three-dimensional stacked semiconductor device capable of detecting and correcting a multi-bit error by storing bits of ECC words different from each other at different positions in a plurality of layers of a semiconductor device of a three- And an operation method thereof are provided.

도 1은 일 실시예에 따른 3 차원 적층 구조의 반도체 장치를 나타낸다.
도 2는 일 실시예에 따른 3 차원 적층 구조의 반도체 장치의 복수의 층들을 나타낸다.
도 3은 일 예에 따른 저장 행렬을 나타낸다.
도 4는 일 예에 따른 복수의 층들의 위치들이 쉬프트된 3 차원 적층 구조의 반도체 장치의 복수의 층들을 나타낸다.
도 5는 일 실시예에 따른 3 차원 적층 구조의 반도체 장치의 동작 방법을 나타내는 흐름도이다.
도 6은 일 예에 따른 ECC 워드의 복수의 비트들을 복수의 층들에 분할하여 저장하는 단계를 나타내는 흐름도이다.Fig. 1 shows a semiconductor device of a three-dimensional laminated structure according to an embodiment.
Figure 2 shows a plurality of layers of a three dimensional stacked semiconductor device according to one embodiment.
3 shows a storage matrix according to an example.
4 shows a plurality of layers of a semiconductor device of a three-dimensionally stacked structure in which the positions of a plurality of layers are shifted according to an example.
5 is a flowchart showing a method of operating a semiconductor device of a three-dimensional laminated structure according to an embodiment.
6 is a flow diagram illustrating a step of dividing and storing a plurality of bits of an ECC word according to an example into a plurality of layers.

이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
In the following, embodiments will be described in detail with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.

실시예에는 다양한 변경이 가해질 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 실시예를 실시 형태에 대해 한정하려는 것이 아니며, 실시예는 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Various modifications may be made to the embodiments and may have various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the description. It is to be understood, however, that the intention is not to limit the embodiments to the embodiments, but to include all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

실시예에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the examples are used only to illustrate specific embodiments and are not intended to limit the embodiments. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this embodiment belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
In the following description of the present invention with reference to the accompanying drawings, the same components are denoted by the same reference numerals regardless of the reference numerals, and redundant explanations thereof will be omitted. In the following description of the embodiments, a detailed description of related arts will be omitted if it is determined that the gist of the embodiments may be unnecessarily blurred.

도 1은 일 실시예에 따른 3 차원 적층 구조의 반도체 장치를 나타낸다.Fig. 1 shows a semiconductor device of a three-dimensional laminated structure according to an embodiment.

3 차원 적층 구조의 반도체 장치(100)는 반도체 기판(110), 복수의 층들(120) 및 제어부(130)를 포함할 수 있다.The semiconductor device 100 of a three-dimensional stacked structure may include a semiconductor substrate 110, a plurality of layers 120, and a control unit 130.

반도체 장치(100)는 메모리 반도체 장치일 수 있다.The semiconductor device 100 may be a memory semiconductor device.

예컨대, 반도체 장치(100)는 디램 반도체 장치일 수 있다.For example, the semiconductor device 100 may be a DRAM semiconductor device.

기판(110)은 실리콘(Si), 게르마늄(Ge), 갈륨 인(GaP) 및 갈륨 비소(GaAs) 등의 원소들로 구성될 수 있다.The substrate 110 may be composed of elements such as silicon (Si), germanium (Ge), gallium phosphorus (GaP), and gallium arsenide (GaAs).

하나의 반도체 기판(110)에는 복수의 반도체 소자들이 집적될 수 있다. 복수의 반도체 소자들은 반도체 기판(110) 상에 3 차원 구조로 적층될 수 있다. 적층되는 복수의 반도체 소자들은 복수의 반도체 칩들일 수 있다.A plurality of semiconductor elements may be integrated in one semiconductor substrate 110. The plurality of semiconductor elements may be stacked on the semiconductor substrate 110 in a three-dimensional structure. The plurality of semiconductor elements to be stacked may be a plurality of semiconductor chips.

복수의 층들(120)은 반도체 기판(110) 상에 적층되는 층(layer)들일 수 있다. 예컨대, 복수의 층들(120)은 반도체 기판(110) 상에 수직으로 적층된 복수의 층들(120)일 수 있다. 반도체 기판(110)에 적층되는 복수의 층들(120)은 n 개일 수 있다. n은 2 이상의 정수일 수 있다. 복수의 층들(120)은 반도체 장치(100)의 제조 중, 반도체 기판(110) 상에 순서대로 적층될 수 있다.The plurality of layers 120 may be layers stacked on the semiconductor substrate 110. For example, the plurality of layers 120 may be a plurality of vertically stacked layers 120 on a semiconductor substrate 110. The number of the plurality of layers 120 stacked on the semiconductor substrate 110 may be n. n may be an integer of 2 or more. The plurality of layers 120 may be sequentially stacked on the semiconductor substrate 110 during the fabrication of the semiconductor device 100.

복수의 층들(120)은 실리콘 관통 전극을 통해 반도체 기판(110) 상에 수직으로 적층될 수 있다. The plurality of layers 120 may be stacked vertically on the semiconductor substrate 110 through the silicon penetrating electrode.

복수의 층들(120)의 각각은 데이터를 저장하기 위한 반도체 소자일 수 있다. 또한, 복수의 층들(120)의 각각은 반도체 소자를 포함할 수 있으며, 반도체 소자에 저장되는 데이터에 접근하기 위한 회로소자를 포함할 수 있다.Each of the plurality of layers 120 may be a semiconductor device for storing data. In addition, each of the plurality of layers 120 may comprise a semiconductor device and may include circuitry for accessing data stored in the semiconductor device.

복수의 층들(120)의 각각은 메모리 칩일 수 있다. 예컨대, 복수의 층들(120)의 각각은 반도체 기판(110)에 수직으로 적층되는 디램(Dynamic Random Access Memory; DRAM) 칩일 수 있다. 또한, 복수의 층들(120)의 각각은 메모리 칩을 포함할 수 있고, 메모리 칩에 대한 입출력 라인들을 포함할 수 있다.Each of the plurality of layers 120 may be a memory chip. For example, each of the plurality of layers 120 may be a dynamic random access memory (DRAM) chip stacked vertically on the semiconductor substrate 110. In addition, each of the plurality of layers 120 may include a memory chip and may include input / output lines to the memory chip.

복수의 층들(120)의 각각은 복수의 메모리 셀들을 포함할 수 있다. 복수의 층들(120)의 각각이 포함하는 반도체 소자 또는 메모리 칩은 복수의 메모리 셀들을 포함할 수 있다. 또는, 반도체 소자 또는 메모리 칩은 복수의 메모리 셀들로 구성될 수 있다.Each of the plurality of layers 120 may comprise a plurality of memory cells. The semiconductor device or memory chip, which each of the plurality of layers 120 includes, may include a plurality of memory cells. Alternatively, the semiconductor element or the memory chip may be composed of a plurality of memory cells.

메모리 셀은 단일 비트를 저장하기 위해 사용되는 전자 회로 또는 반도체 소자일 수 있다. 말하자면, 복수의 층들(120)의 각각에는 비트 단위로 데이터가 저장될 수 있다. 예컨대, 복수의 층들(120)의 각각은 x 비트의 데이터를 저장할 수 있다. x는 2 이상의 정수일 수 있다.The memory cell may be an electronic circuit or a semiconductor device used to store a single bit. That is to say, each of the plurality of layers 120 may store data bit by bit. For example, each of the plurality of layers 120 may store x bits of data. x may be an integer of 2 or more.

복수의 층들(120)의 각각에 저장되는 비트들은 층 내에서 서로 상이한 위치에 각각 저장될 수 있다.The bits stored in each of the plurality of layers 120 may be stored in different locations within the layer, respectively.

예컨대, 복수의 층들(120)의 각 층이 x 개의 비트들의 데이터를 저장한다면, 각 층은 x 개의 위치를 가질 수 있다. 말하자면, 각 층 내에서 저장되는 x 개의 비트들의 각각에 대해, 상기의 각 층은 x 개의 위치들로 구분될 수 있다.For example, if each layer of the plurality of layers 120 stores data of x bits, each layer may have x positions. That is to say, for each of the x bits stored in each layer, each of the above layers may be divided into x positions.

복수의 층들(120) 내에는 소정의 용도의 데이터가 저장될 수 있다. 복수의 층들(120)에는 ECC 워드의 데이터가 저장될 수 있다. 또는, 복수의 층들(120)에는 ECC 워드들이 지시하는 데이터가 저장될 수 있다. Data within a plurality of layers 120 may be stored for a predetermined purpose. The plurality of layers 120 may store data of ECC words. Alternatively, the plurality of layers 120 may store data indicated by ECC words.

복수의 층들(120)에 저장되는 ECC 워드들의 각각은 복수의 비트들로 구성될 수 있다. ECC 워드의 복수의 비트들은 복수의 층들(120)의 각각에 분할되어 저장될 수 있다. Each of the ECC words stored in the plurality of layers 120 may be composed of a plurality of bits. The plurality of bits of the ECC word may be divided and stored in each of the plurality of layers 120.

예컨대, ECC 워드의 복수의 비트들은 균등하게 분할되어 복수의 층들(120)의 각각에 저장될 수 있다. 말하자면, 복수의 층들(120)은 서로 동일한 개수의 ECC 워드의 비트들을 저장할 수 있다. 또는, ECC 워드의 복수의 비트들은 차등적으로 분할되어 복수의 층들(120)의 각각에 저장될 수 있다. 말하자면, 복수의 층들(120)은 서로 상이한 개수의 ECC 워드의 비트들을 저장할 수 있다.For example, a plurality of bits of the ECC word may be equally divided and stored in each of the plurality of layers 120. [ That is to say, the plurality of layers 120 may store the same number of bits of ECC words to each other. Alternatively, the plurality of bits of the ECC word may be differentially partitioned and stored in each of the plurality of layers 120. That is to say, the plurality of layers 120 may store bits of different numbers of ECC words.

제어부(130)는 복수의 층들(120)의 각각을 제어할 수 있다. 제어부(130)는 메모리 컨트롤러(memory controller)일 수 있다. 제어부(130)는 복수의 층들(120)에 저장된 데이터에 접근할 수 있다. 예컨대, 제어부(130)는 ECC 워드들이 지시하는 데이터에 접근할 수 있다. The control unit 130 may control each of the plurality of layers 120. [ The controller 130 may be a memory controller. The controller 130 may access data stored in the plurality of layers 120. [ For example, the control unit 130 can access data indicated by the ECC words.

제어부(130)는 데이터의 오류가 발생한 경우, ECC 워드들을 사용함으로써 데이터의 오류를 검출 및 정정할 수 있다. ECC 워드는 1 비트의 데이터 오류의 정정 및 2 비트의 데이터 오류의 검출(Single-Error Correction/ Double-Error Detection; SEC/DED)을 위해 사용될 수 있다. 말하자면, ECC 워드에 의해 2 비트의 데이터 오류가 검출될 수 있고, ECC 워드를 사용함으로써 1 비트의 데이터 오류가 정정될 수 있다. 제어부(130)는 ECC 워드를 사용함으로써 1 비트의 데이터 오류 정정 및 2 비트의 데이터 오류 검출을 수행할 수 있다.
The control unit 130 can detect and correct an error of data by using ECC words when an error occurs in the data. The ECC word can be used for correction of a 1-bit data error and detection of 2-bit data error (SEC / DED). That is to say, a 2-bit data error can be detected by the ECC word, and a 1-bit data error can be corrected by using the ECC word. The control unit 130 can perform 1-bit data error correction and 2-bit data error detection by using the ECC word.

도 2는 일 실시예에 따른 3 차원 적층 구조의 반도체 장치의 복수의 층들을 나타낸다. Figure 2 shows a plurality of layers of a three dimensional stacked semiconductor device according to one embodiment.

도 1을 참조하여 전술된 것과 같이, 3 차원 적층 구조의 반도체 장치(100)는 반도체의 기판(110)에 수직으로 적층된 복수의 층들(120)을 포함할 수 있다.As described above with reference to FIG. 1, a three-dimensional stacked semiconductor device 100 may include a plurality of layers 120 stacked vertically on a substrate 110 of a semiconductor.

도 2의 복수의 층들(210)은 도 1을 참조하여 전술된 복수의 층들(120)이거나, 또는 도 1을 참조하여 전술된 복수의 층들(120)에 대응할 수 있다. 또는, 복수의 층들(210)은 복수의 층들(120) 중 일부의 층들일 수 있다.The plurality of layers 210 of FIG. 2 may be the plurality of layers 120 described above with reference to FIG. 1, or may correspond to the plurality of layers 120 described above with reference to FIG. Alternatively, the plurality of layers 210 may be some of the plurality of layers 120.

a는 1 이상의 n 이하의 정수일 수 있다. b는 a 및 b의 합이 n 이하가 되도록 하는 음이 아닌 정수일 수 있다. 즉, b는 0 이상 n-1 이하의 정수일 수 있다. a may be an integer of 1 or more and n or less. b may be a non-negative integer such that the sum of a and b is less than or equal to n. That is, b may be an integer of 0 or more and n-1 or less.

b가 1 이상인 경우, 복수의 층들(210)은 복수의 층들(120) 중 b+1 개의 층들일 수 있다.When b is greater than or equal to 1, the plurality of layers 210 may be b + 1 of the plurality of layers 120.

층(220)은 복수의 층들(120)을 구성하는 n 개의 층들 중 하나의 층일 수 있다. 층(220)은 복수의 층들(210) 중 하나의 층일 수 있다.The layer 220 may be one of the n layers constituting the plurality of layers 120. [ Layer 220 may be one of a plurality of layers 210.

층(220)에는 x 비트의 데이터가 저장될 수 있다. 비트(230)는 층(220)에 저장되는 x 개의 비트들 중 하나일 수 있다. 비트(230)는 ECC 워드의 복수의 비트들 중 위치(240)에 저장되는 비트일 수 있다. 위치(240)는 층(220) 내의 비트(230)가 저장되는 위치일 수 있다.The layer 220 may store x bits of data. Bit 230 may be one of the x bits stored in layer 220. Bit 230 may be a bit stored in location 240 among the plurality of bits of the ECC word. Position 240 may be the location where bit 230 in layer 220 is stored.

예컨대, ECC 워드의 비트(230)는 층(220) 내의 위치(240)에 저장될 수 있다.For example, bit 230 of the ECC word may be stored in location 240 in layer 220.

도 1을 참조하여 상술된 것과 같이, 반도체 장치(100)가 저장하는 ECC 워드의 복수의 비트들은 복수의 층들(210)에 분할하여 저장될 수 있고, 상기의 복수의 비트들 중 적어도 2 개의 비트들의 층 내의 위치들은 서로 상이할 수 있다.As described above with reference to FIG. 1, a plurality of bits of the ECC word stored by the semiconductor device 100 may be divided and stored in the plurality of layers 210, and at least two of the plurality of bits Lt; / RTI > may be different from each other.

복수의 층들(210)에 저장되는 ECC 워드의 복수의 비트들 중 적어도 2 개의 비트들이 서로 상이한 층 내의 위치들에 존재함으로써, ECC 워드에 속하는 모든 비트들 중 적어도 하나의 비트는 나머지 비트들이 저장된 위치가 존재하는 수직선과는 서로 상이한 수직선 상에 존재하는 위치들에 저장될 수 있다. 여기서, 수직선이란 복수의 층들(120)이 적층된 방향의 선일 수 있다. 즉, 수직선은 수직으로 적층된 복수의 층들(120)을 수직으로 관통하는 선 또는 상기의 수직으로 관통하는 선에 평행한 선일 수 있다.As at least two of the plurality of bits of the ECC word stored in the plurality of layers 210 are in positions in different layers from each other, at least one bit of all bits belonging to the ECC word is located at a position where the remaining bits are stored May be stored in locations that are on different vertical lines from the existing vertical lines. Here, the vertical line may be a line in which the plurality of layers 120 are stacked. That is, the vertical line may be a line vertically penetrating a plurality of vertically stacked layers 120 or a line parallel to the vertically penetrating line.

예컨대, ECC 워드의 복수의 비트들 중 하나의 비트(230)가 위치(240)에 저장되는 경우, 상기 ECC 워드의 나머지 비트들 중 적어도 하나의 비트는 위치(240)가 존재하는 수직선이 아닌 다른 위치가 존재하는 수직선 상의 위치에 저장될 수 있다.For example, if one of the plurality of bits 230 of the ECC word is stored at location 240, at least one of the remaining bits of the ECC word is not a vertical line where location 240 exists The position can be stored at a position on the existing vertical line.

또한, 복수의 층들(210)에 저장되는 ECC 워드의 복수의 비트들의 층 내의 위치들은 서로 상이할 수 있다. 복수의 층들(210)에 저장되는 ECC 워드의 복수의 비트들의 층 내의 위치가 서로 상이한 경우, ECC 워드에 속하는 모든 복수의 비트들이 서로 상이한 수직선 상에 존재하는 위치들에 각각 저장될 수 있다.Further, the locations in the layers of the plurality of bits of the ECC word stored in the plurality of layers 210 may be different from each other. If the positions in the layers of the plurality of bits of the ECC word stored in the plurality of layers 210 are different from each other, all of the plurality of bits belonging to the ECC word may be respectively stored at positions which are on different vertical lines from each other.

예컨대, ECC 워드의 복수의 비트들 중 하나의 비트(230)가 위치(240)에 저장되는 경우, 비트(230)를 제외한 ECC 워드의 나머지 비트들은 위치(240)가 존재하는 수직선외의 서로 상이한 수직선 상에 존재하는 위치들에 각각 저장될 수 있다.For example, if one of the plurality of bits 230 of the ECC word is stored at location 240, the remaining bits of the ECC word except bit 230 may be different from each other, Lt; / RTI > may be stored in respective locations on the network.

복수의 층들(210)은 각각 ECC 워드의 복수의 비트들 중 하나의 비트를 저장할 수 있다. 말하자면, 복수의 층들(210)의 각 층은 ECC 워드의 복수의 비트들 중 하나의 비트를 저장할 수 있다. 복수의 층들(210)의 각각에 ECC 워드의 복수의 비트들 중 하나의 비트가 저장될 경우 상기 ECC 워드에 속하는 복수의 비트들 중 임의의 2개의 비트들이 동일한 층 내에 존재하지 않을 수 있다. 즉, ECC 워드의 복수의 비트들은 복수의 층들(210)에 각각 저장될 수 있다. 예컨대, ECC 워드의 복수의 비트들 중 하나의 비트(230)가 위치(240)에 저장되는 경우, 위치(240)가 속하는 층(220)에는 더 이상 ECC 워드의 비트가 저장되지 않을 수 있다.The plurality of layers 210 may each store one bit of a plurality of bits of an ECC word. That is to say, each layer of the plurality of layers 210 may store one bit of a plurality of bits of the ECC word. When one bit of a plurality of bits of the ECC word is stored in each of the plurality of layers 210, any two bits of the plurality of bits belonging to the ECC word may not be present in the same layer. That is, a plurality of bits of an ECC word may be stored in a plurality of layers 210, respectively. For example, if one of the plurality of bits 230 of the ECC word is stored at location 240, the bit 220 of the location 240 may no longer contain the bits of the ECC word.

또는, 복수의 층들(210)은 각각 ECC 워드의 복수의 비트들 중 적어도 하나의 비트를 저장할 수 있다. 말하자면, 복수의 층들(210) 내에 저장된 비트는 하나 이상일 수 있다.Alternatively, the plurality of layers 210 may each store at least one bit of a plurality of bits of an ECC word. That is to say, the number of bits stored in the plurality of layers 210 may be one or more.

복수의 층들(210)에 분할하여 저장되는 ECC 워드의 복수의 비트들은 서로 상이한 ECC 워드들에 속하는 비트들일 수 있다.The plurality of bits of the ECC word stored in the plurality of layers 210 dividedly may be bits belonging to different ECC words.

복수의 층들(210)에 수직 방향으로 저장된 비트들은 적어도 2 개의 상이한 ECC 워드들의 비트일 수 있다. 예컨대, 복수의 층들(210)을 관통하는 수직선 상에 저장된 비트들은 적어도 2 개의 상이한 ECC 워드들의 비트일 수 있다. 수직 방향으로 저장된 비트들은 복수의 층들(210)에 분할하여 저장되는 ECC 워드의 복수의 비트들 중 일부일 수 있다.The bits stored in the vertical direction in the plurality of layers 210 may be bits of at least two different ECC words. For example, the bits stored on the vertical line through the plurality of layers 210 may be bits of at least two different ECC words. The bits stored in the vertical direction may be part of a plurality of bits of the ECC word stored in the plurality of layers 210 in a divided manner.

복수의 층들(210)의 수직 방향으로 저장된 비트들이 적어도 2 개의 상이한 ECC 워드들의 비트들인 경우, ECC 워드의 비트들 중 하나의 비트가 수직선 상에 저장되었을 때, 상기의 수직선 상의 다른 위치들에 저장된 비트들은 상기의 ECC 워드가 아닌 다른 ECC 워드의 비트들일 수 있다. ECC 워드의 복수의 비트들 중 하나의 비트(230)가 위치(240)에 저장되는 경우, 위치(240)가 존재하는 수직선 상의 위치들에는 비트(230)가 속하는 ECC 워드와 서로 상이한 ECC 워드들의 비트들이 적어도 하나 이상 저장될 수 있다.When bits stored in the vertical direction of the plurality of layers 210 are bits of at least two different ECC words, when one bit of the bits of the ECC word is stored on a vertical line, The bits may be bits of an ECC word other than the above ECC word. If one of the plurality of bits 230 of the ECC word is stored in the location 240, the locations on the vertical line where the location 240 is located include the ECC word to which the bit 230 belongs and the ECC words At least one or more bits may be stored.

말하자면, 복수의 층들(210)에 수직 방향으로 저장된 비트들은 각각 서로 상이한 ECC 워드의 비트일 수 있다. 상기의 수직 방향으로 저장된 비트들은 복수의 층들(210)에 분할하여 저장되는 ECC 워드의 복수의 비트들 중 일부일 수 있다. In other words, the bits stored in the vertical direction in the plurality of layers 210 may be bits of ECC words that are different from each other. The bits stored in the vertical direction may be part of a plurality of bits of the ECC word stored in the plurality of layers 210 in a divided manner.

복수의 층들(210)이 포함하는 위치들은 수평 위치일 수 있다. 복수의 층들(120)의 각 층이 포함하는 위치들은 수평 상에 존재할 수 있다. 수평은 수평선 또는 수평면에 의해 형성될 수 있다. 수평의 기준은 기판(110)일 수 있다. 말하자면, 수평면은 기판(110) 상에 복수의 층들(120)이 적층되는 방향에 직각인 면일 수 있다. The locations that the plurality of layers 210 include may be horizontal. The locations of each layer of the plurality of layers 120 may be on a horizontal plane. The horizontal can be formed by a horizontal line or a horizontal plane. The horizontal reference may be the substrate 110. That is to say, the horizontal plane may be a plane perpendicular to the direction in which the plurality of layers 120 are stacked on the substrate 110.

복수의 층들(210)의 각 층은 수평을 형성할 수 있다. 복수의 층들(210)의 각 층이 수평을 형성함으로써, 복수의 층들(210) 중 동일한 층에 저장되는 비트들은 동일 수평 상에 존재하는 위치들에 각각 저장될 수 있다.Each layer of the plurality of layers 210 can form a horizontal. As each layer of the plurality of layers 210 forms a horizontal, the bits stored in the same one of the plurality of layers 210 can be stored respectively in positions that exist on the same horizontal level.

예컨대, 위치(240) 및 층(220) 내에서 위치(240)와 서로 인접한 위치들에 비트들이 각각 저장되는 경우, 상기 비트들이 저장된 위치들은 동일한 수평 상에 존재할 수 있다. 즉, 위치(240)에 저장되는 비트(230) 및 층(220) 내에서 위치(240)와 서로 인접한 위치들에 저장되는 비트들은 동일한 수평 상에 존재할 수 있다.For example, where bits are stored in locations 240 and 220 adjacent to location 240, respectively, the locations where the bits are stored may be on the same horizontal level. That is, the bits stored in locations 240 and the bits stored in locations adjacent to location 240 within layer 220 may be on the same horizontal level.

복수의 층들(210)이 포함하는 위치들은 2 차원 평면 상의 위치일 수 있다. 복수의 층들(210)의 각 층이 포함하는 위치들은 2 차원 평면 상에 존재할 수 있다. 2 차원 평면은 평행하지않는 서로 상이한 두 개의 벡터들에 의해 형성되는 공간일 수 있다.The locations of the plurality of layers 210 may be locations on a two-dimensional plane. The locations of each layer of the plurality of layers 210 may be on a two-dimensional plane. The two-dimensional plane may be a space formed by two vectors that are not parallel but different from each other.

복수의 층들(210)의 각각은 2 차원 평면 상에 존재할 수 있다.Each of the plurality of layers 210 may be on a two-dimensional plane.

복수의 층들(210)의 각각은 다각형의 형상을 가질 수 있다.Each of the plurality of layers 210 may have a polygonal shape.

예컨대, 복수의 층들(210)의 각각은 직사각형의 형상일 수 있다. 복수의 층들(210)의 각 층은 복수의 독립적인 주소 공간들을 포함할 수 있다. 복수의 층들(210)의 각 층은 복수의 독립적인 주소 공간들로 구성된 열들 및 행들을 포함할 수 있다. 복수의 독립적인 주소공간들은 각 층의 위치들과 각각 대응할 수 있다. 층에서의 위치는 열 및 행으로 구성될 수 있다.For example, each of the plurality of layers 210 may be in the shape of a rectangle. Each layer of the plurality of layers 210 may comprise a plurality of independent address spaces. Each layer of the plurality of layers 210 may comprise columns and rows comprised of a plurality of independent address spaces. A plurality of independent address spaces may correspond to positions of each layer, respectively. The position in the layer may consist of columns and rows.

예컨대, 위치(240) 및 층(220) 내에서 위치(240)와 서로 인접한 위치들에 비트들이 각각 저장되는 경우, 상기 비트들이 저장된 위치들은 동일한 2 차원 평면 상에 존재할 수 있다. 즉, 위치(240)에 저장되는 비트(230) 및 층(220) 내에서 위치(240)와 서로 인접한 위치들에 저장되는 비트들은 동일한 2 차원 평면 상에 존재할 수 있다.For example, where bits are stored in locations 240 and 220 adjacent to location 240, respectively, locations where the bits are stored may reside on the same two-dimensional plane. That is, the bits stored in location 240 and the bits stored in locations adjacent to location 240 within layer 220 may be on the same two-dimensional plane.

복수의 층들(210)이 포함하는 위치들은 층 내의 저장 공간에서의 논리적 위치일 수 있다. 복수의 층들(210)의 각 층이 포함하는 위치들은 논리적 위치들일 수 있다. 논리적 위치들은 논리적 주소들에 의해 형성된 위치들일 수 있다. 말하자면, 위치(220)는 층에 대응하는 주소 공간 내에서의 논리적 위치일 수 있다. 또는, 위치(220)는 층 내에서 비트가 실제로 저장되는 부분의 물리적 위치일 수 있다. 논리적 위치와 물리적 위치는 서로 대응할 수 있다. 논리적 위치는 열 및 행으로서 표현될 수 있으며, 열 및 행은 층 내에서의 물리적 위치에 대응할 수 있다. 예컨대, 열의 번호는 물리적 위치의 x 축의 좌표에 대응할 수 있고, 행의 번호는 물리적 위치의 y 축의 좌표에 대응할 수 있다.The locations that the plurality of layers 210 include may be logical locations in the storage space within the layer. The locations of each layer of the plurality of layers 210 may be logical locations. Logical locations may be locations formed by logical addresses. That is to say, the location 220 may be a logical location within the address space corresponding to the layer. Alternatively, location 220 may be the physical location of the portion in the layer where the bit is actually stored. The logical location and the physical location may correspond to each other. The logical location may be represented as columns and rows, and columns and rows may correspond to physical locations within the layer. For example, the number of columns may correspond to the coordinates of the x-axis of the physical location, and the number of the rows may correspond to the coordinates of the y-axis of the physical location.

예컨대, 위치(240)와 층(220) 내에서 인접하는 위치들은 논리적으로 서로 인접하는 위치들일 수 있다. 또는, 위치(240)와 층(220) 내에서 논리적으로 서로 인접하는 위치들은 물리적으로는 층(220) 내에서 인접하지 않는 위치들일 수 있다. 논리적으로 서로 인접하는 위치들의 논리적 주소들은 각각 서로 인접할 수 있다.For example, locations 240 and adjacent locations within layer 220 may be logically adjacent locations. Alternatively, locations that are logically adjacent to each other within the location 240 and the layer 220 may be positions that are not physically contiguous within the layer 220. Logical addresses of logically adjacent locations may be adjacent to each other.

앞서 도 1을 참조하여 설명된 기술적 내용들이 그대로 적용될 수 있으므로, 보다 상세한 설명은 이하 생략하기로 한다.
The technical contents described above with reference to FIG. 1 can be applied as it is, so a detailed description will be omitted below.

도 3은 일 예에 따른 저장 행렬을 나타낸다.3 shows a storage matrix according to an example.

도 1 및 도 2를 참조하여 전술된 것과 같이, 반도체 기판(110)에 적층되는 복수의 층들(120)은 n 개일 수 있다. n은 2 이상의 정수일 수 있다.As described above with reference to FIGS. 1 and 2, the number of the plurality of layers 120 to be laminated on the semiconductor substrate 110 may be n. n may be an integer of 2 or more.

또한, 복수의 층들(120)의 각각은 x 비트의 데이터를 저장할 수 있다. x는 2 이상의 정수일 수 있다. x 개의 비트들은 층 내에서의 서로 상이한 위치들에 각각 저장될 수 있다. 즉, 복수의 층들(120)의 각 층은 x 개의 위치들을 포함할 수 있다. 상기의 n 및 x를 사용함으로써 n * x의 저장 행렬(300)이 생성될 수 있다. Also, each of the plurality of layers 120 may store x bits of data. x may be an integer of 2 or more. The x bits may be stored in different locations within the layer, respectively. That is, each layer of the plurality of layers 120 may comprise x positions. By using the above n and x, a storage matrix 300 of n * x can be created.

n * x의 저장 행렬(300)은 복수의 층들(120)의 서로 상이한 위치들에 저장된 비트들을 나타낼 수 있다. 저장 행렬(300)의 열들은 서로 상이한 위치들에 각각 대응할 수 있다.The storage matrix 300 of n * x may represent the bits stored in different locations of the plurality of layers 120. The columns of the storage matrix 300 may correspond to different locations, respectively.

저장 행렬(300)의 원소는 복수의 층들(120)에 저장되는 각 비트일 수 있다. 저장 행렬(300)의 원소들은 복수의 층들(120)에 저장되는 비트들의 각각에 대응될 수 있다. brl은 저장 행렬(300)의 원소들 중 하나일 수 있다. r은 1 이상 x 이하의 정수일 수 있다. l은 1 이상 n 이하의 정수일 수 있다.The elements of the storage matrix 300 may be each bit stored in the plurality of layers 120. [ Elements of the storage matrix 300 may correspond to each of the bits stored in the plurality of layers 120. b rl may be one of the elements of the storage matrix 300. r may be an integer of 1 or more and x or less. l may be an integer of 1 or more and n or less.

예컨대, brl은 복수의 층들(120) 중 제r 층의 제l 번째 위치에 저장된 비트를 나타낼 수 있다.For example, b rl may represent a bit stored in the l-th position of the rth layer of the plurality of layers 120.

부분 행렬(320)은 저장 행렬(300)의 인접한 원소들의 집합에 의해 생성되는 행렬일 수 있다. 부분 행렬(320)은 저장 행렬(300)을 구성하는 인접한 행들 및/또는 열들의 집합으로 생성될 수 있다. 또는, 저장 행렬(300)을 구성하는 인접한 행들 및/또는 열들의 일부의 원소들의 집합으로 생성될 수 있다.The partial matrix 320 may be a matrix generated by a set of adjacent elements of the storage matrix 300. The submatrix 320 may be generated as a set of adjacent rows and / or columns that make up the storage matrix 300. Or a collection of elements of a portion of adjacent rows and / or columns that make up the storage matrix 300.

예컨대, 부분 행렬(320)은 상기 저장 행렬의 x 개의 열들 중 하나 이상의 열들로 구성된 행렬일 수 있다. 또는 부분 행렬(320)은 상기 저장 행렬의 x 개의 열들 중 하나 이상의 열들의 일부의 원소들로 구성된 행렬일 수 있다. 부분 행렬(320)의 행들 및 열들의 개수는 각각 2 이상일 수 있다.For example, the partial matrix 320 may be a matrix composed of one or more columns of x columns of the storage matrix. Or the submatrix 320 may be a matrix of elements of a portion of one or more of the x columns of the storage matrix. The number of rows and columns of the submatrix 320 may each be two or more.

부분 행렬(320)의 원소들은 2 개 이상의 ECC 워드들의 비트들에 각각 대응할 수 있다. 부분 행렬(320)은 도 2의 복수의 층들(210)에 저장되는 ECC 워드의 복수의 비트들이 저장되는 위치들에 의해 생성되는 행렬일 수 있다.Elements of the submatrix 320 may correspond to the bits of two or more ECC words, respectively. The submatrix 320 may be a matrix generated by locations where a plurality of bits of the ECC word stored in the plurality of layers 210 of FIG. 2 are stored.

예컨대, 복수의 층들(210)에 저장되는 ECC 워드의 복수의 비트들이 저장되는 위치들은 부분 행렬(320)의 원소들과 각각 대응될 수 있다.For example, locations where a plurality of bits of the ECC word stored in the plurality of layers 210 are stored may correspond to the elements of the submatrix 320, respectively.

저장 행렬(300)의 하나 이상의 열들은 상기 서로 상이한 위치들 중 물리적으로 인접한 위치들에 대응하는 열들일 수 있다. 또는, 부분 행렬(320)의 하나 이상의 열들은 상기 서로 상이한 위치들 중 물리적으로 인접한 위치들에 대응하는 열들일 수 있다.One or more columns of the storage matrix 300 may be columns corresponding to physically adjacent ones of the different locations. Alternatively, one or more columns of submatrices 320 may be columns corresponding to physically adjacent ones of the different locations.

복수의 층들(120)의 각 층이 2 차원 평면 상에 존재하고, 각 층이 포함하는 위치들 또한 동일한 2 차원 평면 상에 존재하는 경우, 복수의 층들(120)의 모든 방향에서의 수직 단면에 대해 저장 행렬(300)이 존재할 수 있다.If each layer of the plurality of layers 120 is on a two-dimensional plane and the locations that each layer contains are also on the same two-dimensional plane, the vertical cross section in all directions of the plurality of layers 120 There may be a storage matrix 300 for < / RTI >

하나의 반도체 장치(100)의 복수의 층들(120)에 대해 복수의 저장 행렬(300)들이 존재할 수 있다. 예컨대, 복수의 저장 행렬(300)들의 원소들은 복수의 층들(120)에 존재하는 모든 위치를 나타낼 수 있다.There may be a plurality of storage matrices 300 for the plurality of layers 120 of one semiconductor device 100. For example, the elements of the plurality of storage matrices 300 may represent all positions present in the plurality of layers 120.

복수의 층들(120)에 대한 복수의 저장 행렬(300)들의 원소들은 입체적 형상을 갖는 복수의 층들(120)에 존재하는 모든 위치를 나타낼 수 있다.Elements of the plurality of storage matrices 300 for the plurality of layers 120 may represent all positions present in the plurality of layers 120 having a three-dimensional shape.

앞서 도 1 및 도 2를 참조하여 설명된 기술적 내용들이 그대로 적용될 수 있으므로, 보다 상세한 설명은 이하 생략하기로 한다.
The technical contents described with reference to FIG. 1 and FIG. 2 may be applied as they are, so a detailed description will be omitted below.

도 4는 일 예에 따른 복수의 층들의 위치들이 쉬프트된 3 차원 적층 구조의 반도체 장치의 복수의 층들을 나타낸다.4 shows a plurality of layers of a semiconductor device of a three-dimensionally stacked structure in which the positions of a plurality of layers are shifted according to an example.

도 1 및 도 2를 참조하여 전술된 것과 같이, 복수의 층들(120)은 n 개일 수 있다. n은 2 이상의 정수일 수 있다. 또한, 복수의 층들(120)의 각각은 x 비트의 데이터를 저장할 수 있다. As described above with reference to FIGS. 1 and 2, the number of the plurality of layers 120 may be n. n may be an integer of 2 or more. Also, each of the plurality of layers 120 may store x bits of data.

하기에서 설명하는 복수의 층들(120)은 도 2의 복수의 층들(210)에 대응할 수 있다.The plurality of layers 120 described below may correspond to the plurality of layers 210 of FIG.

도 4는, n은 4이고 x 는 8인 경우의 복수의 층들(120)을 고려한다. 또는, 도 4의 복수의 층들(120)은 도 2의 복수의 층들(210)에서 b가 4인 경우를 나타낼 수 있다.Figure 4 considers multiple layers 120 where n is 4 and x is 8. Alternatively, the plurality of layers 120 of FIG. 4 may represent the case where b is 4 in the plurality of layers 210 of FIG.

복수의 층들(120)에는 8 개의 비트들이 각각 저장될 수 있다. 복수의 층들(120)의 각 층은 8 개의 위치들을 포함할 수 있다. 복수의 층들(120)에 저장된 비트들은 ECC 워드들의 비트들일 수 있다. 각 ECC 워드는 4 개의 비트들을 포함할 수 있다. 상기 복수의 층들(120)에는 8 개의 ECC 워드들의 32 비트가 저장될 수 있다.The plurality of layers 120 may each store eight bits. Each layer of the plurality of layers 120 may comprise eight positions. The bits stored in the plurality of layers 120 may be bits of ECC words. Each ECC word may contain four bits. The plurality of layers 120 may store 32 bits of 8 ECC words.

복수의 ECC 워드들의 비트들 중 동일한 위치의 비트들은 복수의 층들 중 하나의 층에 저장될 수 있다. 말하자면, 복수의 ECC 워드들을 구성하는 비트들 중 ECC 워드 내에서의 위치 값이 동일한 비트들은 복수의 층들 중 다수의 층에 분산되지 않고, 하나의 층에만 모여서 저장될 수 있다.Bits of the same position among the bits of the plurality of ECC words may be stored in one of the plurality of layers. That is to say, the bits having the same positional value in the ECC word among the bits constituting the plurality of ECC words can be collected and stored in only one layer without being distributed among the plurality of the plurality of layers.

또는, 복수의 층들(120) 중 제m 층은 복수의 ECC 워드들의 비트들 중 제m 번째 비트들을 저장할 수 있다. m은 1 이상 m 이하의 정수일 수 있다. 말하자면, 복수의 ECC 워드들의 비트들 중 제1 비트들은 복수의 층들(120) 중 제1 층에 저장될 수 있고, 복수의 ECC 워드들의 비트들 중 제2 비트들은 복수의 층들(120) 중 제2 층에 저장될 수 있다. 예컨대, 4 개의 비트들로 구성된 ECC 워드의 비트들은 4 개의 층으로 구성된 복수의 층들(120)에 각각 저장될 수 있다.Alternatively, the mth layer of the plurality of layers 120 may store the m-th bits of the bits of the plurality of ECC words. m may be an integer of 1 or more and m or less. In other words, the first of the bits of the plurality of ECC words may be stored in the first of the plurality of layers 120, and the second of the bits of the plurality of ECC words may be stored in the first of the plurality of layers 120 It can be stored on the second floor. For example, the bits of the ECC word composed of four bits may be stored in a plurality of layers 120 of four layers, respectively.

ECC 워드를 구성하는 비트들의 개수가 복수의 층들(120)을 구성하는 층들의 개수보다 많은 경우, 복수의 층들(120) 중 일부의 층들에는 동일한 ECC 워드의 복수의 비트들이 저장될 수 있다.If the number of bits constituting the ECC word is greater than the number of layers constituting the plurality of layers 120, a plurality of bits of the same ECC word may be stored in some layers of the plurality of layers 120.

말하자면, 복수의 층들은 각각 ECC 워드들의 비트들 중 하나 이상의 비트들을 저장할 수 있다. 예컨대, 제1 번째 비트들 및 제2 번째 비트들은 복수의 층들(120) 중 제1 층에 저장될 수 있고, 예컨대, 제3 번째 비트들 및 제4 번째 비트들은 복수의 층들(120) 중 제2 층에 저장될 수 있다.That is to say, the plurality of layers may each store one or more bits of the bits of the ECC words. For example, the first and second bits may be stored in the first of the plurality of layers 120, e.g., the third and fourth bits may be stored in the first layer of the plurality of layers 120. For example, It can be stored on the second floor.

복수의 층들(120) 중 제m 층은 복소의 ECC 워드들의 비트들 중 제m 비트군을 저장할 수 있다. The mth layer of the plurality of layers 120 may store the mth bit group of the bits of the complex ECC words.

제m 비트군은 ECC 워드의 하나 이상의 비트들일 수 있다. 예컨대, 제1 비트군은 제1 비트 및 제2 비트일 수 있다. 제1 비트군 내지 제n 비트군의 모든 비트들은 ECC 워드들의 모든 비트들일 수 있다. ECC 워드의 하나 이상의 비트들 중 인접한 비트들이 하나의 비트군을 형성할 수 있다. 또는, ECC 워드의 하나 이상의 비트들은 비트들의 위치의 값을 n으로 나눈 나머지에 따라 특정한 비트군에 포함될 수 있다. 예컨대, n의 값이 4일 때, 제1 번째 비트, 제5 번째 비트 및 제9 번째 비트는 제1 비트군에 포함될 수 있고, 제4 번째 비트, 제8 번째 비트 및 제12 번째 비트는 제4 비트군에 포함될 수 있다.The mth bit group may be one or more bits of the ECC word. For example, the first bit group may be a first bit and a second bit. All bits of the first through nth bit groups may be all bits of the ECC words. Adjacent bits of one or more bits of the ECC word may form a group of bits. Alternatively, one or more bits of the ECC word may be included in a particular group of bits depending on the remainder of dividing the value of the position of the bits by n. For example, when the value of n is 4, the first bit, the fifth bit and the ninth bit may be included in the first bit group, and the fourth bit, the eighth bit and the twelfth bit may be included in the first bit group. May be included in the 4-bit group.

ECC 워드를 구성하는 비트들의 개수가 복수의 층들(120)을 구성하는 층들의 개수보다 적은 경우, 복수의 층들(120) 중 일부의 층들에는 특정 ECC 워드의 비트가 저장되지 않을 수 있다.If the number of bits constituting the ECC word is smaller than the number of the layers constituting the plurality of layers 120, bits of a specific ECC word may not be stored in some layers of the plurality of layers 120.

복수의 ECC 워드들의 각 ECC 워드의 비트들의 복수의 층들(120) 내에서의 위치들은 서로 상이할 수 있다. 각 ECC 워드를 구성하는 비트들은 복수의 층들(120)에 각각 저장될 수 있다. 동일한 ECC 워드를 구성하는 비트들의 복수의 층들(120) 내에서의 위치는 모두 상이할 수 있다.The positions of the bits of each ECC word of the plurality of ECC words in the plurality of layers 120 may be different from each other. The bits comprising each ECC word may be stored in a plurality of layers 120, respectively. The positions of the bits constituting the same ECC word in the plurality of layers 120 may all be different.

예컨대, 4 개의 층으로 구성된 복수의 층들(120)에 8 개의 ECC 워드들을 구성하는 32 비트가 저장되는 경우, 각 ECC 워드를 구성하는 비트들의 복수의 층들(120) 내에서의 위치는 모두 상이할 수 있다.For example, when 32 bits constituting eight ECC words are stored in a plurality of four-layered layers 120, the positions of the bits constituting each ECC word in the plurality of layers 120 are all different .

예컨대, 도 4와 같은 방식으로, 순차적으로 복수의 층들(120)의 각 층에 제1 내지 제8 ECC 워드들의 각각의 비트를 하나씩 저장하면 각 ECC 워드를 구성하는 비트들의 복수의 층들(120) 내에서의 위치는 서로 상이할 수 있다.For example, by storing each bit of the first through eighth ECC words in each layer of the plurality of layers 120 one by one in the same manner as in Fig. 4, the plurality of layers 120 of the bits constituting each ECC word, May be different from each other.

복수의 ECC 워드들의 각 ECC 워드의 비트들의 복수의 층들(120) 내에서의 위치들은 복수의 층들(120)의 순서에 따라 쉬프트될 수 있다.The positions of the bits of each ECC word of the plurality of ECC words in the plurality of layers 120 may be shifted in the order of the plurality of layers 120.

도 1의 제어부(130)는 복수의 ECC 워드들의 각 ECC 워드의 비트들의 복수의 층들(120) 내에서의 위치들을 복수의 층들(120)의 순서에 따라 쉬프트할 수 있다(410). 제어부(130)에 의해, ECC 워드의 비트가 저장되는 복수의 층들(120) 내에서의 위치들이 쉬프트됨으로써, 복수의 층들(120)의 각각에 저장되는 비트들은 쉬프트된 위치들에 저장될 수 있다.The control unit 130 of FIG. 1 may shift 410 positions of the bits of each ECC word in the plurality of layers 120 of the plurality of ECC words according to the order of the plurality of layers 120. The control unit 130 shifts the positions in the plurality of layers 120 in which the bits of the ECC word are stored so that the bits stored in each of the plurality of layers 120 can be stored in shifted positions .

제어부(130)는 복수의 층들(120)에 저장되는 ECC 워드를 구성하는 비트들의 각각을 복수의 층들(120) 내에서 서로 상이한 위치에 저장하도록 상술된 쉬프트를 수행할 수 있다.The control unit 130 may perform the shift described above to store each of the bits constituting the ECC word stored in the plurality of layers 120 in a plurality of the layers 120 at different positions from each other.

상술된 쉬프트는 소정의 개수의 비트만큼의 비트 쉬프트일 수 있다. 제어부(130)에 의해, ECC 워드의 비트가 저장되는 복수의 층들(120) 내에서의 위치들이 소정의 개수의 비트만큼 쉬프트됨으로써, 복수의 층들(120)의 각각에 저장되는 비트들은 소정의 비트만큼 쉬프트된 위치들에 저장될 수 있다.The shift described above may be bit shifted by a predetermined number of bits. The positions stored in the plurality of layers 120 in which the bits of the ECC word are stored are shifted by a predetermined number of bits by the control unit 130 so that the bits stored in each of the plurality of layers 120 are the predetermined bits Lt; / RTI > shifted positions.

복수의 층들(120) 내에서의 위치들은 복수의 층들(120)의 순서에 따라 쉬프트될 수 있다. The positions within the plurality of layers 120 may be shifted in the order of the plurality of layers 120.

예컨대, 제어부(130)는 n 개의 층으로 구성된 복수의 층들(120)의 제m 층에 있어서, 제m 층이 복수의 ECC 워드들의 비트들 중 제m 번째 비트들을 저장하는 경우 제m 층이 포함하는 위치들을 2 * (m-1) 비트만큼 쉬프트시킬 수 있다. 예컨대, 복수의 층들(120)의 제1 층, 제2 층, 제3 층 및 제4 층이 포함하는 위치들을 0 비트, 2 비트, 4 비트 및 6 비트만큼 각각 쉬프트시킬 수 있다. For example, in the m-th layer of the plurality of layers 120 composed of n layers, the controller 130 may include the m-th layer when the m-th layer stores the m-th bits of the bits of the plurality of ECC words Can be shifted by 2 * (m-1) bits. For example, positions included in the first layer, the second layer, the third layer, and the fourth layer of the plurality of layers 120 may be shifted by 0 bit, 2 bits, 4 bits, and 6 bits, respectively.

복수의 층들(120) 내에서의 위치들은 복수의 층들(120)의 각 층에 대해 독립적으로 쉬프트될 수 있다. Positions within the plurality of layers 120 may be independently shifted for each layer of the plurality of layers 120. [

예컨대, 제어부(130)는 4 개의 층으로 구성된 복수의 층들(120)의 제1 층, 제2 층, 제3 층 및 제 4층의 각각이 포함하는 위치들을 각각 서로 상이한 비트만큼 쉬프트시킬 수 있다. For example, the controller 130 may shift positions included in each of the first layer, the second layer, the third layer, and the fourth layer of the plurality of layers 120 of four layers by different bits from each other .

복수의 층들(120) 내에서의 위치들이 쉬프트됨에 따라, 복수의 ECC 워드들의 각 ECC 워드의 비트들의 복수의 층들(120) 내에서의 위치들은 서로 상이할 수 있다As positions within the plurality of layers 120 are shifted, the positions of the bits of each ECC word of the plurality of ECC words in the plurality of layers 120 may be different from each other

앞서 도 1 내지 도 3을 참조하여 설명된 기술적 내용들이 그대로 적용될 수 있으므로, 보다 상세한 설명은 이하 생략하기로 한다.
The technical contents described with reference to Figs. 1 to 3 can be applied as it is, and a detailed description will be omitted below.

도 5는 일 실시예에 따른 3 차원 적층 구조의 반도체 장치의 동작 방법을 나타내는 흐름도이다.5 is a flowchart showing a method of operating a semiconductor device of a three-dimensional laminated structure according to an embodiment.

단계(510)에서, 반도체 기판(110) 및 반도체 기판(110) 상에 수직으로 적층된 복수의 층들(120)을 포함하는 3 차원 적층 구조의 반도체 장치(100)는ECC 워드의 복수의 비트들을 상기 복수의 층들에 분할하여 저장할 수 있다.In step 510, a three-dimensional stacked semiconductor device 100 including a plurality of vertically stacked layers 120 on a semiconductor substrate 110 and a semiconductor substrate 110 includes a plurality of bits of an ECC word, And may be divided and stored in the plurality of layers.

또는, 제어부(130)는 ECC 워드의 복수의 비트들을 상기 복수의 층들에 분할하여 저장할 수 있다.Alternatively, the controller 130 may divide and store a plurality of bits of the ECC word into the plurality of layers.

복수의 비트들 중 적어도 2 개의 비트들의 층 내의 위치들은 서로 상이할 수 있다.The positions in the layer of at least two of the plurality of bits may be different from each other.

단계(520)에서, 반도체 장치(100)는 ECC 워드를 사용하여 상기 ECC 워드에 대응하는 데이터의 오류를 검출 및 정정할 수 있다.In step 520, the semiconductor device 100 may use an ECC word to detect and correct errors in the data corresponding to the ECC word.

또는, 제어부(130)는 ECC 워드를 사용하여 상기 ECC 워드에 대응하는 데이터의 오류를 검출 및 정정할 수 있다.Alternatively, the control unit 130 may detect and correct an error of data corresponding to the ECC word using the ECC word.

ECC 워드는, ECC 워드에 대응하는 1 비트의 데이터 오류를 정정 및 2 비트의 데이터 오류를 검출하기 위해 사용될 수 있다.The ECC word can be used to correct a 1-bit data error corresponding to the ECC word and to detect 2-bit data errors.

앞서 도 1 내지 도 4를 참조하여 설명된 기술적 내용들이 그대로 적용될 수 있으므로, 보다 상세한 설명은 이하 생략하기로 한다.
The technical contents described above with reference to Figs. 1 to 4 can be applied as they are, so that a more detailed description will be omitted below.

도 6은 일례에 따른 ECC 워드의 복수의 비트들을 복수의 층들에 분할하여 저장하는 단계를 나타내는 흐름도이다.6 is a flowchart illustrating a step of dividing and storing a plurality of bits of an ECC word according to an example into a plurality of layers.

도 1, 도 2, 도 4 및 도 5에서 전술된 것과 같이, 복수의 ECC 워드들의 비트들 중 동일한 위치의 비트들은 복수의 층(120)들 중 하나의 층에 저장될 수 있다.1, 2, 4, and 5, the bits of the same position among the bits of the plurality of ECC words may be stored in one of the plurality of layers 120.

예컨대, 복수의 층들(120) 중 제m 층은 복수의 ECC 워드들의 비트들 중 제m 번째 비트들을 저장할 수 있다. m은 1 이상 n 이하의 정수일 수 있다.For example, the mth layer of the plurality of layers 120 may store the m-th bits of the bits of the plurality of ECC words. m may be an integer of 1 or more and n or less.

도 5를 참조하여 전술된 단계(510)는 후술될 단계(610)를 포함할 수 있다.Step 510 described above with reference to FIG. 5 may include step 610 described below.

단계(610)에서, 제어부(130)는 복수의 ECC 워드들의 비트들 중 동일한 위치의 비트들을 복수의 층(120)들 중 하나의 층에 저장할 수 있다.In step 610, the control unit 130 may store bits of the same position among the bits of the plurality of ECC words in one of the plurality of layers 120. [

예컨대, 제어부(130)는 복수의 층들(120) 중 제m 층에 복수의 ECC 워드들의 비트들 중 제m 번째 비트를 저장할 수 있다.For example, the controller 130 may store the m-th bit of the bits of the plurality of ECC words in the mth layer of the plurality of layers 120. [

m은 2 이상의 정수일 수 있다.m may be an integer of 2 or more.

복수의 ECC 워드들의 각 ECC 워드의 비트들의 복수의 층들(120) 내에서의 위치들은 서로 상이할 수 있다.The positions of the bits of each ECC word of the plurality of ECC words in the plurality of layers 120 may be different from each other.

단계(510)는 도 4를 참조하여 전술된 단계(410)를 더 포함할 수 있다. 말하자면, 단계(510)에서, 제어부(130)는 복수의 ECC 워드들의 각 ECC 워드의 비트들의 복수의 층들(120) 내에서의 위치들을 복수의 층들(120)의 순서에 따라 쉬프트할 수 있다. 단계(410)가 수행된 후, 쉬프트된 위치에 따라서 단계(510)가 수행될 수 있다.Step 510 may further include step 410 described above with reference to FIG. That is to say, at step 510, the control unit 130 may shift positions within the plurality of layers 120 of bits of each ECC word of the plurality of ECC words according to the order of the plurality of layers 120. [ After step 410 is performed, step 510 may be performed depending on the shifted position.

앞서 도 1 내지 도 5 를 참조하여 설명된 기술적 내용들이 그대로 적용될 수 있으므로, 보다 상세한 설명은 이하 생략하기로 한다.
The technical contents described above with reference to Figs. 1 to 5 may be applied as they are, so that a more detailed description will be omitted below.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to an embodiment may be implemented in the form of a program command that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like, alone or in combination. The program instructions to be recorded on the medium may be those specially designed and configured for the embodiments or may be available to those skilled in the art of computer software. Examples of computer-readable media include magnetic media such as hard disks, floppy disks and magnetic tape; optical media such as CD-ROMs and DVDs; magnetic media such as floppy disks; Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

100: 반도체 장치
110: 반도체 기판
120: 복수의 층들
130: 제어부
240: 위치
300: 저장 행렬100: semiconductor device
110: semiconductor substrate
120: a plurality of layers
130:
240: Location
300: storage matrix

Claims (18)

3 차원 적층 구조의 반도체 장치에 있어서,
반도체 기판; 및
상기 반도체 기판 상에 수직으로 적층된 복수의 층들
을 포함하고,
상기 반도체 장치가 저장하는 ECC 워드의 복수의 비트들은 상기 복수의 층들에 분할하여 저장되고, 상기 복수의 비트들 중 적어도 2 개의 비트들의 층 내의 위치들은 서로 상이하고,
상기 복수의 층들은 n 개이고,
상기 복수의 층들의 각각은 x 개의 비트들을 저장할 수 있고,
상기 x 개의 비트들은 층 내에서의 서로 상이한 위치들에 각각 저장되고,
n은 2 이상의 정수고,
x는 2 이상의 정수고,
n * x의 저장 행렬은 상기 복수의 층들의 서로 상이한 위치들에 저장된 비트들을 나타내고,
상기 저장 행렬의 열들은 상기 서로 상이한 위치들에 각각 대응하고,
부분 행렬은 상기 저장 행렬의 x 개의 열들 중 하나 이상의 열들로 구성된 행렬이고, 상기 부분 행렬의 원소들은 2 개 이상의 ECC 워드들의 비트들에 각각 대응하는, 3 차원 적층 구조의 반도체 장치.In a semiconductor device having a three-dimensional stacked structure,
A semiconductor substrate; And
A plurality of vertically stacked layers on the semiconductor substrate
/ RTI >
Wherein a plurality of bits of an ECC word stored by the semiconductor device are divided and stored in the plurality of layers, positions in at least two bits of the plurality of bits are different from each other,
Wherein the plurality of layers are n,
Each of the plurality of layers may store x bits,
The x bits are stored in different locations in the layer, respectively,
n is an integer of 2 or more,
x is an integer of 2 or more,
The storage matrix of n * x represents the bits stored in different locations of the plurality of layers,
Wherein the columns of the storage matrix correspond to the different locations,
Wherein the partial matrix is a matrix composed of one or more columns of x columns of the storage matrix, and the elements of the partial matrix each correspond to bits of two or more ECC words. 제1항에 있어서,
상기 복수의 비트들의 층 내의 위치들은 서로 상이한, 3 차원 적층 구조의 반도체 장치.The method according to claim 1,
Wherein positions in the layers of the plurality of bits are different from each other. 제1항에 있어서,
상기 복수의 층들은 각각 상기 복수의 비트들 중 적어도 하나의 비트를 저장하는, 3 차원 적층 구조의 반도체 장치.The method according to claim 1,
The plurality of layers each storing at least one bit of the plurality of bits. 제1항에 있어서,
상기 위치들은 수평 위치인, 3 차원 적층 구조의 반도체 장치.The method according to claim 1,
Wherein the positions are horizontal positions. 제1항에 있어서,
상기 위치들은 층 내의 저장 공간에서의 논리적 위치인, 3 차원 적층 구조의 반도체 장치.The method according to claim 1,
Wherein said locations are logical locations in a storage space within a layer. 제1항에 있어서,
상기 위치들은 2 차원 평면 상의 위치인, 3 차원 적층 구조의 반도체 장치.The method according to claim 1,
Wherein the positions are positions on a two-dimensional plane. 제1항에 있어서,
상기 복수의 층들의 수직 방향으로 저장된 비트들은 적어도 2 개의 상이한 ECC 워드들의 비트인, 3 차원 적층 구조의 반도체 장치.The method according to claim 1,
Wherein bits stored in the vertical direction of the plurality of layers are bits of at least two different ECC words. 제1항에 있어서,
상기 복수의 층들의 수직 방향으로 저장된 비트들은 각각 서로 상이한 ECC 워드의 비트인, 3 차원 적층 구조의 반도체 장치.The method according to claim 1,
Wherein bits stored in the vertical direction of the plurality of layers are bits of ECC words that are different from each other. 삭제delete 제1항에 있어서,
상기 하나 이상의 열들은 상기 서로 상이한 위치들 중 물리적으로 인접한 위치들에 대응하는 열들인, 3 차원 적층 구조의 반도체 장치.The method according to claim 1,
Wherein the one or more columns are columns corresponding to physically adjacent positions among the mutually different positions. 제1항에 있어서,
복수의 ECC 워드들의 비트들 중 동일한 위치의 비트들은 상기 복수의 층들 중 하나의 층에 저장되고,
상기 복수의 ECC 워드들의 각 ECC 워드의 비트들의 상기 복수의 층들 내에서의 위치들은 서로 상이한, 3 차원 적층 구조의 반도체 장치.The method according to claim 1,
Bits of the same position among the bits of the plurality of ECC words are stored in one of the plurality of layers,
Wherein the positions of the bits of each ECC word of the plurality of ECC words in the plurality of layers are different from each other. 제1항에 있어서,
상기 복수의 ECC 워드들의 각 ECC 워드의 비트들의 상기 복수의 층들 내에서의 위치들은 상기 복수의 층들의 순서에 따라 쉬프트된, 3 차원 적층 구조의 반도체 장치.The method according to claim 1,
Wherein the positions of the bits of each ECC word of the plurality of ECC words in the plurality of layers are shifted according to the order of the plurality of layers. 제12항에 있어서,
상기 쉬프트는 소정의 개수의 비트만큼의 비트 쉬프트인, 3 차원 적층 구조의 반도체 장치.13. The method of claim 12,
Wherein the shift is bit shifted by a predetermined number of bits. 제1항에 있어서,
상기 ECC 워드를 사용함으로써 1 비트의 데이터 오류 정정 및 2 비트의 데이터 오류 검출(Single-Error Correction/ Double-Error Detection; SEC/DED)을 수행하는 제어부를 더 포함하는, 3 차원 적층 구조의 반도체 장치.The method according to claim 1,
Further comprising a controller for performing a 1-bit data error correction and a 2-bit data error detection (SEC / DED) by using the ECC word. . 반도체 기판 및 상기 반도체 기판 상에 수직으로 적층된 복수의 층들을 포함하는 3 차원 적층 구조의 반도체 장치가 수행하는,
ECC 워드의 복수의 비트들을 상기 복수의 층들에 분할하여 저장하는 단계 - 상기 복수의 비트들 중 적어도 2 개의 비트들의 층 내의 위치들은 서로 상이하고, 상기 복수의 층들은 n 개이고, 상기 복수의 층들의 각각은 x 개의 비트들을 저장할 수 있고, 상기 x 개의 비트들은 층 내에서의 서로 상이한 위치들에 각각 저장되고, n은 2 이상의 정수고, x는 2 이상의 정수고, n * x의 저장 행렬은 상기 복수의 층들의 서로 상이한 위치들에 저장된 비트들을 나타내고, 상기 저장 행렬의 열들은 상기 서로 상이한 위치들에 각각 대응하고, 부분 행렬은 상기 저장 행렬의 x 개의 열들 중 하나 이상의 열들로 구성된 행렬이고, 상기 부분 행렬의 원소들은 2 개 이상의 ECC 워드들의 비트들에 각각 대응함 -; 및
상기 ECC 워드들을 사용하여 상기 ECC 워드들에 대응하는 데이터의 오류를 검출 및 정정하는 단계
를 포함하는, 3 차원 적층 구조의 반도체 장치의 동작 방법.A semiconductor device having a three-dimensional stacked structure including a semiconductor substrate and a plurality of layers vertically stacked on the semiconductor substrate,
Dividing and storing a plurality of bits of an ECC word into the plurality of layers, the locations in at least two bits of the plurality of bits being different from one another, the plurality of layers being n, Each of which can store x bits, wherein the x bits are stored in different locations in the layer, n is an integer greater than or equal to 2, x is an integer greater than or equal to 2, Wherein the columns of the storage matrix correspond to different positions from each other, the partial matrix is a matrix composed of one or more columns of x columns of the storage matrix, The elements of the submatrix correspond to the bits of two or more ECC words, respectively; And
Detecting and correcting errors in the data corresponding to the ECC words using the ECC words
Dimensional structure of the semiconductor device. 삭제delete 삭제delete 삭제delete
KR1020130093807A 2013-08-07 2013-08-07 3d stacked semiconductor device using ecc word and method for operating thereof Expired - Fee Related KR101424402B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130093807A KR101424402B1 (en) 2013-08-07 2013-08-07 3d stacked semiconductor device using ecc word and method for operating thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130093807A KR101424402B1 (en) 2013-08-07 2013-08-07 3d stacked semiconductor device using ecc word and method for operating thereof

Publications (1)

Publication Number Publication Date
KR101424402B1 true KR101424402B1 (en) 2014-07-29

Family

ID=51743183

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130093807A Expired - Fee Related KR101424402B1 (en) 2013-08-07 2013-08-07 3d stacked semiconductor device using ecc word and method for operating thereof

Country Status (1)

Country Link
KR (1) KR101424402B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102125350B1 (en) 2019-01-30 2020-06-22 연세대학교 산학협력단 Stacked Memory Apparatus Using Error Correction Code and Repair Method Thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008112503A (en) * 2006-10-30 2008-05-15 Elpida Memory Inc Stacked memory
KR20080080882A (en) * 2007-03-02 2008-09-05 삼성전자주식회사 Multi-layered semiconductor memory device having ECC layer and error detection and correction method using same
KR20110105257A (en) * 2010-03-18 2011-09-26 삼성전자주식회사 Semiconductor memory device with stacked structure and error correction method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008112503A (en) * 2006-10-30 2008-05-15 Elpida Memory Inc Stacked memory
KR20080080882A (en) * 2007-03-02 2008-09-05 삼성전자주식회사 Multi-layered semiconductor memory device having ECC layer and error detection and correction method using same
KR20110105257A (en) * 2010-03-18 2011-09-26 삼성전자주식회사 Semiconductor memory device with stacked structure and error correction method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102125350B1 (en) 2019-01-30 2020-06-22 연세대학교 산학협력단 Stacked Memory Apparatus Using Error Correction Code and Repair Method Thereof
US11315657B2 (en) 2019-01-30 2022-04-26 Industry-Academic Cooperation Foundation, Yonsei University Stacked memory apparatus using error correction code and repairing method thereof

Similar Documents

Publication Publication Date Title
KR101668972B1 (en) Apparatus and method for error detection and correction
KR102758952B1 (en) Error correction code circuit, semiconductor memory device and memory system
US10580719B2 (en) Semiconductor memory device providing analysis and correcting of soft data fail in stacked chips
KR101908206B1 (en) Memory module
US9953702B2 (en) Semiconductor memory devices, memory systems including the same and methods of operating the same
US9768129B2 (en) Semiconductor device including three-dimensional crack detection structure
US20190164621A1 (en) Semiconductor memory device and method of operating the same
TWI615911B (en) Through-hole redundancy scheme and structure using decoder/encoder
KR101626040B1 (en) High reliability memory controller
US20130083591A1 (en) Alternating Wordline Connection in 8T Cells for Improving Resiliency to Multi-Bit SER Upsets
KR102408658B1 (en) Semiconductor memry device
KR20210138241A (en) Memory controller, memory system and memory module
US8040726B2 (en) Flash memory device and layout method of the flash memory device
KR101424402B1 (en) 3d stacked semiconductor device using ecc word and method for operating thereof
US12212339B2 (en) Error correction circuit, memory system, and error correction method
KR101579194B1 (en) Memory access method and memory apparatus
US9275687B2 (en) Semiconductor chips
TW548655B (en) MRAM-module arrangement
US10170171B2 (en) 3D spinram
US11836044B2 (en) Error coalescing
KR101508836B1 (en) 3d stacked semiconductor device and method for operating thereof
US20230052161A1 (en) Method of operating nonvolatile memory device, nonvolatile memory device and memory controller performing the same
CN116206666A (en) Semiconductor memory device and method of operating the same
CN120183463A (en) 3D DRAM with inter-array CMOS architecture
US20240387462A1 (en) Semiconductor device and semiconductor package including the same

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

LAPS Lapse due to unpaid annual fee
P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20170723

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20170723

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000