KR101236811B1 - 질화물계 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 질화물계 반도체 소자에 관한 것으로, 특히 GaN계 반도체 소자의 항복전압을 높이고 누설전류를 감소시키는 구조 및 그 제조방법에 관한 것이다.

본 발명의 일 실시예에 따른 GaN계 반도체 소자는, 절연성 기판과; 상기 절연성 기판 위에 형성되며, 고저항의 질화물계 반도체로 된 버퍼층과; 상기 버퍼층 위에 형성되며, 상기 버퍼층보다 밴드갭이 더 넓은 질화물계 반도체로 된 장벽층과; 상기 장벽층 위에 형성되며, 질화물계 반도체로 된 캡층과; 상기 캡층 위에 형성된 제1 오믹접합 메탈층과; 상기 제1 오믹접합 메탈층과 이격 배치된 쇼트키접합 메탈층 및 상기 쇼트기접합 메탈층의 측벽 에지부분에 형성되며, 상기 쇼트키접합 메탈층의 일부가 산화되어 형성된 제1 산화메탈층을 포함함을 특징으로 한다.

GaN계 반도체, 쇼트키 장벽 다이오드, 산화, 확산, 플로팅 메탈 링

Description

질화물계 반도체 소자 및 그 제조방법{GaN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

도 1은 본 발명의 일실시예에 따른 GaN 수평형 쇼트키 장벽 다이오드의 단면도,

도 2는 본 발명에 따른, 수평형 GaN 쇼트키장벽 다이오드의 Ni의 산화 및 확산시간에 따른 순방향 전류-전압 특성을 나타낸 도면,

도 3은 본 발명에 따른, 수평형 GaN 쇼트키 장벽 다이오드의 Ni의 산화 및 확산시간에 따른 누설전류특성을 나타낸 도면,

도 4는 본 발명에 따른, 수평형 GaN 쇼트키 다이오드의 플로팅 메탈 링의 개수에 따른 누설전류 특성을 나타낸 도면,

도 5는 본 발명의 다른 실시예에 따른 AlGaN/GaN 고속트랜지스터(HEMT)의 단면도,

도 6은 본 발명에 따른, Ni의 산화 및 확산시간에 따른 AlGaN/GaN HEMT의 누설전류특성을 나타낸 도면.

본 발명은 질화물계 반도체 소자에 관한 것으로, 특히 GaN계 반도체 소자의 항복전압을 높이고 누설전류를 감소시키는 구조 및 그 제조방법에 관한 것이다.

최근 와이드 밴드-갭 물질인 질화갈륨(GaN), 탄화규소(SiC) 등이 전력용 전기시스템에서 각광받고 있으며, 특히, GaN은 여타의 반도체 물질에 비해 우수한 물질적 특성을 가지고 있어 고전력 전기 시스템의 차세대 반도체 소자로 선행 연구되고 있다.

예를 들어, GaN 쇼트키 장벽 다이오드(Schottky barrier diode, SBD)는 와이드 밴드-갭 물질특성 및 높은 임계전계(>3MV/cm)특성에 의해 높은 항복전압, 낮은 누설전류 및 빠른 스위칭 속도를 갖는 등 우수한 전기적 특성을 나타낸다. 이에 따라 기존 실리콘 소자에 비해 높은 항복전압 및 낮은 온(ON)-저항 특성을 갖는 수평형 및 수직형 GaN 쇼트키 장벽 다이오드에 대한 개발이 진행 중이다.

GaN 쇼트키 접합 다이오드의 순방향과 역방향 특성을 개선하기 위해 쇼트키 접합용 메탈로써 Pt, Ir, Pd 등의 메탈이 이용되며, 이는 쇼트키 장벽 다이오드의 특성이 주로 쇼트키 메탈과 표면상태에 영향을 받기 때문이다.

그러나, 쇼트키 접합으로써 우수한 특성을 나타내는 메탈들은 고가이므로 Ni와 같은 일반적인 메탈을 이용하여 쇼트키 접합의 동작특성을 개선하는 방법이 요구되고 있다.

한편, 반도체 소자의 항복전압을 증가시키기 위한 에지마감(edge termination)기술로써 수평형 플로팅 가드링(planar floating guard ring)이 주로 이용되고 있다.

그러나, GaN 소자는 P-타입 도핑이 어렵기 때문에 수평형 플로팅 가드링을 설계하는 것이 현재 기술수준으로는 구현이 어려운 문제점이 있다.

따라서, 본 발명의 목적은 저가의 메탈을 이용해서 질화물계 반도체 소자의 항복전압특성을 획기적으로 개선하고 누설전류를 감소시키는 GaN계 반도체 소자 및 그 제조방법을 제공함에 있다.

본 발명의 다른 목적은, P-타입 도핑이 어려운 GaN계 반도체 소자에 에지마감기술을 적용할 수 있도록 하는 GaN계 반도체 소자를 제공함에 있다.

본 발명의 또 다른 목적은, 간단한 공정을 통해 GaN계 반도체 소자에 에지마감기술을 적용할 수 있도록 하는 GaN계 반도체 소자의 제조방법을 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 GaN계 반도체 소자는, 절연성 기판과; 상기 절연성 기판 위에 형성되며, 고저항의 질화물계 반도체로 된 버퍼층과; 상기 버퍼층 위에 형성되며, 상기 버퍼층보다 밴드갭이 더 넓은 질화물계 반도체로 된 장벽층과; 상기 장벽층 위에 형성되며, 질화물계 반도체로 된 캡층과; 상기 캡층 위에 형성된 제1 오믹접합 메탈층과; 상기 제1 오믹접합 메탈층과 이격 배치된 쇼트키접합 메탈층 및 상기 쇼트기접합 메탈층의 측벽 에지부분에 형성되며, 상기 쇼트키접합 메탈층의 일부가 산화되어 형성된 제1 산화메탈층을 포함함을 특징으로 한다.

바람직하게는, 상기 GaN계 반도체 소자는 역방향 바이어스시에 상기 쇼트키 메탈의 에지부분에 걸리는 전계집중현상을 완화시키도록 상기 제1 오믹접합 메탈층과 상기 쇼트키접합 메탈층의 사이에 형성된 플로팅 메탈 링을 더 포함한다. 또한, 상기 플로팅 메탈 링은 상기 쇼트키접합 메탈층과 동일물질로 구성되며, 그 측벽에 상기 쇼트키접합 메탈층의 일부가 산화되어 형성된 제2 산화메탈층을 더 포함함을 특징으로 한다.

상기 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 GaN계 반도체 소자의 제조방법은, 절연성 기판 위에 비도핑 GaN 버퍼층을 성장시키는 과정과; 상기 GaN 버퍼층 위에 AlGaN 장벽층 및 GaN 캡층을 차례로 증착하는 과정과; 상기 GaN 캡층 위에 Ti/Al/Ni/Au를 차례로 증착한 후 리프트-오프 공정에 의해 패터닝하여 오믹접합 메탈층을 형성하는 과정과; 상기 제1 오믹접합 메탈층이 형성된 부분을 제외한 상기 GaN 캡층 위에 Ni/Au를 차례로 증착한 후, 리프트-오프 공정에 의해 패터닝하여 쇼트키접합 메탈층 및 적어도 하나의 플로팅 메탈 링을 형성하는 과정; 및 상기 쇼트키접합 메탈층 및 플로팅 메탈 링의 측벽 에지 부분에 상기 Ni의 산화에 의한 NiO층을 형성하고, 상기 쇼트키접합 메탈층 및 플로팅 메탈 링의 Ni가 상기 GaN 캡층 내부로 확산되도록 열처리하는 과정을 포함함을 특징으로 한다.

바람직하게는, 상기 오믹접합 메탈층을 형성하는 과정은 상기 GaN계 반도체 소자가 다이오드 소자인 경우, 상기 플로팅 메탈 링과 상기 쇼트키접합 메탈층의 일측에만 오믹접합 메탈층을 형성하며, 상기 GaN계 반도체 소자가 트랜지스터 소자인 경우, 상기 플로팅 메탈 링과 상기 쇼트키접합 메탈층의 양측에 각각 오믹접합 메탈층을 형성하는 과정임을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

도 1은 본 발명에 따른 GaN계 반도체 소자의 일 실시예를 나타낸 것으로, 수평형 GaN 쇼트키 장벽 다이오드(100)의 단면도이다.

도 1을 참조하면, 본 발명에 따른 GaN 수평형 쇼트키 장벽 다이오드(100)는, 사파이어, SiC 등의 절연기판(101) 위에 차례로 형성된 AlN 결정핵 생성층(102), 비도핑 GaN 버퍼층(103), AlGaN 장벽층(104) 및 GaN 캡층(105)과; GaN 캡층(105) 위에 서로 이격 배치된 Ti/Al/Ni/Au 캐소드 전극(106) 및 Ni/Au 애노드 전극(107)과; 캐소드 전극(106)과 애노드 전극(107) 사이에 형성된 적어도 하나의 플로팅 메탈 링(Floating Metal Ring; FMR)(110a,110b,110c) 및 애노드 전극(107)의 측벽과 플로팅 메탈 링(110a,110b,110c)의 측벽에 형성된 산화메탈층(120)을 포함한다.

AlN 결정핵 생성층(102)은 절연성 기판으로 사용되는 사파이어 기판과 GaN계 반도체 사이의 결정격자의 부정합으로 인한 결함을 최소화하고, 사파이어 기판 위 에 GaN계 반도체 에피구조를 성장시키기 위한 것이다.

비도핑 GaN 버퍼층(103)과 AlGaN 장벽층(104)은 헤테로 구조(hetero-structure)로써, AlGaN 은 GaN보다 밴드갭이 더 넓으며, 비도핑 GaN 버퍼층(103)과 AlGaN 장벽층(104) 사이에 이차원 전자가스(two-dimensional electron gas; 2DEG) 농도를 갖는 채널을 형성한다. 2DEG는 높은 전자 이동도와 높은 캐리어 농도를 가지며, HEMT가 낮은 순방향 전압강하와 높은 항복 전압을 갖도록 한다.

GaN캡층(205)은 도핑되지 않으며, 항복전압개선 및 표면누설전류감소를 위한 에피층이다.

캐소드 전극(106)은 오믹 메탈로 Ti/Al/Ni/Au 적층구조이며, 애노드 전극(107)은 쇼트기 메탈로 Ni/Au 적층구조이다.

플로팅 메탈 링(110a,110b,110c)은, 역방향 바이어스시에 GaN 소자의 공핍영역(depletion region)이 쇼트키 메탈에 집중되어 쇼트키 메탈 에지부분에 높은 전계가 걸림으로 인해 항복이 일어나는 것을 방지하기 위한 것으로, GaN 소자의 공핍영역을 플로팅 메탈 링을 따라 확산시켜 쇼트키 메탈 에지부분에 걸리는 전계집중현상을 완화시킴으로써 GaN 소자의 항복전압을 개선한다.

산화메탈층(120)은 Ni/Au의 이층구조 에지부분이 산화되어 형성된 산화니켈(NiO)로써, 애노드 전극(107)의 에지부분 및 플로팅 메탈 링(110a,110b,110c)의 에지부분에 각각 형성된다. 산화메탈층(120)은 절연물질이기 때문에 누설전류를 통과시키지 않아 GaN 소자의 누설전류를 감소시키는데 중요한 역할을 한다.

상기 구조를 갖는, 수평형 GaN 쇼트키 장벽 다이오드의 제조공정은 다음과 같다.

먼저, C-평면 사파이어(sapphire) 기판(101) 위에 40um 두께의 AlN을 결정핵 생성층(102)으로 성장시키고, 3um 두께의 반-절연 GaN 층을 버퍼층(103)으로 성장시킨다. 버퍼층(103) 위에 33nm 두께의 도핑되지 않은 AlGaN 장벽층(104)을 증착하고, 5nm 두께의 도핑되지 않은 GaN 캡층(105)이 높은 항복전압과 낮은 누설전류 특성을 위해 마지막으로 증착된다.

캐소드 전극(106)으로 사용될 오믹메탈 증착에 앞서, 상기 웨이퍼를 HCl과 순수(DI)가 1:1 비율로 혼합된 용액에 넣어 자연산화막을 제거한 다음, 진공 전자총 증착기(e-gun evaporator)를 이용하여 오믹메탈을 순차적으로 증착한다. 오믹접합을 위한 다층메탈로는 Ti/Al/Ni/Au가 각각 20nm/80nm/20nm/100nm 두께로 적층된 구조이며, 리프트-오프 기술로 패턴 형성한다. 패턴 형성 후 오믹접합의 저항감소를 위해 N₂ 분위기, 850℃에서 RTA를 사용하여 30초간 어닐링(annealing)한다.

캐소드 전극(106) 형성 후에, GaN 캡층(105) 위에 쇼트키 접합 메탈로써 Ni/Au를 각각 50nm/150nm두께로 증착한다. 적층된 구조이며 진공 전자총 증착기(e-gun evaporator)를 사용하여 증착하며, 리프트-오프 기술을 통해 애노드 전극(107)과 3개의 플로팅 메탈 링(120a,120b,120c) 패턴을 동시에 형성한다. 원형의 쇼트키 접합의 지름은 300um이며, 쇼트키 접합과 오믹접합 사이의 거리는 100um이다. 또한, 플로팅 메탈 링(110a,110b,110c)의 폭은 20um이며, 주 접합으로부터의 거리는 5um이다.

Ni/Au 구조의 쇼트키 접합(107, 110a,110b,110c) 형성 후에 O₂ 분위기, 500℃ 온도 조건의 퍼니스에서 산화공정을 진행한다. 이때, Ni/Au의 이층구조 쇼트키 접합(107, 110a,110b,110c)의 에지부분이 산화되어 산화니켈층(NiO)(120)을 형성하며, 쇼트키 메탈인 Ni는 GaN 캡층(105)으로 확산된다. 산화니켈층(120)은 절연물질이기 때문에 누설전류를 통과시키지 않아 GaN 소자의 누설전류를 감소시키는데 중요한 역할을 한다.

도 2는 본 발명에 따라 제작된 수평형 GaN 쇼트키장벽 다이오드의 Ni의 산화 및 확산시간에 따른 순방향 전류-전압 특성을 나타낸 도면이다.

도 2를 참조하면, 500℃에서 1분 동안 Ni이 산화 및 확산된 후에는 소자의 순방향 전류-전압특성은 산화 및 확산전과 차이가 없다. 그러나 5분과 10분 산화공정 후에는 소자의 턴-온 전압이 1.1V에서 1.3V로 증가하였으며, 높은 애노드 바이어스 하에서 전류능력이 현저히 증가함을 알 수 있다. 또한, 10분 동안 Ni이 산화 및 확산된 후에는 쇼트키 접합의 이상지수(ideality factor)가 1.9에서 1.5로 개선된다. 수평형 GaN 쇼트키 장벽 다이오드의 순방향 특성 개선은 Ni의 산화에 의한 NiO의 형성, Ni의 확산에 의한 Ni와 GaN의 반응 등에 의한 것이다.

도 3은 수평형 GaN 쇼트키 장벽 다이오드의 Ni의 산화 및 확산시간에 따른 누설전류특성을 나타낸 것이다. GaN 소자는 역방향 특성인 항복전압과 누설전류 특성이 중요하며, 특히 고전압 스위치 소자로 이용될 경우는 더욱 중요하다.

도 3을 참조하며, 쇼트키 메탈인 Ni의 산화 및 확산이 5분이상 지속된 경우 소자의 누설전류는 1nA 부근으로 감소한다. 이는 쇼트키 메탈의 에지부분의 NiO 절연화 및 Ni의 확산에 의한 쇼트키 특성개선에 의한 것이다.

한편, 본 실시예의 도면에서는 플로팅 메탈 링(110a,110b,110c)이 3개인 경우를 도시하였으나, 플로팅 메탈 링의 개수가 증가할수록 주 쇼트키 접합 아래의 전계집중이 낮아지므로 누설전류가 감소한다.

도 4는 수평형 GaN 쇼트키 장벽 다이오드의 플로팅 메탈 링의 개수에 따른 누설전류 특성을 나타낸 것이다.

도 4를 참조하면, 플로팅 메탈 링의 개수가 증가할수록 소자의 누설전류는 감소하며, 항복전압은 증가한다. 3개의 플로팅 메탈 링이 설계된 경우 항복전압이 750V로써 우수한 역방향 전기적 특성을 나타냄을 알 수 있다. 따라서, 애노드 전극과 캐소드 전극 사이의 거리와 플로팅 메탈의 폭, 항복저항 등을 고려하여 최적화된 간격으로 다수 설계한다.

도 5는 본 발명에 따른 GaN계 반도체 소자의 다른 실시예를 나타낸 것으로, AlGaN/GaN 고전계 이동도 트랜지스터(HEMT)(200)의 단면도이다.

도 5를 참조하면, 본 발명에 따른 AlGaN/GaN 고속트랜지스터(200)는, 사파이어, SiC 등의 절연기판(201) 위에 차례로 형성된 AlN 결정핵 생성층(202), 비도핑 GaN 버퍼층(203), AlGaN 장벽층(204) 및 GaN 캡층(205)과; GaN 캡층(205) 위에 서로 이격 배치된 소스 전극(206) 및 드레인 전극(207)과; 소스 전극(206)과 드레인 전극(207) 사이에 형성된 게이트 전극(210)과; 게이트 전극(210)과 드레인 전극(207) 사이에 형성된 적어도 하나의 플로팅 메탈 링(Floating Metal Ring; FMR)(220a,220b,220c) 및 게이트 전극(210)의 측벽에지 및 플로팅 메탈 링(220a,220b,220c)의 측벽에지에 형성된 산화메탈층(230)을 포함한다.

AlN 결정핵 생성층(202)은 절연성 기판으로 사용되는 사파이어 기판과 GaN계 반도체 사이의 결정격자의 부정합으로 인한 결함을 최소화하고, 사파이어 기판 위에 GaN계 반도체 에피구조를 성장시키기 위한 것이다.

비도핑 GaN 버퍼층(203)과 AlGaN 장벽층(204)은 헤테로 구조(hetero-structure)로써, AlGaN 은 GaN보다 밴드갭이 더 넓으며, 비도핑 GaN 버퍼층(203)과 AlGaN 장벽층(204) 사이에 이차원 전자가스(two-dimensional electron gas;2DEG) 농도를 갖는 채널을 형성한다. 2DEG는 높은 전자 이동도를 가지며 고주파수에서 HEMT에 매우 높은 상호 컨덕턴스(trans-conductance)를 제공한다.

GaN캡층(205)은 도핑되지 않으며, 항복전압개선 및 표면누설전류감소를 위한 에피층이다.

소스 전극(206) 및 드레인 전극(207)은 오믹 메탈로 Ti/Al/Ni/Au 적층구조이며, 게이트 전극(210)은 쇼트기 메탈로 Ni/Au 적층구조이다.

플로팅 메탈 링(220a,220b,220c)은, 역방향 바이어스시에 GaN 소자의 공핍영역(depletion region)이 쇼트키 메탈에 집중되어 쇼트키 메탈 에지부분에 높은 전계가 걸림으로 인해 항복이 일어나는 것을 방지하기 위한 것으로, GaN 소자의 공핍영역을 플로팅 메탈 링을 따라 확산시켜 쇼트키 메탈 에지부분에 걸리는 전계집중현상을 완화시킴으로써 GaN 소자의 항복전압을 개선한다.

한편, 본 실시예의 도면에서는 플로팅 메탈 링(220a,220b,220c)이 3개인 경 우를 도시하였으나, 플로팅 메탈 링의 개수가 증가할수록 주 쇼트키 접합 아래의 전계집중이 낮아지므로 누설전류가 감소한다. 따라서, 에노드 전극과 캐소드 전극 사이의 거리와 플로팅 메탈의 폭, 항복저항 등을 고려하여 최적화된 간격으로 다수 설계한다.

산화메탈층(230)은 Ni/Au의 게이트 전극(210) 및 플로팅 메탈 링(220a,220b,220c)의 에지부분이 산화되어 형성된 산화니켈(NiO)로써, 절연물질이기 때문에 누설전류를 통과시키지 않아 GaN 소자의 누설전류를 감소시키는데 중요한 역할을 한다.

도 6은 쇼트키 메탈인 Ni의 산화 및 확산시간에 따른 AlGaN/GaN HEMT의 누설전류특성을 나타낸 것이다.

도 6에서, Ni이 산화 및 확산되지 않은 경우(61), AlGaN/GaN HEMT는 4.2uA의 높은 누설전류와 낮은 항복전압을 가지며, Ni의 산화 및 확산 전의 소자는 GaN 에피 웨이퍼의 결함이나 디스로케이션(dislocation)으로 인하여 역방향 특성이 불균일(non-uniform)하다. Ni의 산화 및 확산 후 소자의 누설전류는, 1분, 3분, 5분, 10분(61,62,63,64,65)으로 산화시간을 점차적으로 증가시킴에 따라 누설전류가 4.2uA(61)에서 3.3nA(65)로 크게 감소하며, 소자의 역방향 특성의 불균일성도 개선됨을 알 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 쇼트키 메탈의 산화 및 플로팅 메탈 링을 설계함으로써 수평형 GaN 쇼트키 장벽 다이오드, AlGaN/GaN HEMT 등의 GaN계 반도체소자의 다른 전기적 특성을 열화시키지 않으면서, 항복전압 및 누설전류특성을 개선한다.

또한, 본 발명은 GaN계 반도체 소자를 퍼니스(furnace)에서 산화시킴으로써 이루어지며, 플로팅 메탈 링은 패턴형성을 위한 마스크 패턴을 달리하는 것 외에 추가적인 공정을 필요로 하지 않는 등 공정과정이 간단하다.

따라서, 본 발명은 정류다이오드, 마이크로 증폭기 또는 고전압 스위치로 사용되는 GaN 소자의 항복전압 및 누설전류특성 개선에 유용하게 적용할 수 있다.

Claims (10)

1. 절연성 기판과;

   상기 절연성 기판 위에 형성되며, 질화물계 반도체로 된 버퍼층과;

   상기 버퍼층 위에 형성되며, 상기 버퍼층보다 밴드갭이 더 넓은 질화물계 반도체로 된 장벽층과;

   상기 장벽층 위에 형성되며, 질화물계 반도체로 된 캡층과;

   상기 캡층 위에 형성된 제1 오믹접합 메탈층과;

   상기 제1 오믹접합 메탈층과 이격 배치된 쇼트키접합 메탈층과;

   상기 쇼트키접합 메탈층의 측벽 에지부분에 형성되며, 상기 쇼트키접합 메탈층의 일부가 산화되어 형성된 제1 산화메탈층과;

   상기 제1 오믹접합 메탈층과 상기 쇼트키접합 메탈층의 사이에 형성된 적어도 하나의 플로팅 메탈 링을 포함함을 특징으로 하는 질화물계 반도체 소자.
2. 절연성 기판과;

   상기 절연성 기판 위에 형성되며, 질화물계 반도체로 된 버퍼층과;

   상기 버퍼층 위에 형성되며, 상기 버퍼층보다 밴드갭이 더 넓은 질화물계 반도체로 된 장벽층과;

   상기 장벽층 위에 형성되며, 질화물계 반도체로 된 캡층과;

   상기 캡층 위에 형성된 제1 오믹접합 메탈층과;

   상기 제1 오믹접합 메탈층과 이격 배치된 쇼트키접합 메탈층과;

   상기 쇼트키접합 메탈층의 측벽 에지부분에 형성되며, 상기 쇼트키접합 메탈층의 일부가 산화되어 형성된 제1 산화메탈층과;

   상기 쇼트키접합 메탈층과 일정 거리를 두고 연속적으로 적어도 2개 형성된 플로팅 메탈 링들을 포함함을 특징으로 하는 질화물계 반도체 소자.
3. 제1항 또는 제2항에 있어서, 상기 질화물계 반도체로 된 버퍼층과 상기 질화물계 반도체로 된 장벽층은 AlGaN/GaN 헤테로 구조임을 특징으로 하는 질화물계 반도체 소자.
4. 제1항 또는 제2항에 있어서, 상기 플로팅 메탈 링은 상기 쇼트키접합 메탈층과 동일 물질로 구성되며, 상기 플로팅 메탈 링은 그 측벽에 상기 쇼트키접합 메탈층의 일부가 산화되어 형성된 제2 산화메탈층을 더 포함함을 특징으로 하는 질화물계 반도체 소자.
5. 제1항 또는 제2항에 있어서, 상기 쇼트키접합 메탈층은 Ni/Au의 적층구조임을 특징으로 하는 질화물계 반도체 소자.
6. 제1항 또는 제2항에 있어서,

   상기 제1 오믹접합 메탈층은 캐소드 전극이며, 상기 쇼트키접합 메탈층은 에노드 전극으로써 기능하는 수평형 GaN 쇼트키장벽 다이오드임을 특징으로 하는 질화물계 반도체 소자.
7. 제1항 또는 제2항에 있어서,

   상기 쇼트키접합 메탈층과 이격 배치된 제2 오믹접합 메탈층을 더 포함하며,

   상기 제1 오믹접합 메탈층은 드레인 전극이며, 상기 제2 오믹접합 메탈층은 소스 전극이며, 상기 쇼트키접합 메탈층은 게이트 전극으로써 기능하는 GaN 고전자 이동도 트랜지스터(High Eelectrom Mobility Transistor)임을 특징으로 하는 질화물계 반도체 소자.
8. 절연성 기판 위에 비도핑 GaN 버퍼층을 성장시키는 과정과;

   상기 GaN 버퍼층 위에 AlGaN 장벽층 및 GaN 캡층을 차례로 증착하는 과정과;

   상기 GaN 캡층 위에 Ti/Al/Ni/Au를 증착한 후 리프트-오프 공정에 의해 패터닝하여 오믹접합 메탈층을 형성하는 과정과;

   상기 오믹접합 메탈층이 형성된 부분을 제외한 상기 GaN 캡층 위에 Ni/Au를 증착한 후, 리프트-오프 공정에 의해 패터닝하여 쇼트키접합 메탈층 및 적어도 하나의 플로팅 메탈 링을 형성하는 과정; 및

   상기 쇼트키접합 메탈층 및 상기 적어도 하나의 플로팅 메탈 링의 측벽 에지 부분에 상기 Ni의 산화에 의한 NiO층을 형성하고, 상기 쇼트키접합 메탈층 및 상기 적어도 하나의 플로팅 메탈 링의 Ni가 상기 GaN 캡층 내부로 확산되도록 열처리하는 과정을 포함하고,

   상기 적어도 하나의 플로팅 메탈 링은 상기 오믹접합 메탈층과 상기 쇼트키접합 메탈층의 사이에 형성된 것을 특징으로 하는 질화물계 반도체 소자의 제조방법.
9. 제8항에 있어서, 상기 오믹접합 메탈층을 형성하는 과정은,

   다이오드 소자를 형성하고자 할 경우, 상기 적어도 하나의 플로팅 메탈 링과 상기 쇼트키접합 메탈층의 일측에만 오믹접합 메탈층을 형성하는 과정이며,

   트랜지스터 소자를 형성하고자 할 경우, 상기 적어도 하나의 플로팅 메탈 링과 상기 쇼트키접합 메탈층의 양측에 각각 오믹접합 메탈층을 형성하는 과정임을 특징으로 하는 질화물계 반도체 소자의 제조방법.
10. 제8항에 있어서, 상기 열처리 과정은 500℃의 고온 및 산소분위기에서 이루어짐을 특징으로 하는 질화물계 반도체 소자의 제조방법.

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