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KR101203201B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR101203201B1
KR101203201B1 KR1020117000533A KR20117000533A KR101203201B1 KR 101203201 B1 KR101203201 B1 KR 101203201B1 KR 1020117000533 A KR1020117000533 A KR 1020117000533A KR 20117000533 A KR20117000533 A KR 20117000533A KR 101203201 B1 KR101203201 B1 KR 101203201B1
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etching
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에이치 니시무라
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도쿄엘렉트론가부시키가이샤
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Abstract

반도체 장치의 제조 방법은, 기판 상의 피에칭층 상에 제 1 유기막 패턴을 형성하는 공정과, 제 1 유기막 패턴을 등방적으로 피복하는 산화 실리콘막을 성막하는 공정과, 산화 실리콘막을 에칭하여 제 1 유기막 패턴의 라인부의 폭이 라인부의 표면을 등방적으로 피복하는 산화 실리콘막의 두께와 일정한 비율이 되도록 형성하는 공정과, 산화 실리콘막을 피복하는 제 2 유기막 패턴을 형성하는 공정과, 제 2 유기막 패턴으로 피복된 영역에서 측면부에 산화 실리콘막을 포함하는 제 2 마스크 패턴을 형성하는 공정과, 제 2 유기막 패턴으로 피복된 영역 이외의 영역에서 산화 실리콘막이 짝수 배열되어 이루어지는 제 3 마스크 패턴을 형성하는 공정을 가진다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 장치의 제조 방법, 이 제조 방법을 실행시키기 위한 프로그램 및 이 프로그램을 기록한 기록 매체에 관한 것으로, 특히 SWT(Side Wall Transfer)법을 포함하는 더블 패터닝법을 이용하여 반도체 장치를 제조하는 반도체 장치의 제조 방법, 이 제조 방법을 실행시키기 위한 프로그램 및 이 프로그램을 기록한 기록 매체에 관한 것이다.
종래부터 반도체 장치 등의 제조 공정에서는 반도체 웨이퍼 등의 기판에 플라즈마 에칭 등의 에칭 처리를 실시하여 미세한 회로 패턴 등을 형성하는 것이 행해지고 있다. 이러한 에칭 처리 공정에서는 포토레지스트를 이용한 포토리소그래피 공정에 의해 에칭 마스크를 형성하는 것이 행해지고 있다.
여기서, 포토리소그래피에서의 해상도는 프로세스 조건과 광학계로 정해지는 상수(k1), 노광광의 파장(λ), 렌즈의 개구 수(NA)를 이용하여 k1 × λ/NA로 나타난다. 또한, 개구 수(NA)는 굴절률(n)에 비례한다. 따라서, 노광에 이용되는 빛의 파장을 짧게 하여 광학계의 굴절률을 높임으로써 해상도는 낮아진다. 이 원리에 따라 미세화를 실현시키고 있는 예가 ArF 액침 리소그래피이다.
그런데, 반도체 장치의 최첨단 디자인 룰이 45 nm로부터 32 nm로 더욱 미세화되는 데에 수반하여, 포토레지스트막을 광학계를 이용하여 노광하고 현상하여 패턴을 형성하는 포토리소그래피만으로는 반도체 장치의 미세화에 추종할 수 없게 되고 있다. 따라서, 포토리소그래피 기술의 미세화에만 의존하지 않는 새로운 다양한 기술이 개발되고 있다. 그 하나로서 소위 더블 패터닝법(더블 패터닝 프로세스)이 있다. 이 더블 패터닝법은 제 1 마스크 패턴 형성 스텝과 이 제 1 마스크 패턴 형성 스텝 후에 행해지는 제 2 마스크 패턴 형성 스텝의 2 단계의 패터닝을 행함으로써, 1 회의 패터닝으로 에칭 마스크를 형성하는 경우보다 미세한 간격을 형성하는 것이다(예를 들면, 특허 문헌 1 참조.).
예를 들면, SiO2막 또는 Si3N4막 등을 희생막으로서 사용하고, 하나의 패턴의 양측의 측벽 부분에 마스크를 형성하여 사용하는 SWT(Side Wall Transfer)법을 이용하여, 처음에 포토레지스트막을 노광, 현상하여 얻어진 포토레지스트의 패턴보다 미세한 피치로 패터닝을 행하는 방법도 알려져 있다. 이 방법은 우선 포토레지스트의 패턴을 이용하여, 예를 들면 SiO2막의 희생막을 에칭하여 패터닝하고 이 SiO2막의 패턴 상에 Si3N4막 등을 형성한 후에 심부(芯部)가 되는 SiO2막의 측면을 피복하는 측벽부에만 Si3N4막이 남도록 에치백(etch back)하고, 이 후 웨트 에칭에 의해 심부의 SiO2막을 제거하고 남은 측벽부인 Si3N4막을 마스크로 하여 하층의 에칭을 행하는 것이다.
한편, 측벽부를 형성하는 막의 성막 기술에서는 보다 저온에서 성막하는 것이 요구된다. 이러한 저온에서 성막하는 기술로서는 가열 촉매체로 성막 가스를 활성화시킨 화학 기상 성장에 의해 행하는 방법이 알려져 있다(예를 들면, 특허 문헌 2 참조).
한편, SWT법에 의해 형성된 미세 패턴을 메모리 어레이 칩으로서 이용하여 반도체 장치를 제조하는 경우, 메모리 어레이 칩이 되는 영역과 분리되어 로직 디바이스가 되는 영역에서 로직 디바이스용의 패턴을 동시에 형성해야 한다. 이러한 메모리 어레이 칩용의 미세 패턴과 로직 디바이스용의 패턴을 동시에 형성하는 반도체 장치의 제조 방법으로서 이하와 같은 반도체 장치의 제조 방법이 있다. 즉, 메모리 어레이 칩이 되는 영역 및 로직 디바이스가 되는 영역을 포함하는 전체 면에 미세 패턴을 형성하기 위한 심부의 패턴을 형성하고, 이어서 로직 디바이스가 되는 영역에 있는 심부의 패턴을 포토레지스트막으로 피복하고, 이어서 메모리 어레이 칩이 되는 영역에 있는 심부의 패턴의 측면을 측벽부가 되는 막으로 피복하고, 이어서 심부의 패턴을 피복하는 막의 에치백과 이에 이어서 심부의 제거를 행하여 측벽부로 이루어지는 미세 패턴을 형성하고, 이어서 로직 디바이스가 되는 영역에 있는 심부의 패턴을 피복하고 있는 포토레지스트막을 제거한다. 이러한 반도체 장치의 제조 방법에 따르면, 메모리 어레이 칩용의 미세 패턴과 로직 디바이스용의 패턴을 동시에 형성할 수 있다(예를 들면, 특허 문헌 3 참조). 여기서, 메모리 어레이 칩이 되는 영역은 미세 패턴이 형성되기 때문에 패턴 밀도가 조밀한 영역, 로직 디바이스가 되는 영역은 미세 패턴보다 패턴 밀도가 성기기 때문에 패턴 밀도가 성긴 영역이라고 정의할 수 있다.
일본특허공개공보 2007-027742호 일본특허공개공보 2006-179819호 미국특허공보 7,429,533호
그런데, 상기한 SWT법을 포함하는 더블 패터닝법을 이용하여 반도체 장치를 제조하는 경우 다음과 같은 문제가 있었다.
종래 기술에서는, 하나의 패턴을 구성하는 심부(芯部)의 양측의 측벽을 피복하는 2 개의 측벽부를 미세한 라인 패턴을 가지는 마스크로서 남기기 때문에, 짝수 개의 미세한 라인 패턴(이하, 짝수 패턴이라고 함)을 형성하는 것은 용이하다. 그러나, 홀수 개(1 개를 포함함, 이하 동일)로 이루어지는 라인 패턴(이하, 홀수 패턴이라고 함)이 필요한 경우, 짝수 패턴을 형성하기 위한 금속 마스크를 이용한 포토리소그래피로 일괄적으로 형성하지 못하므로, 홀수 패턴을 형성하기 위한 별도의 금속 마스크를 새로 제작하고 이 금속 마스크를 이용하여 포토리소그래피의 공정을 새로 추가하여 행해야 한다고 하는 문제가 있었다.
또한, 짝수 패턴의 위치와 떨어진 위치에 고립된 라인 패턴(이하 고립 패턴이라고 함)이 필요한 경우에도 짝수 패턴을 형성하기 위한 금속 마스크를 이용한 포토리소그래피로 일괄적으로 형성하지 못하므로, 고립 패턴을 형성하기 위한 별도의 금속 마스크를 새로 제작하고 이 금속 마스크를 이용하여 포토리소그래피의 공정을 새로 추가하여 행해야 한다고 하는 문제가 있었다.
따라서, 상기한 더블 패터닝법 및 SWT법을 이용하여 반도체 장치를 제조하는 경우에 짝수 패턴 이외의 패턴을 동시에 형성하고자 하면, 공정 수가 증가함에 따라 제조 비용이 증대하고, 또한 공정이 복잡화됨과 동시에 생산성이 악화된다고 하는 문제가 있었다.
또한, SWT의 측벽 부분이 직접 에칭 마스크 상에 성막되는 경우, 측벽부의 재료와 그 아래의 에칭 마스크의 재료 간의 에칭 레이트의 선택비를 크게 할 수 없어 에칭 마스크로서 이용되는 재료가 한정되기 때문에, 제조 비용을 삭감하는 것이 곤란하다고 하는 문제가 있었다.
또한, 특허 문헌 3에 개시되는 방법에 따르면, 패턴 밀도가 조밀한 영역에 짝수 패턴인 메모리 어레이 칩용의 미세 패턴을 형성할 수 있고, 동시에 패턴 밀도가 성긴 영역에 홀수 패턴 또는 고립 패턴인 로직 디바이스용의 패턴을 동시에 형성할 수 있다. 그러나, 특허 문헌 3에 개시되는 방법에서는, 미세 패턴을 형성하기 위한 심부의 패턴이 비결정성 탄소막으로 이루어지고 심부의 패턴의 측벽을 피복하는 측벽부가 산화 실리콘막으로 이루어지기 때문에, 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역 간에 피에칭층을 에칭하기 위한 하드 마스크가 되는 패턴의 재질이 상이하다. 패턴의 재질이 상이하면 피에칭층을 에칭할 때의 가로 방향의 에칭 내성, 하층의 피에칭층과의 에칭 속도의 비(선택비) 등의 영향이 상이하므로, 마스크 전역에 걸쳐 균일하게 형성할 수 없다. 그 결과, 하드 마스크가 되는 패턴의 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역이 혼재되어 있는 경우에 패턴의 CD(Critical Dimension)를 정밀도 높고 균일하게 유지할 수 없다고 하는 문제가 있었다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, SWT법을 포함하는 더블 패터닝법을 이용하여 반도체 장치를 제조할 때에 짝수 패턴과 홀수 패턴을 일괄적으로 저비용으로 형성할 수 있는 반도체 장치의 제조 방법, 제어 프로그램 및 프로그램 기록 매체를 제공하는 것에 있다.
또한, 본 발명의 목적은 SWT법을 포함하는 더블 패터닝법을 이용하여 반도체 장치를 제조할 때에, 하드 마스크가 되는 패턴의 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역이 혼재되어 있는 경우에도 패턴의 CD를 정밀도 높고 균일하게 유지할 수 있는 반도체 장치의 제조 방법, 제어 프로그램 및 프로그램 기록 매체를 제공하는 것에 있다.
상기한 과제를 해결하기 위하여 본 발명은 다음에 서술하는 각 수단을 강구한 것을 특징으로 하는 것이다.
제 1 발명에 따른 반도체 장치의 제조 방법은, 기판 상의 피에칭층 상에 제 1 유기막을 성막하고, 상기 제 1 유기막을 패터닝하여 일정한 폭의 라인부를 가지는 제 1 유기막 패턴을 형성하는 제 1 유기막 패턴 형성 공정과, 상기 제 1 유기막 패턴을 등방적(等方的)으로 피복하도록 산화 실리콘막을 성막하는 산화 실리콘막 성막 공정과, 상기 산화 실리콘막을 에칭하여 상기 제 1 유기막 패턴의 상기 라인부의 폭이 상기 라인부의 표면을 등방적으로 피복하는 상기 산화 실리콘막의 두께와 일정한 비율이 되도록 제 1 마스크 패턴을 형성하는 제 1 마스크 패턴 형성 공정과, 상기 산화 실리콘막을 피복하도록 제 2 유기막을 성막하고, 상기 제 2 유기막을 패터닝하여 상기 제 1 유기막 패턴의 라인부의 폭과 일정한 비율이 되도록 제 2 유기막 패턴을 형성하는 제 2 유기막 패턴 형성 공정과, 상기 제 2 유기막 패턴으로 피복된 영역에서 적어도 측면부에 상기 산화 실리콘막을 포함하는 제 2 마스크 패턴을 형성하는 제 2 마스크 패턴 형성 공정과, 상기 제 2 유기막 패턴으로 피복된 영역 이외의 영역에서 상기 제 1 유기막 패턴을 제거하고 상기 산화 실리콘막이 짝수 배열되어 이루어지는 제 3 마스크 패턴을 형성하는 제 3 마스크 패턴 형성 공정과, 상기 제 2 마스크 패턴 및 제 3 마스크 패턴을 이용하여 상기 피에칭층을 에칭하는 에칭 공정을 가진다.
제 2 발명은 제 1 발명에 따른 반도체 장치의 제조 방법에서, 상기 산화 실리콘막 성막 공정 전에 상기 제 1 유기막 패턴을 폭 치수가 제 1 치수가 되도록 트리밍하는 제 1 트리밍 공정을 가지고, 상기 산화 실리콘막 성막 공정에서 트리밍된 상기 제 1 유기막 패턴을 제 2 치수로 등방적으로 피복하도록 상기 산화 실리콘막을 성막하는 것을 특징으로 한다.
제 3 발명은 제 2 발명에 따른 반도체 장치의 제조 방법에서, 상기 제 2 치수가 상기 제 1 치수와 동일한 것을 특징으로 한다.
제 4 발명은 제 2 또는 제 3 발명에 따른 반도체 장치의 제조 방법에서, 상기 제 2 유기막 패턴을 폭 치수가 제 3 치수가 되도록 트리밍하는 제 2 트리밍 공정을 가진다.
제 5 발명은 제 4 발명에 따른 반도체 장치의 제조 방법에서, 상기 제 3 치수가 상기 제 1 치수와 동일한 것을 특징으로 한다.
제 6 발명은 제 1 발명에 따른 반도체 장치의 제조 방법에서, 상기 제 1 유기막 패턴 형성 공정에서 상기 기판 상에 상기 피에칭층 및 제 3 유기막을 개재하여 형성된 제 1 보호막 상에 상기 제 1 유기막을 성막하고, 상기 제 1 마스크 패턴 형성 공정 전에 상기 제 2 유기막 패턴 형성 공정을 행하고, 상기 제 1 마스크 패턴 형성 공정을 행할 때에 상기 산화 실리콘막이 상기 제 2 유기막 패턴의 하층부로서 남도록 에칭함으로써 상기 제 2 마스크 패턴 형성 공정을 동시에 행하고, 상기 제 3 마스크 패턴 형성 공정을 행할 때에 상기 제 2 유기막 패턴을 제거함으로써 상기 제 2 마스크 패턴 형성 공정을 동시에 행하는 것을 특징으로 한다.
제 7 발명은 제 6 발명에 따른 반도체 장치의 제조 방법에서, 상기 제 1 유기막 패턴 형성 공정에서, 상기 제 1 보호막 상에 상기 제 1 유기막을 성막하고 상기 제 1 유기막을 노광, 현상한 후 트리밍을 행하여 상기 제 1 유기막 패턴을 형성하는 것을 특징으로 한다.
제 8 발명은 제 6 발명에 따른 반도체 장치의 제조 방법에서, 상기 산화 실리콘막 성막 공정에서, 실리콘을 포함하는 원료 가스와 산소를 포함하는 가스를 교호로 공급하여 상기 기판 상에 산화 실리콘막을 성막하는 것을 특징으로 한다.
제 9 발명은 제 6 발명에 따른 반도체 장치의 제조 방법에서, 상기 에칭 공정에서, 상기 제 2 마스크 패턴 및 상기 제 3 마스크 패턴을 이용하여 상기 제 1 보호막 및 상기 제 3 유기막을 에칭하고, 상기 제 3 유기막, 상기 제 1 보호막 및 상기 산화 실리콘막으로 구성되는 제 4 마스크 패턴을 형성하고, 상기 제 4 마스크 패턴을 이용하여 상기 제 3 유기막의 하층인 상기 피에칭층을 에칭하는 것을 특징으로 한다.
제 10 발명은 제 6 발명에 따른 반도체 장치의 제조 방법에서, 상기 피에칭층은 실리콘층, 산화 실리콘층, 질화 실리콘층 또는 산질화 실리콘층인 것을 특징으로 한다.
제 11 발명은 제 6 발명에 따른 반도체 장치의 제조 방법에서, 상기 제 1 보호막은 SOG막, SiON막 또는 LTO막과 BARC막의 복합막인 것을 특징으로 한다.
제 12 발명은 제 1 발명에 따른 반도체 장치의 제조 방법에서, 상기 제 2 유기막 패턴 형성 공정 전에 상기 제 1 마스크 패턴 형성 공정을 행하고, 상기 제 2 유기막 패턴 형성 공정에서 상기 제 1 마스크 패턴의 소정의 패턴을 피복하도록 상기 제 2 유기막 패턴을 형성하고, 상기 제 3 마스크 패턴 형성 공정을 행할 때에 상기 제 2 유기막 패턴을 제거함으로써 상기 제 2 마스크 패턴 형성 공정을 동시에 행하는 것을 특징으로 한다.
제 13 발명은 제 12 발명에 따른 반도체 장치의 제조 방법에서, 상기 제 1 유기막 패턴의 상기 제 1 유기막은 상층부를 제 2 보호막으로 보호하고 있고, 상기 제 2 유기막 패턴 형성 공정 후 상기 제 3 마스크 패턴 형성 공정 전에 상기 제 2 보호막을 제거하는 보호막 제거 공정을 가지는 것을 특징으로 한다.
제 14 발명은 제 13 발명에 따른 반도체 장치의 제조 방법에서, 상기 제 1 유기막 패턴 형성 공정은, 상기 피에칭층 상에 상기 제 1 유기막을 개재하여 형성된 상기 제 2 보호막 상에 제 4 유기막을 성막하고, 상기 제 4 유기막을 패터닝하여 제 4 유기막 패턴을 형성하는 제 4 유기막 패턴 형성 공정과, 상기 제 4 유기막 패턴을 이용하여 상기 제 2 보호막 및 상기 제 2 보호막으로 보호된 상기 제 1 유기막을 에칭함으로써 상기 제 2 보호막으로 보호된 심부의 패턴을 형성하는 심부 패턴 형성 공정을 구비하는 것을 특징으로 한다.
제 15 발명은 제 14 발명에 따른 반도체 장치의 제조 방법에서, 상기 심부 패턴 형성 공정에서, 상기 제 4 유기막 패턴을 트리밍한 후 상기 제 2 보호막 및 상기 제 2 보호막으로 보호된 상기 제 1 유기막을 에칭하는 것을 특징으로 한다.
제 16 발명은 제 13 발명에 따른 반도체 장치의 제조 방법에서, 상기 산화 실리콘막 성막 공정에서 실리콘을 포함하는 원료 가스와 산소를 포함하는 가스를 교호로 공급하여 상기 기판 상에 산화 실리콘막을 성막하는 것을 특징으로 한다.
제 17 발명은 제 13 발명에 따른 반도체 장치의 제조 방법에서, 상기 피에칭층은 실리콘층, 산화 실리콘층, 질화 실리콘층 또는 산질화 실리콘층인 것을 특징으로 한다.
제 18 발명은 제 13 발명에 따른 반도체 장치의 제조 방법에서, 상기 피에칭층으로서 상기 기판측으로부터 차례로 제 1 피에칭층, 제 2 피에칭층을 적층하여 이용하는 것을 특징으로 한다.
제 19 발명은 제 13 발명에 따른 반도체 장치의 제조 방법에서, 상기 제 2 보호막은 SOG막, SiON막 또는 LTO막과 BARC막의 복합막인 것을 특징으로 한다.
또한, 제 6 발명에서, 제 1 유기막을 제 1 포토레지스트막으로 하고, 제 1 유기막 패턴을 심부 패턴으로 하고, 제 1 유기막 패턴 형성 공정을 심부 패턴 형성 공정으로 하고, 산화 실리콘막 성막 공정을 성막 공정으로 하고, 제 1 마스크 패턴을 제 1 패턴으로 하고, 제 1 마스크 패턴 형성 공정을 제 1 패턴 형성 공정으로 하고, 제 2 유기막을 제 2 포토레지스트막으로 하고, 제 2 유기막 패턴을 제 3 패턴으로 하고, 제 2 유기막 패턴 형성 공정을 제 3 패턴 형성 공정으로 하고, 제 2 마스크 패턴을 제 4 패턴으로 하고, 제 3 마스크 패턴을 제 2 패턴으로 하고, 제 3 마스크 패턴 형성 공정을 제 2 패턴 형성 공정으로 해도 좋다.
이때, 제 6 발명에서, 기판 상에 피에칭층 및 유기막을 개재하여 형성된 보호막 상에 제 1 포토레지스트막으로 이루어지는 심부로 구성되는 심부 패턴을 형성하는 심부 패턴 형성 공정과, 상기 심부 패턴이 형성된 상기 기판 상에 산화 실리콘막을 성막하는 성막 공정과, 상기 산화 실리콘막이 상기 심부의 측면을 피복하는 측벽부로서 남도록 에칭하고, 상기 심부 및 상기 측벽부로 구성되는 제 1 패턴을 형성하는 제 1 패턴 형성 공정과, 상기 심부를 제거함으로써 남은 상기 측벽부로 구성되는 제 2 패턴을 형성하는 제 2 패턴 형성 공정을 구비하는 반도체 장치의 제조 방법으로서, 상기 제 1 패턴 형성 공정 전에 상기 기판 상에 제 2 포토레지스트막을 형성하고, 상기 제 2 포토레지스트막을 노광, 현상하여 상기 제 2 포토레지스트막으로 이루어지는 제 3 패턴을 형성하는 제 3 패턴 형성 공정을 구비하고, 상기 제 1 패턴 형성 공정은 상기 산화 실리콘막이 상기 심부의 상기 측벽부 및 상기 제 3 패턴의 하층부로서 남도록 에칭하고, 상기 제 2 패턴 형성 공정은 상기 심부를 제거하고, 상기 제 2 포토레지스트막으로 이루어지는 상기 제 3 패턴을 제거함으로써, 상기 제 2 패턴과 상기 산화 실리콘막으로 이루어지고 상기 제 3 패턴과 동일 형상을 가지는 제 4 패턴을 동시에 형성해도 좋다.
또한, 이때, 제 6 발명에서, 상기 심부 패턴 형성 공정은, 상기 보호막 상에 상기 제 1 포토레지스트막을 형성하고 상기 제 1 포토레지스트막을 노광, 현상한 후 트리밍을 행하여 상기 심부 패턴을 형성해도 좋다.
또한, 이때, 제 6 발명에서, 상기 성막 공정은 실리콘을 포함하는 원료 가스와 산소를 포함하는 가스를 교호로 공급하여 상기 기판 상에 산화 실리콘막을 성막해도 좋다.
또한, 이때, 제 6 발명에서, 상기 제 2 패턴 형성 공정 후에 상기 제 2 패턴 및 상기 제 4 패턴을 마스크로 하여 상기 보호막 및 상기 유기막을 에칭하고 상기 유기막, 상기 보호막 및 상기 산화 실리콘막으로 구성되는 제 5 패턴을 형성하는 제 5 패턴 형성 공정과, 상기 제 5 패턴을 마스크로 하여 상기 유기막의 하층인 상기 피에칭층을 에칭해도 좋다.
또한, 이때, 제 6 발명에서, 상기 피에칭층은 실리콘층, 산화 실리콘층, 질화 실리콘층 또는 산질화 실리콘층이어도 좋다.
또한, 이때, 제 6 발명에서, 상기 보호막은 SOG막, SiON막 또는 LTO막과 BARC막의 복합막이어도 좋다.
또한, 이때, 본 발명은 컴퓨터에 제 6 발명에 따른 반도체 장치의 제조 방법을 실행시키기 위한 프로그램이어도 좋다.
또한, 이때, 본 발명은 컴퓨터에 제 6 발명에 따른 반도체 장치의 제조 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체여도 좋다.
또한, 패턴이란 마스크로 하여 형성된 형상뿐만 아니라, 반도체 장치를 구성하는 각 층에서 그 마스크의 형상이 전사되도록 가공되어 만들어진 각 층의 구조를 의미하는 것으로 한다. 즉, 본 발명에서 패턴이란 소정의 재료와 소정의 형상이 결합된 구조를 의미하는 것으로 한다.
또한, 제 13 발명에서, 제 1 유기막을 유기막으로 하고, 제 1 유기막 패턴을 심부의 패턴으로 하고, 제 1 유기막 패턴 형성 공정을 심부 패턴 형성 공정으로 하고, 산화 실리콘막 성막 공정을 성막 공정으로 하고, 제 1 마스크 패턴을 제 1 패턴으로 하고, 제 1 마스크 패턴 형성 공정을 제 1 패턴 형성 공정으로 하고, 제 2 유기막을 제 2 포토레지스트막으로 하고, 제 2 유기막 패턴을 제 3 패턴으로 하고, 제 2 유기막 패턴 형성 공정을 제 3 패턴 형성 공정으로 하고, 제 2 마스크 패턴을 제 1 패턴으로 하고, 제 2 마스크 패턴 형성 공정을 제 1 패턴 형성 공정으로 하고, 제 3 마스크 패턴을 제 2 패턴으로 하고, 제 3 마스크 패턴 형성 공정을 제 2 패턴 형성 공정으로 해도 좋다.
이때, 제 13 발명에서, 기판 상의 피에칭층 상에 상층부를 보호막으로 보호된 유기막으로 이루어지는 심부와, 상기 심부의 측면을 피복하는 산화 실리콘막으로 이루어지는 측벽부로 구성되는 제 1 패턴을 형성하는 제 1 패턴 형성 공정과, 상기 심부의 상기 보호막을 제거하는 보호막 제거 공정과, 상기 심부의 상기 유기막을 제거함으로써 남은 상기 측벽부로 구성되는 제 2 패턴을 형성하는 제 2 패턴 형성 공정을 구비하는 반도체 장치의 제조 방법으로서, 상기 보호막 제거 공정 전에 상기 제 1 패턴의 소정의 패턴을 제 1 포토레지스트막으로 피복하는 포토레지스트 피복 공정을 구비하고, 상기 제 2 패턴 형성 공정은 상기 유기막을 제거하고, 상기 제 1 포토레지스트막을 제거함으로써 상기 측벽부로 구성되는 상기 제 2 패턴과 상기 제 1 패턴을 동시에 형성해도 좋다.
또한, 이때, 제 13 발명에서, 상기 제 1 패턴 형성 공정은 상기 피에칭층 상에 상기 유기막을 개재하여 형성된 상기 보호막 상에 제 2 포토레지스트막을 형성하고, 상기 제 2 포토레지스트막을 노광, 현상하여 상기 제 2 포토레지스트막의 제 3 패턴을 형성하는 제 3 패턴 형성 공정과, 상기 제 2 포토레지스트막의 상기 제 3 패턴에 기초하여 상기 보호막 및 상기 보호막으로 보호된 상기 유기막을 에칭함으로써 상기 보호막으로 보호된 상기 심부의 패턴을 형성하는 심부 패턴 형성 공정과, 상기 심부의 패턴이 형성된 상기 기판 상에 산화 실리콘막을 성막하는 성막 공정과, 상기 산화 실리콘막이 상기 심부의 상기 측벽부로서 남도록 에칭하는 에칭 공정을 구비해도 좋다.
또한, 이때, 제 13 발명에서, 상기 심부 패턴 형성 공정은 상기 제 2 포토레지스트막의 상기 제 3 패턴을 트리밍한 후에 상기 보호막 및 상기 보호막으로 보호된 상기 유기막을 에칭해도 좋다.
또한, 이때, 제 13 발명에서, 상기 성막 공정은 실리콘을 포함하는 원료 가스와 산소를 포함하는 가스를 교호로 공급하여, 상기 기판 상에 산화 실리콘막을 성막해도 좋다.
또한, 이때, 제 13 발명에서, 상기 제 2 패턴 형성 공정 후에 상기 제 2 패턴 및 상기 제 1 패턴을 마스크로 하여 상기 유기막의 하층인 상기 피에칭층을 에칭해도 좋다.
또한, 이때, 제 13 발명에서, 상기 피에칭층은 실리콘층, 산화 실리콘층, 질화 실리콘층 또는 산질화 실리콘층이어도 좋다.
또한, 이때, 제 13 발명에서, 상기 피에칭층으로서 상기 기판측으로부터 차례로 제 1 피에칭층, 제 2 피에칭층을 적층하여 이용해도 좋다.
또한, 이때, 제 13 발명에서, 상기 보호막은 SOG막, SiON막 또는 LTO막과 BARC막의 복합막이어도 좋다.
또한, 이때, 본 발명은 컴퓨터에 제 13 발명에 따른 반도체 장치의 제조 방법을 실행시키기 위한 프로그램이어도 좋다.
또한, 이때, 본 발명은 컴퓨터에 제 13 발명에 따른 반도체 장치의 제조 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체여도 좋다.
본 발명에 따르면, SWT법을 포함하는 더블 패터닝법을 이용하여 반도체 장치를 제조할 때에 짝수 패턴과 홀수 패턴을 일괄적으로 저비용으로 형성할 수 있고, 하드 마스크가 되는 패턴의 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역이 혼재되어 있는 경우에도 패턴의 CD를 정밀도 높고 균일하게 유지할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 공정도이다.
도 2a는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 2b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 2c는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 2d는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 2e는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 2f는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 2g는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 2h는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 2i는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 2j는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 2k는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 3은 본 발명의 제 1 실시예 및 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, NAND형 플래쉬 메모리의 등가 회로를 도시한 회로도이다.
도 4a는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 4b는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 4c는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 4d는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 4e는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 4f는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 4g는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 4h는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 4i는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 4j는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 4k는 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 5a는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 5b는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 5c는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 5d는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 5e는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 5f는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 5g는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 5h는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 나타내는 단면도이다.
도 5i는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 5j는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 5k는 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 6a는 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 6b는 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 6c는 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 6d는 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 6e는 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 6f는 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 6g는 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 6h는 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 6i는 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 6j는 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 6k는 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 7a는 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 7b는 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 7c는 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 7d는 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 7e는 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 7f는 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 7g는 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 7h는 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 7i는 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 7j는 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 7k는 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 8a는 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 8b는 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 8c는 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 8d는 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 8e는 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 8f는 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 8g는 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 8h는 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 8i는 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 8j는 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 8k는 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 공정도이다.
도 10a는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 10b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 10c는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 10d는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 10e는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 10f는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 10g는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 10h는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 10i는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 10j는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 10k는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 10l은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11a는 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11b는 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11c는 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11d는 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11e는 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11f는 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11g는 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11h는 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11i는 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11j는 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11k는 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 11l은 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12a는 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12b는 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12c는 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12d는 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12e는 본 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12f는 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12g는 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12h는 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12i는 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12j는 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12k는 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 12l은 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13a는 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13b는 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13c는 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13d는 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13e는 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13f는 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13g는 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13h는 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13i는 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13j는 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13k는 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 13l은 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14a는 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14b는 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14c는 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14d는 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14e는 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14f는 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14g는 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14h는 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14i는 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14j는 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14k는 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 14l은 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15a는 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15b는 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15c는 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15d는 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15e는 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15f는 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15g는 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15h는 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15i는 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15j는 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15k는 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 15l은 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 16은 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 공정도이다.
도 17a는 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 17b는 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 17c는 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 17d는 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 17e는 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 17f는 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 17g는 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 17h는 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 17i는 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 17j는 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 17k는 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 17l은 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
도 18은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 실시하기 위한 반도체 장치의 제조 장치의 구성의 일례를 모식적으로 도시한 상면도이다.
이어서, 본 발명을 실시하기 위한 최량의 형태에 대하여 도면과 함께 설명한다.
(제 1 실시예)
도 1 내지 도 2k를 참조하여 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
이하, 본 실시예 및 본 실시예의 각 변형예에서의 제 1 포토레지스트막, 심부(芯部) 패턴, 심부 패턴 형성 공정, 성막 공정, 제 1 패턴, 제 1 패턴 형성 공정, 제 2 포토레지스트막, 제 3 패턴, 제 3 패턴 형성 공정, 제 4 패턴, 제 2 패턴 및 제 2 패턴 형성 공정의 각각은, 특허청구범위에서의 제 1 유기막, 제 1 유기막 패턴, 제 1 유기막 패턴 형성 공정, 산화 실리콘막 성막 공정, 제 1 마스크 패턴, 제 1 마스크 패턴 형성 공정, 제 2 유기막, 제 2 유기막 패턴, 제 2 유기막 패턴 형성 공정, 제 2 마스크 패턴, 제 3 마스크 패턴 및 제 3 마스크 패턴 형성 공정의 각각에 상당한다.
또한, 본 실시예 및 본 실시예의 각 변형예에서의 라인폭(L12) 및 두께(D)의 각각은 본 발명에서의 제 1 치수 및 제 2 치수의 각각에 상당한다.
도 1은 본 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 공정도이다. 또한, 도 2a 내지 도 2k는 본 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다. 또한, 도 1의 스텝(S11) 내지 스텝(S21)의 공정의 각각의 공정이 행해진 후의 반도체 장치의 구조는 도 2a 내지 도 2k의 각각의 단면도로 도시한 구조에 대응된다.
본 실시예에 따른 반도체 장치의 제조 방법은, 도 1에 도시한 바와 같이, 기판 준비 공정과 심부 패턴 형성 공정과 성막 공정과 제 3 패턴 형성 공정과 제 1 패턴 형성 공정과 제 2 패턴 형성 공정과 제 5 패턴 형성 공정과 피에칭층 에칭 공정을 포함한다. 기판 준비 공정은 스텝(S11)의 공정을 포함하고, 심부 패턴 형성 공정은 스텝(S12) 및 스텝(S13)의 공정을 포함하고, 성막 공정은 스텝(S14)의 공정을 포함하고, 제 3 패턴 형성 공정은 스텝(S15)의 공정을 포함하고, 제 1 패턴 형성 공정은 스텝(S16)의 공정을 포함하고, 제 2 패턴 형성 공정은 스텝(S17)의 공정을 포함하고, 제 5 패턴 형성 공정은 스텝(S18) 및 스텝(S19)의 공정을 포함하고, 피에칭층 에칭 공정은 스텝(S20) 및 스텝(S21)의 공정을 포함한다.
먼저, 스텝(S11)을 포함하는 준비 공정을 행한다. 스텝(S11)은 피에칭층 상에 유기막을 개재하여 보호막이 형성된 기판을 준비하는 공정이다. 도 2a는 스텝(S11)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
스텝(S11)에서는, 도 2a에 도시한 바와 같이, 기판(10) 상에 아래로부터 차례로 피에칭층(11), 유기막(13), 보호막(14)이 형성된 기판을 준비한다. 피에칭층(11)은 패턴이 형성됨으로써 그 후의 다양한 가공 공정을 행하는 경우의 마스크로서 기능한다. 유기막(13)은 패턴이 형성되고 피에칭층(11)의 패턴을 형성하기 위한 마스크로서 기능한다. 보호막(14)은, 후술하는 바와 같이, 제 1 포토레지스트막(15)으로 이루어지는 심부(15b)의 패턴을 형성할 때에 유기막(13)의 표면을 보호하는 기능을 가진다. 또한, 보호막(14)은 그 위에 형성되는 제 1 포토레지스트막(15)의 포토리소그래피를 행할 때의 반사 방지막(BARC : Bottom Anti-Reflecting Coating)으로서의 기능을 가지는 경우도 있다.
피에칭층(11)의 재질은 특별히 한정되지 않으며, 예를 들면 TEOS(Tetraethoxysilane)를 이용할 수 있다. 또한, 제 1 피에칭층(11)의 두께는 특별히 한정되지 않으며, 예를 들면 50 ~ 500 nm로 할 수 있다.
유기막(13)의 재질은 특별히 한정되지 않으며, 예를 들면 화학 기상법(CVD : Chemical Vapor Deposition)에 의해 성막된 비결정성 탄소, 스핀 온에 의해 성막된 폴리페놀 또는 i 선 레지스트 등의 포토레지스트를 포함하는 광범위한 유기계의 재료를 이용할 수 있다. 또한, 유기막(13)의 두께는 특별히 한정되지 않으며, 예를 들면 100 ~ 400 nm로 할 수 있다.
보호막(14)의 재질은 특별히 한정되지 않으며, 예를 들면 SOG(Spin On Glass)막, SiON막 또는 LTO(Low Temperature Oxide)막과 BARC막의 복합막을 이용할 수 있다. 또한, 보호막(14)의 두께는 특별히 한정되지 않으며, 예를 들면 40 ~ 120 nm로 할 수 있다.
이어서, 스텝(S12) 및 스텝(S13)을 포함하는 심부 패턴 형성 공정을 행한다.
스텝(S12)은 제 1 포토레지스트막(15)을 성막하고, 성막된 제 1 포토레지스트막(15)을 노광, 현상하여 제 1 포토레지스트막(15)으로 이루어지는 심부(15a)의 패턴을 형성하는 심부 패턴 형성 공정이다. 그 결과, 도 2b에 도시한 바와 같이, 제 1 포토레지스트막(15)으로 이루어지는 심부(15a)의 패턴이 형성된다. 심부(15a)의 패턴은 심부(15a)의 패턴의 양측의 측면을 피복하는 측벽부를 형성하기 위한 심(芯)으로서 기능한다.
제 1 포토레지스트막(15)의 재질은, 예를 들면 ArF 레지스트를 이용할 수 있다. 또한, 제 1 포토레지스트막(15)의 두께는 특별히 한정되지 않으며, 예를 들면 50 ~ 200 nm로 할 수 있고, 심부(15a)의 패턴의 라인폭(L11) 및 스페이스폭(S11)은 특별히 한정되지 않으며, 모두 예를 들면 60 nm로 할 수 있다.
스텝(S13)은 심부(15a)의 패턴을 형성하는 제 1 포토레지스트막(15)을 트리밍하고, 심부(15a)의 패턴의 라인폭보다 좁은 라인폭을 가지는 심부(15b)의 패턴을 형성하는 공정이다. 또한, 도 2c는 스텝(S13)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
트리밍 방법은 특별히 한정되지 않으며, 예를 들면 산소, 질소, 수소, 암모니아 등의 플라즈마를 이용하여 행한다. 또한, 도 2b 및 도 2c에 도시한 바와 같이, 트리밍되어 만들어진 심부(15b)의 패턴의 라인폭(L12)은 트리밍을 행하기 전의 심부(15a)의 패턴의 라인폭(L11)에 비해 좁아지므로, 심부(15a)의 패턴의 라인폭(L11) 및 스페이스폭(S11)과 심부(15b)의 패턴의 라인폭(L12) 및 스페이스폭(S12)과의 대소 관계는 L12 < L11, S12 > S11이 된다. L12 및 S12의 값은 특별히 한정되지 않으며, 예를 들면 L12를 30 nm, S12를 90 nm로 할 수 있다.
스텝(S14)은 심부(15b)의 패턴이 형성된 기판 상에 SiO2막(16)을 성막하는 성막 공정이다. 또한, 도 2d는 스텝(S14)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
또한, SiO2막은 본 발명에서의 산화 실리콘막에 상당한다. 또한, 이하에서 SiO2막 대신에, SiOX막을 비롯하여 실리콘과 산소를 주성분으로서 포함하는 다른 조성의 막이어도 좋다.
SiO2막(16)의 성막 공정은 제 1 포토레지스트막(15)이 심부(15b)로서 남은 상태로 행하지만, 일반적으로 포토레지스트는 고온에 약하기 때문에 저온(예를 들면, 300℃ 이하 정도)에서 성막하는 것이 바람직하다. 성막 방법으로는 이와 같이 저온에서 성막할 수 있는 것이면 특별히 한정되지 않으며, 본 실시예에서는 저온에서의 분자층 퇴적(Molecular Layer Deposition, 이하 MLD라고 함), 즉 저온 MLD에 의해 행할 수 있다. 그 결과, 도 2d에 도시한 바와 같이, 심부(15b)가 형성되어 있는 곳 및 형성되어 있지 않은 곳을 포함하여 기판 전체 면에 SiO2막(16)이 성막되고, 심부(15b)의 측면에도 심부(15b)의 측면을 피복하도록 SiO2막(16)이 성막된다. 이때의 SiO2막(16)의 두께를 D라고 하면 심부(15b)의 패턴의 측면을 피복하는 SiO2막(16)의 폭도 D가 된다. SiO2막(16)의 두께(D)는 특별히 한정되지 않으며, 예를 들면 30 nm로 할 수 있다.
여기서, 저온 MLD에 의한 성막 공정에 대하여 설명한다.
저온 MLD에서는, 실리콘을 포함하는 원료 가스를 처리 용기 내로 공급하여 실리콘 원료를 기판 상에 흡착시키는 공정과, 산소를 포함하는 가스를 처리 용기 내로 공급하여 실리콘 원료를 산화시키는 공정을 교호로 반복한다.
구체적으로, 실리콘을 포함하는 원료 가스를 기판 상에 흡착시키는 공정에서는 실리콘을 포함하는 원료 가스로서 1 분자 내에 2 개의 아미노기를 가지는 그물 구조의 실란 가스, 예를 들면 비스터셜부틸아미노실란(bis-tertiary-butylamino silane)(이하 BTBAS라고 함)을 실리콘 원료 가스의 공급 노즐을 통하여 처리 용기 내로 소정 시간(T1) 공급한다. 이에 의해 기판 상에 BTBAS를 흡착시킨다. T1의 시간은, 예를 들면 1 ~ 60 sec로 할 수 있다. 실리콘을 포함하는 원료 가스의 유량은 10 ~ 500 mL/min(sccm)로 할 수 있다. 또한, 처리 용기 내의 압력은 13.3 ~ 665 Pa로 할 수 있다.
이어서, 산소를 포함하는 가스를 처리 용기 내로 공급하여 실리콘 재료를 산화시키는 공정에서는, 산소를 포함하는 가스로서, 예를 들면 고주파 전원을 구비한 플라즈마 생성 기구에 의해 플라즈마화된 O2 가스를 가스 공급 노즐을 통하여 처리 용기 내로 소정 시간(T2) 공급한다. 이에 의해 기판 상에 흡착된 BTBAS가 산화되어 SiO2막(16)이 형성된다. T2의 시간은, 예를 들면 5 ~ 300 sec로 할 수 있다. 또한, 산소를 포함하는 가스의 유량은 100 ~ 20000 mL/min(sccm)로 할 수 있다. 또한, 고주파 전원의 주파수는 13.56 MHz로 할 수 있고, 고주파 전원의 전력은 5 ~ 1000 W로 할 수 있다. 또한, 처리 용기 내의 압력은 13.3 ~ 665 Pa로 할 수 있다.
또한, 상술한 실리콘을 포함하는 원료 가스를 기판 상에 흡착시키는 공정과, 산소를 포함하는 가스를 처리 용기 내로 공급하여 실리콘 재료를 산화시키는 공정을 전환할 때에, 각각의 공정 간에 직전의 공정에서의 잔류 가스를 제거하기 위하여 처리 용기 내를 진공 배기하면서, 예를 들면 N2 가스 등의 불활성 가스로 이루어지는 퍼지 가스를 처리 용기 내로 공급하는 공정을 소정 시간(T3) 행할 수 있다. T3의 시간은, 예를 들면 1 ~ 60 sec로 할 수 있다. 또한, 퍼지 가스의 유량은 50 ~ 5000 mL/min(sccm)로 할 수 있다. 또한, 이 공정은 처리 용기 내에 잔류하고 있는 가스를 제거할 수 있으면 되고, 퍼지 가스를 공급하지 않고 모든 가스의 공급을 정지한 상태로 진공 배기를 계속해서 행할 수 있다.
BTBAS는 실리콘을 포함하는 원료 가스로서 이용되는 1 분자 내에 2 개의 아미노기를 가지는 아미노실란 가스이다. 이러한 아미노실란 가스로서는, 상기BTBAS 외에 비스디에틸아미노실란(bis-diethylamino silane)(BDEAS), 비스디메틸아미노실란(bis-dimethylamino silane)(BDMAS), 디이소프로필아미노실란(di-isopropylamino silane)(DIPAS), 비스에틸메틸아미노실란(bis-ethylmethylamino silane)(BEMAS)을 이용할 수 있다. 또한, 실리콘 원료 가스로서 1 분자 내 3 개 이상의 아미노기를 가지는 아미노실란 가스를 이용할 수 있고, 1 분자 내에 1 개의 아미노기를 가지는 아미노실란 가스를 이용할 수도 있다.
한편, 산소를 포함하는 가스로서는 O2 가스 외에 NO 가스, N2O 가스, H2O 가스, O3 가스를 이용할 수 있고, 이들을 고주파 전계에 의해 플라즈마화하여 산화제로서 이용할 수 있다. 이러한 산소를 포함하는 가스의 플라즈마를 이용함으로써 SiO2막의 성막을 300℃ 이하에서 행할 수 있고, 또한 산소를 포함하는 가스의 가스 유량, 고주파 전원의 전력, 처리 용기 내의 압력을 조정함으로써 SiO2막의 성막을 100℃ 이하 또는 실온에서 행할 수 있다.
이어서, 스텝(S15)을 포함하는 제 3 패턴 형성 공정을 행한다. 스텝(S15)은 심부(15b)의 패턴이 형성되어 있지 않은 곳에 제 2 포토레지스트막(17)으로 이루어지는 제 3 패턴(23)을 형성하는 공정이다. 또한, 도 2e는 스텝(S15)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
도 2e에 도시한 바와 같이, 심부(15b)의 패턴에 인접한 위치에 제 3 패턴(23)을 형성한다. 제 3 패턴(23)을 형성하는 위치는 심부(15b)의 패턴과 겹치지 않는 곳이면 특별히 한정되지 않으며, 본 실시예에서는 심부(15b)의 패턴에 인접한 위치에 형성한다. 제 2 포토레지스트막(17)은 스텝(S17)에서, 심부(15b)와 측벽부(16a)로 이루어지는 제 1 패턴(21) 중 심부(15b)를 제거하여 측벽부(16a)로 이루어지는 제 2 패턴(22)을 형성하는 것을 행하지 않고, 제 3 패턴(23)과 동일 형상을 가지는 제 4 패턴(24)을 형성하기 위한 마스크로서 기능한다. 제 3 패턴(23)의 라인폭을 L3이라고 하면 L3의 값은 특별히 한정되지 않으며, 예를 들면 60 nm로 할 수 있다.
제 2 포토레지스트막(17)의 재질은, 예를 들면 KrF 레지스트, ArF 레지스트를 이용할 수 있다. 또한, 제 2 포토레지스트막(17)의 두께는 특별히 한정되지 않으며, 예를 들면 50 ~ 300 nm로 할 수 있다.
여기서, 제 3 패턴(23)은 라인폭(L3)이 미세하기 때문에, 심부(15a)의 패턴을 형성하기 위한 포토리소그래피를 행하기 위한 금속 마스크와 마찬가지로 고정밀도를 가지는 금속 마스크를 필요로 하므로 금속 마스크 제작을 위한 비용이 필요해진다. 그러나, 스텝(S20)의 설명에서 후술하는 바와 같이, 본 발명에 따르면, 짝수 패턴에 홀수 패턴을 추가해도 피에칭층(11)을 에칭하는 공정은 피에칭층(11)을 에칭 할 때의 마스크로 유기막(13)을 이용함으로써 일괄적으로 행할 수 있기 때문에, 피에칭층(11)의 재료의 선택 범위가 넓어져 전체 제조 비용을 억제할 수 있다.
또한, 스텝(S15)을 행한 후에 스텝(S13)과 동일한 트리밍 공정을 행할 수도 있고, 스텝(S15)에서 제 2 포토레지스트막(17)으로 이루어지는 제 3 패턴(23)의 패턴을, 그 라인폭이 미리 도 2e에 도시된 라인폭(L3)보다 큰 L3’(예를 들면, 120 nm)가 되도록 형성하고 트리밍을 행함으로써 도 2e에 도시된 L3(60 nm)으로 할 수 있다. 이 경우, 스텝(S15)에서 제 2 포토레지스트막(17)의 제 3 패턴(23)을 형성할 때의 금속 마스크로서 고정밀도의 금속 마스크를 제작하지 않아도 되기 때문에, 더욱 전체 제조 비용을 억제할 수 있다.
이어서, 스텝(S16)을 행한다. 스텝(S16)은 SiO2막(16)이 심부(15b)의 측벽부(16a) 및 제 2 포토레지스트막(17)으로 이루어지는 제 3 패턴(23)의 하층부로서 남도록 에칭하는 에칭 공정이다. 또한, 도 2f는 스텝(S16)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
도 2f에 도시한 바와 같이, SiO2막(16)을 에칭하여 SiO2막(16)이 심부(15b)의 측면을 피복하는 측벽부(16a) 및 제 2 포토레지스트막(17)으로 이루어지는 제 3 패턴(23)의 하층부로서만 남은 상태로 한다. SiO2막(16)의 에칭은 특별히 한정되지 않으며, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행할 수 있다. SiO2막(16)의 심부(15b)의 측벽부(16a)가 남도록 에칭하는 곳에서는 심부(15b) 및 측벽부(16a)로 이루어지는 제 1 패턴(21)이 형성된다. 제 1 패턴(21)의 라인폭을 L1, 스페이스폭을 S1이라고 하면, 심부(15b)의 라인폭(L12)이 30 nm, 측벽부(16a)의 두께(D)가 30 nm인 경우, L1 = L12 ＋ D × 2, S1 = L12 ＋ S12 － L1이므로, L1을 90 nm, S1을 30 nm로 할 수 있다. 또한, 제 2 포토레지스트막(17)으로 이루어지는 제 3 패턴(23)의 하층부의 부분으로서 남은 SiO2막 부분의 라인폭(L4)은 L3과 동일하여 60 nm이다.
이어서, 스텝(S17)을 포함하는 제 2 패턴 형성 공정을 행한다. 스텝(S17)은 심부(15b)를 제거함으로써 남은 측벽부(16a)로 구성되는 제 2 패턴(22)을 형성하는 제 2 패턴 형성 공정이다. 단, 제 2 패턴 형성 공정을 행함으로써 제 2 패턴(22)과 함께 제 3 패턴(23)과 동일 형상을 가지는 제 4 패턴(24)을 동시에 형성한다. 또한, 도 2g는 스텝(S17)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
산소, 질소, 수소, 암모니아 등의 플라즈마를 이용한 에칭을 행하여 심부(15b)의 제 1 포토레지스트막(15)을 제거한다. 그 결과, 도 2g에 도시한 바와 같이, 제 1 패턴(21)에서 심부(15b)의 제 1 포토레지스트막(15)이 제거되어 측벽부(16a)만이 남고, 라인폭이 D, 스페이스폭이 L12 및 S1이 교호로 나타나는 패턴인 제 2 패턴(22)이 형성된다. 본 실시예에서는, 심부(15b)의 라인폭(L12)과 제 1 패턴(21)의 스페이스폭(S1)을 동일하게 함으로써, 스페이스폭은 L12 및 S1과 동일한 S2가 된다. 또한, D와 동일한 라인폭을 재차 L2라고 한다. 상술한 바와 같이, L12를 30 nm, S1을 30 nm, SiO2막(16)의 두께(측벽부(16a)의 폭(D))를 30 nm라고 함으로써, L2가 30 nm, S2가 30 nm인 제 2 패턴을 형성할 수 있다.
또한, 제 1 포토레지스트막(15)이 제거되고, 제 3 패턴(23)을 형성하는 제 2 포토레지스트막(17)도 제거되어 제 3 패턴(23)의 하층부이며 제 3 패턴(23)과 동일 형상을 가지는 제 4 패턴(24)이 형성된다. 제 4 패턴(24)의 라인폭을 L4라고 하면 제 4 패턴(24)은 제 3 패턴(23)과 동일 형상을 가지기 때문에, L4는 L3과 동일하여, 예를 들면 L3이 60 nm일 때 L4도 60 nm가 된다.
이어서, 스텝(S18) 및 스텝(S19)을 포함하는 제 5 패턴 형성 공정을 행한다.
스텝(S18)은 SiO2막(16)으로 이루어지는 제 2 패턴(22) 및 제 4 패턴(24)을 마스크로 하여 보호막(14)을 에칭하는 공정이다. 또한, 도 2h는 스텝(S18)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
라인폭이 L2, 스페이스폭이 S2인 SiO2막(16)으로 이루어지는 제 2 패턴(22) 및 라인폭이 L4인 SiO2막(16)으로 이루어지는 제 4 패턴(24)을 마스크로 하여 보호막(14)을 에칭하고, SiO2막(16) 및 보호막(14)이 적층되어 이루어지는 라인폭(L2) 및 스페이스폭(S2)을 가지는 제 2 패턴(22) 및 라인폭(L4)을 가지는 제 4 패턴(24)을 형성한다. 보호막(14)의 에칭은, 예를 들면 보호막(14)이 SOG막(또는 SiON막, 또는 LTO막과 BARC막의 복합막)으로 이루어지는 경우, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스를 이용하여 행할 수 있다.
스텝(S19)은 제 2 패턴(22) 및 제 4 패턴(24)을 마스크로 하여 유기막(13)을 에칭함으로써, SiO2막(16), 보호막(14) 및 유기막(13)이 적층되어 이루어지는 제 2 패턴(22) 및 제 4 패턴(24)으로 이루어지는 제 5 패턴(25)을 형성하는 제 5 패턴 형성 공정이다. 또한, 도 2i는 스텝(S19)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
유기막(13)의 에칭은 특별히 한정되지 않으며, 예를 들면 산소, 질소, 수소, 암모니아 등의 플라즈마를 이용하여 행할 수 있다. 그 결과, 도 2i에 도시한 바와 같이, SiO2막(16) 및 보호막(14)이 적층되어 이루어지는 제 2 패턴(22) 및 SiO2막(16) 및 보호막(14)이 적층되어 이루어지는 제 4 패턴(24)을 마스크로 하여 유기막(13)이 에칭되고, 라인폭(L2) 및 스페이스폭(S2)을 가지고 SiO2막(16), 보호막(14) 및 유기막(13)이 적층되어 이루어지는 제 2 패턴(22) 및 라인폭(L4)을 가지고 제 4 패턴(24)으로 이루어지는 제 5 패턴(25)이 형성된다.
이어서, 스텝(S20) 및 스텝(S21)을 포함하는 피에칭층 에칭 공정을 행한다.
스텝(S20)은 제 2 패턴(22) 및 제 4 패턴(24)으로 이루어지는 제 5 패턴(25)을 마스크로 하여 유기막(13)의 하층인 피에칭층(11)을 에칭하여 유기막(13) 및 피에칭층(11)이 적층되어 이루어지고 제 2 패턴(22) 및 제 4 패턴(24)으로 이루어지는 제 5 패턴(25)을 형성하는 공정이다. 또한, 도 2j는 스텝(S20)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
유기막(13)으로 이루어지는 제 5 패턴(25)을 마스크로 하고 기판(10)을 에칭 스토퍼층으로 하여 피에칭층(11)을 에칭한다. 예를 들면, TEOS로 이루어지는 피에칭층(11)의 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행할 수 있다. 그 결과, 도 2j에 도시한 바와 같이, 라인폭(L2), 스페이스폭(S2)을 가지는 짝수 패턴인 제 2 패턴(22)과 라인폭(L4)을 가지는 홀수 패턴인 제 4 패턴(24)을 동시에 형성할 수 있다. 단, 제 2 패턴(22) 및 제 4 패턴(24)의 상층부에는 유기막(13)이 제거되지 않고 남는다.
스텝(S21)은 유기막(13)을 제거하는 공정이다. 또한, 도 2k는 스텝(S21)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
유기막(13)의 제거는, 예를 들면 산소, 질소, 수소, 암모니아 등의 플라즈마를 이용한 에칭에 의해 행한다. 그 결과, 도 2k에 도시한 바와 같이, 제 2 패턴(22) 및 제 4 패턴(24)을 형성하는 피에칭층(11) 상에 남아 있던 유기막(13)이 제거되고 피에칭층(11)으로 이루어지는 제 2 패턴(22) 및 제 4 패턴(24)을 동시에 형성할 수 있다.
이상, 본 실시예에서는, 예를 들면 라인폭 60 nm의 마스크를 이용하여 미세한 포토리소그래피를 행하는 것만으로, 예를 들면 라인폭 30 nm, 스페이스폭 30 nm의 미세한 짝수 패턴을 형성할 수 있고, SiO2막으로 이루어지는 측벽부를 남기는 SiO2막의 에칭 공정 전에, 예를 들면 라인폭 60 nm의 마스크를 이용하여 재차 미세한 포토리소그래피를 행함으로써 피에칭층의 에칭 공정을 일괄적으로 행하면서, 예를 들면 라인폭 60 nm의 라인폭을 가지는 홀수 패턴을 동시에 형성할 수 있다.
예를 들면, 특허 문헌 3에 개시되는 방법에서도, 패턴 밀도가 조밀한 영역에 짝수 패턴을 형성할 수 있고, 패턴 밀도가 성긴 영역에 홀수 패턴 또는 고립 패턴을 형성할 수 있다. 그러나, 특허 문헌 3에 개시되는 방법에서는, 미세 패턴을 형성하기 위한 심부의 패턴이 비결정성 탄소막으로 이루어지고 심부의 패턴의 측벽을 피복하는 측벽부가 산화 실리콘막으로 이루어지기 때문에, 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역 간에 피에칭층을 에칭하기 위한 하드 마스크가 되는 패턴의 재질이 상이하다. 패턴의 재질이 상이하면 피에칭층을 에칭할 때의 가로 방향의 에칭 내성, 하층의 피에칭층과의 에칭 속도의 비(선택비) 등의 영향이 상이하므로 마스크 전역에 걸쳐 균일하게 형성할 수 없다. 그 결과, 하드 마스크가 되는 패턴의 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역이 혼재되어 있는 경우에 패턴의 CD(Critical Dimension)를 정밀도 높고 균일하게 유지할 수 없다.
그러나, 본 실시예에서는, 미세 패턴을 형성하기 위한 심부의 패턴과 심부의 패턴의 측벽을 피복하는 측벽부가 모두 산화 실리콘막으로 이루어진다. 그 때문에, 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역 간에 피에칭층을 에칭하기 위한 하드 마스크가 되는 패턴의 재질이 동일하다. 패턴의 재질이 동일하면 피에칭층을 에칭할 때의 가로 방향의 에칭 내성, 하층의 피에칭층과의 에칭 속도의 비(선택비) 등의 영향도 동일해져 마스크 전역에 걸쳐 균일하게 형성할 수 있다. 그 결과, 하드 마스크가 되는 패턴의 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역이 혼재되어 있는 경우에도 패턴의 CD(Critical Dimension)를 정밀도 높고 균일하게 유지할 수 있다.
또한, 유기막(13)의 재질, 두께를 바꿈으로써 피에칭층(11)으로서 여러 가지의 재료를 이용한 경우에도 피에칭층(11)에 대한 마스크로서 기능시킬 수 있다. 특히, 스텝(S21)의 유기막(13)의 제거에서는 산소, 질소, 수소, 암모니아 등의 플라즈마를 이용한 에칭을 행하기 때문에, 유기막(13)이 두꺼운 경우에도 용이하게 제거 할 수 있다. 따라서, 피에칭층(11)으로서 다양한 재질을 이용할 수 있고, 저비용의 재료 혹은 저비용의 성막 방법을 이용함으로써 본 발명에 따른 반도체 장치의 제조 방법을 저비용화할 수 있다.
이러한 짝수 패턴에 인접하고 라인폭이 상이한 홀수 패턴을 가지는 전자 디바이스의 예로서 NAND형 플래쉬 메모리를 들 수 있다. 도 3에 NAND형 플래쉬 메모리의 등가 회로를 도시한다. 도 3에 도시한 바와 같이, NAND형 플래쉬 메모리에서는 8 비트의 메모리 셀이 이들 비트선이 직렬로 접속되도록 배열되고, 그 양측에 각각 1 개의 데이터 입출력용의 선택 게이트를 가지는 전계 효과형 트랜지스터(Field Effect Transistor : FET)가 직렬로 접속되는 회로를 가진다. 즉, 제 1 선택 게이트(40), 8 비트에 대응되는 8 개의 플로팅 게이트(41 내지 48) 및 제 2 선택 게이트(49)가 비트 라인(39)에 직렬로 접속된다. 이러한 NAND형 플래쉬 메모리의 구조에서 양단의 선택 게이트(40, 49)에 대응되는 FET의 게이트 길이를 메모리 셀의 게이트 길이보다 길게 하는 경우에, FET 용의 마스크를 신규로 제작할 필요가 없어 제조 비용을 저감시킬 수 있다.
또한, 본 실시예에서 스텝(S16) 내지 스텝(S21)의 공정은 모두 드라이 프로세스로 행할 수 있기 때문에, 동일한 챔버 내에서 가스종만을 바꾸어 일괄적으로 행하는 제조 방법을 행할 수도 있다. 스텝(S16) 내지 스텝(S21)의 공정을 일괄적으로 행함으로써, 종래에 비해 공정의 간략화와 제조 비용의 저감을 도모할 수 있고, 생산성의 향상을 도모할 수 있다.
또한, 본 실시예에서 스텝(S14)의 SiO2막의 성막 공정은 저온 MLD에 의해 행하지만, 상층부를 보호막(14)으로 보호된 유기막(13)으로 이루어지는 심부(15b)에 데미지를 주지 않고 SiO2막을 성막할 수 있는 것이면 상기한 방법에 한정되지 않으며, CVD, RF(Radio Frequency) 마그네트론 스퍼터, 전자선 증착 등 공지의 성막 방법을 이용하는 것도 가능하다.
또한, 본 실시예에서는 심부 패턴 형성 공정에서 제 2 포토레지스트막(17)으로 이루어지는 제 3 패턴(23)의 트리밍을 행하지 않고, 제 3 패턴(23)의 라인폭(L3)과 대략 동일한 라인폭을 가지는 심부(15a)를 이용하여 제 1 패턴(21)을 형성하는 것도 가능하다.
또한, 본 실시예에서 제 3 패턴(23)의 라인폭인 L3는 상술한 바와 같이 라인폭이 미리 도 2e에 도시한 라인폭(L3)보다 큰 L3’(예를 들면, 120 nm)가 되도록 형성하고 트리밍을 행함으로써 자유롭게 그 폭치수를 제어할 수 있기 때문에, 트리밍되어 만들어진 심부(15b)의 패턴의 라인폭인 L12에 비해 크게 할 수도 있고 동일하게 할 수도 있고 작게 할 수도 있다.
(제 1 실시예의 제 1 변형예)
이어서, 도 4a 내지 도 4k를 참조하여 본 발명의 제 1 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법을 설명한다.
도 4a 내지 도 4k는 본 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다. 단, 이하의 설명에서 앞서 설명한 부분에는 동일한 부호를 부여하고 설명을 생략하는 경우가 있다(이하의 변형예, 실시예에 대해서도 동일함).
본 변형예에 따른 반도체 장치의 제조 방법은 피에칭층이 질화 실리콘층인 점에서 제 1 실시예에 따른 반도체 장치의 제조 방법과 상이하다.
도 4a 내지 도 4k를 참조하면, 제 1 실시예에서 TEOS로 이루어지는 피에칭층(11)을 이용하여 행하는 것과 상이하고, 본 변형예에서는 질화 실리콘층(이하 SiN이라고 한다)으로 이루어지는 피에칭층(11a)을 이용하여 행한다.
본 변형예에 따른 반도체 장치의 제조 방법은 제 1 실시예와 동일하며, 도 1에 도시한 바와 같이, 스텝(S11) 내지 스텝(S21)의 공정을 포함한다.
먼저, 스텝(S11)을 포함하는 준비 공정을 행한다. 도 4a에 도시한 바와 같이, 본 변형예에서도 제 1 실시예와 마찬가지로, 기판(10) 상에 아래로부터 차례로 피에칭층(11a), 유기막(13), 보호막(14)이 형성된 기판을 이용한다. 단, 피에칭층(11a)은 제 1 실시예에서 TEOS인 것과 달리 SiN이다. 피에칭층(11a)의 두께가, 예를 들면 50 ~ 500 nm로 할 수 있는 것은 제 1 실시예와 동일하다.
피에칭층(11a)이 패턴 형성됨으로써, 그 후의 다양한 가공 공정에서의 마스크로서 기능하는 것은 제 1 실시예와 동일하다. SiN은 제 1 실시예에서 이용되는 비결정성 실리콘, 폴리 실리콘에 비해 인접하는 유기막(13)과의 에칭의 선택비를 향상시킬 수 있다.
스텝(S12) 내지 스텝(S17)을 포함하는 심부 패턴 형성 공정, 성막 공정, 제 3 패턴 형성 공정, 제 1 패턴 형성 공정 및 제 2 패턴 형성 공정은 제 1 실시예와 동일하며, 각각의 공정을 행한 후의 반도체 장치의 일부의 구조는 각각 도 4b 내지 도 4g에 도시한 바와 같다.
이어서, 스텝(S18) 및 스텝(S19)을 포함하는 제 5 패턴 형성 공정을 행한다.
스텝(S18), 즉 제 2 패턴(22) 및 제 4 패턴(24)을 마스크로 하여 보호막(14)을 제거하는 공정은 제 1 실시예와 동일하며, 스텝(S18)의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 4h에 도시된다.
스텝(S19), 즉 제 2 패턴(22) 및 제 4 패턴(24)을 마스크로 하여 유기막(13)을 에칭하는 공정은, 도 4i에 도시한 바와 같이, SiN으로 이루어지는 피에칭층(11a)의 에칭 속도에 대한 유기막(13)의 에칭 속도의 비를 제 1 실시예에서의 TEOS로 이루어지는 피에칭층(11)의 에칭 속도에 대한 유기막(13)의 에칭 속도의 비에 비해 증대시킬 수 있기 때문에, 에칭의 진행이 피에칭층(11a)의 표면에 도달한 시점에서 에칭을 확실히 정지시킬 수 있다. 구체적으로 유기막(13)의 에칭은, 예를 들면 산소, 질소, 수소, 암모니아 등의 플라즈마를 이용하여 행하지만, 혼합 가스의 종류, 유량비, 가스압, 기판 온도를 제어함으로써 SiN과 유기막의 에칭의 선택비를 향상시킬 수 있다. 그 결과, 재현성이 뛰어난 제조 방법을 행할 수 있다.
이어서, 스텝(S20), 즉 제 2 패턴(22) 및 제 4 패턴(24)을 마스크로 하여 피에칭층(11a)을 제거하고 제 5 패턴(25)을 형성하는 공정을 행한다. 또한, 도 4j는 스텝(S20)의 공정을 행한 후의 반도체 장치의 구조를 도시한 단면도이다.
본 변형예에서는, 에칭의 조건을 제어함으로써 SiN으로 이루어지는 피에칭층(11a)의 유기막(13)에 대한 에칭의 선택비를 향상시켜, 피에칭층(11a)을 에칭하는 동안에 유기막(13)으로 이루어지는 패턴을 에칭하지 않고 마스크의 형상을 정확하게 피에칭층(11a)에 전사할 수 있다. 구체적으로 제 1 피에칭층(11a)의 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행하지만, CF계 가스의 종류, 혼합 가스의 종류, 유량비, 가스압, 기판 온도를 제어함으로써 SiN의 유기막에 대한 선택비를 향상시킬 수 있다. 그 결과, 재현성이 뛰어난 제조 방법을 행할 수 있다.
또한, 본 변형예에서는 상술한 에칭의 조건을 제어함으로써 SiN으로 이루어지는 피에칭층(11a)의 기판(10)에 대한 에칭의 선택비를 향상시켜, 에칭이 기판(10)의 표면에 도달한 시점에서 에칭을 확실히 정지시킬 수도 있다.
스텝(S21)의 공정, 즉 유기막을 제거하는 공정은 제 1 실시예와 동일하다. 또한, 스텝(S21)의 공정이 종료된 후의 반도체 기판의 구조는 도 4k에 도시된다.
이상, 본 변형예에 따른 반도체 장치의 제조 방법에 따르면, 피에칭층(11a)을 TEOS로부터 SiN으로 바꿈으로써 인접하는 유기막(13)과의 에칭 선택비를 향상시킬 수 있어, 재현성이 뛰어난 반도체 장치를 저비용으로 제조할 수 있다.
또한, SiN으로서 Si와 N의 조성비는 특별히 한정되지 않으며, 예를 들면 Si3N4을 이용할 수 있다. 또한, SiN 대신에 SiON(산질화 실리콘)을 이용할 수도 있다.
또한, SiN 대신에 비결정성 실리콘 또는 폴리 실리콘을 삽입한 복합막을 이용할 수도 있다. 특히, 기판과의 사이의 에칭 공정에서의 에칭 속도가 큰 선택비를 확보할 수 있으면 임의의 재질인 피에칭층을 이용할 수 있다.
(제 1 실시예의 제 2 변형예)
이어서, 도 5a 내지 도 5k를 참조하여 본 발명의 제 1 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법을 설명한다.
도 5a 내지 도 5k는 본 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
본 변형예에 따른 반도체 장치의 제조 방법은 보호막이 산질화 실리콘 SiON인 점에서 제 1 실시예에 따른 반도체 장치의 제조 방법과 상이하다.
도 5a 내지 도 5k를 참조하면, 제 1 실시예에서 SOG로 이루어지는 보호막을 이용하여 행하는 것과 상이하고, 본 변형예에서는 SiON으로 이루어지는 보호막(14b)을 이용하여 행한다.
본 변형예에 따른 반도체 장치의 제조 방법은 제 1 실시예와 동일하며, 도 1에 도시한 바와 같이, 스텝(S11) 내지 스텝(S22)의 공정을 포함한다.
먼저, 스텝(S11)을 포함하는 준비 공정을 행한다. 도 5a에 도시한 바와 같이, 본 변형예에서도 제 1 실시예와 마찬가지로, 기판(10) 상에 아래로부터 차례로 피에칭층(11), 유기막(13), 보호막(14b)이 형성된 기판을 이용한다. 단, 보호막(14b)은 제 1 실시예에서 SOG인 것과 달리 SiON이다. 보호막(14b)의 두께가, 예를 들면 40 ~ 120 nm로 할 수 있는 것은 제 1 실시예와 동일하다.
피에칭층(11)이 패턴 형성됨으로써 그 후의 다양한 가공 공정에서의 마스크로서 기능하는 것은 제 1 실시예와 동일하다.
스텝(S12) 내지 스텝(S15)의 공정을 포함하는 심부 패턴 형성 공정, 성막 공정 및 제 3 패턴 형성 공정은 제 1 실시예와 동일하며, 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 5b 내지 도 5e에 도시한 바와 같다.
이어서, 스텝(S16)을 포함하는 제 1 패턴 형성 공정을 행한다. 또한, 제 1 패턴 형성 공정을 행한 후의 반도체 장치의 일부의 구조는 도 5f에 도시한 바와 같다.
본 변형예에서는, 에칭의 조건을 제어함으로써 SiO2막(16)의 에칭 속도와 SiON으로 이루어지는 보호막(14b)의 에칭 속도의 선택비를 향상시켜, 에칭이 보호막(14b)의 표면에 도달한 시점에서 확실히 에칭을 정지시킬 수 있다. 구체적으로 SiO2막(16)의 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행하지만, 가스의 종류, 유량, 가스압, 기판 온도를 제어함으로써 SiO2막과 SiON 간의 에칭의 선택비를 향상시킬 수 있다. 그 결과, 재현성이 뛰어난 제조 방법을 행할 수 있다.
스텝(S17) 내지 스텝(S19)의 공정을 포함하는 제 2 패턴 형성 공정 및 제 5 패턴 형성 공정은 제 1 실시예와 동일하며, 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 5g 내지 도 5i에 도시한 바와 같다.
이어서, 스텝(S20) 및 스텝(S21)을 포함하는 피에칭층 에칭 공정을 행한다. 또한, 피에칭층 에칭 공정의 스텝(S20) 및 스텝(S21)을 행한 후의 반도체 장치의 일부의 구조는 각각 도 5j 및 도 5k에 도시한 바와 같다.
본 변형예에서는, 에칭의 조건을 제어함으로써 TEOS로 이루어지는 피에칭층(11)의 에칭 속도와 SiON으로 이루어지는 보호막(14b)의 에칭 속도의 선택비를 향상시켜, 피에칭층(11)을 에칭하는 동안에 보호막(14b)으로 이루어지는 제 2 패턴(22) 및 제 4 패턴(24)을 에칭하지 않고 마스크의 형상을 정확히 피에칭층(11)에 전사할 수 있다. 구체적으로 피에칭층(11)의 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행하지만, 가스의 종류, 유량, 가스압, 기판 온도를 제어함으로써 TEOS와 SiON 간의 에칭의 선택비를 향상시킬 수 있다. 그 결과, 재현성이 뛰어난 제조 방법을 행할 수 있다.
스텝(S21)은 제 1 실시예와 동일하며, 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 5k에 도시한 바와 같다.
이상, 본 변형예에 따른 반도체 장치의 제조 방법에 따르면, 보호막(14b)을 SOG로부터 SiON으로 바꿈으로써 SiO2층(16) 및 피에칭층(11)의 에칭의 선택비를 향상시킬 수 있어, 재현성이 뛰어난 반도체 장치를 저비용으로 제조할 수 있다.
또한, 본 변형예에서 SiON 대신에 LTO막과 BARC막의 복합막을 이용하는 경우에도, SiO2층(16) 및 피에칭층(11)의 에칭의 선택비를 향상시킬 수 있어 재현성이 뛰어난 반도체 장치를 저비용으로 제조할 수 있다.
(제 1 실시예의 제 3 변형예)
이어서, 도 6a 내지 도 6k를 참조하여 본 발명의 제 1 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법을 설명한다.
도 6a 내지 도 6k는 본 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
본 변형예에 따른 반도체 장치의 제조 방법은 짝수 패턴과 떨어진 위치에 고립 패턴을 동시에 형성한다는 점에서 제 1 실시예에 따른 반도체 장치의 제조 방법과 상이하다.
도 6a 내지 도 6k를 참조하면, 제 1 실시예에서 짝수 패턴에 인접하여 홀수 패턴을 동시에 형성하는 것과 상이하고, 본 변형예에서는 짝수 패턴과 떨어진 위치에 고립 패턴을 형성한다.
본 변형예에 따른 반도체 장치의 제조 방법은 제 1 실시예와 동일하며, 도 1에 도시한 바와 같이, 스텝(S11) 내지 스텝(S21)의 공정을 포함한다.
먼저, 스텝(S11)을 포함하는 준비 공정을 행한다. 도 6a에 도시한 바와 같이, 본 변형예에도 제 1 실시예와 마찬가지로, 기판(10) 상에 아래로부터 차례로 피에칭층(11), 유기막(13), 보호막(14)이 형성된 기판을 이용한다.
이어서, 스텝(S12) 및 스텝(S13)을 포함하는 심부 패턴 형성 공정을 행한다.
스텝(S12)은 제 1 포토레지스트막(15)을 노광, 현상하여 제 1 포토레지스트막(15)으로 이루어지는 심부(15a)의 패턴을 형성하는 심부 패턴 형성 공정이다. 본 변형예에서는, 보호막(14) 상에 제 1 포토레지스트막(15)를 형성하고, 심부(15a)의 패턴의 짝수 패턴이 배치된 곳과 심부(15a)의 패턴이 배치되어 있지 않은 곳을 가지는 금속 마스크를 이용하여 포토리소그래피를 행하고 노광, 현상을 행하여 심부(15a)의 패턴을 형성한다. 스텝(S12)의 공정을 행한 후의 반도체 장치의 구조는 도 6b에 도시된다.
이어서 행하는 스텝(S13)은 제 1 실시예와 동일하며, 스텝(S13)의 공정을 행한 후의 반도체 장치의 구조는 도 6c에 도시된다.
스텝(S14)을 포함하는 성막 공정은 제 1 실시예와 동일하며, 스텝(S14)의 공정을 행한 후의 반도체 장치의 구조는 도 6d에 도시된다.
이어서 스텝(S15)의 제 3 패턴 형성 공정을 행한다. 도 6e에 도시한 바와 같이, 심부(15b)의 패턴이 형성되어 있지 않은 위치에 제 3 패턴(23)을 형성한다. 기판 전체 면에 제 3 패턴(23)을 형성하기 위한 제 2 포토레지스트막(17)을 성막하고 노광, 현상을 행하여 제 2 포토레지스트막(17)으로 이루어지는 제 3 패턴(23)을 형성한다. 여기서, 제 2 포토레지스트막(17)의 재질 또는 두께는 제 1 실시예와 동일하게 할 수 있다. 단, 본 변형예에서의 제 2 포토레지스트막(17)을 노광할 때의 금속 마스크는 제 1 실시예와 달리, 고립 패턴에 상당하는 제 3 패턴(23)이 심부(15b)의 패턴과 떨어진 위치에 배치되는 패턴을 가진다. 제 3 패턴(23)의 라인폭을 L3이라고 하면 L3의 값은 특별히 한정되지 않으며, 제 1 실시예와 마찬가지로, 예를 들면 60 nm로 할 수 있다.
여기서, 제 3 패턴(23)은 라인폭(L3)이 미세하기 때문에, 심부(15a)의 패턴을 형성하기 위한 금속 마스크와 마찬가지로 고정밀의 금속 마스크를 필요로 하므로 마스크 제작 비용이 필요해진다. 그러나, 피에칭층(11)을 에칭할 때의 마스크로서 유기막(13)을 이용하여 일괄적으로 에칭을 행할 수 있고, 피에칭층(11)으로서 광범위한 재료를 선택할 수 있어 저비용의 재료 및 저비용의 성막 방법을 이용함으로써 전체의 제조 비용을 억제할 수 있는 것은 제 1 실시예와 동일하다.
그 후에 스텝(S16) 내지 스텝(S21)을 포함하는 제 1 패턴 형성 공정, 제 2 패턴 형성 공정, 제 5 패턴 형성 공정 및 피에칭층 에칭 공정은 제 1 실시예와 동일하며, 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 6f 내지 도 6k에 도시한 바와 같다. 그 결과 피에칭층(11)으로 이루어지고, 라인폭(L2), 스페이스폭(S2)을 가지는 짝수 패턴으로부터 떨어진 위치에 라인폭(L4)을 가지는 고립 패턴을 가지는 패턴을 일괄적으로 형성할 수 있다.
(제 1 실시예의 제 4 변형예)
이어서, 도 7a 내지 도 7k를 참조하여 본 발명의 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법을 설명한다.
도 7a 내지 도 7k는 본 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
본 변형예에 따른 반도체 장치의 제조 방법은 짝수 패턴에 인접한 위치에 홀수 패턴을 동시에 형성하고, 짝수 패턴과 떨어진 위치에도 고립 패턴을 동시에 형성한다는 점에서 제 1 실시예에 따른 반도체 장치의 제조 방법과 상이하다.
도 7a 내지 도 7k를 참조하면, 제 1 실시예에서 짝수 패턴에 인접하여 홀수 패턴을 동시에 형성하는 것과 상이하고, 본 변형예에서는 짝수 패턴에 인접한 위치에 홀수 패턴을 동시에 형성하고, 짝수 패턴과 떨어진 위치에 고립 패턴을 형성한다.
본 변형예에 따른 반도체 장치의 제조 방법은 제 1 실시예와 동일하며, 도 1에 도시한 바와 같이, 스텝(S11) 내지 스텝(S21)의 공정을 포함한다.
먼저, 스텝(S11)을 포함하는 준비 공정을 행한다. 도 7a에 도시한 바와 같이, 본 변형예에서도 제 1 실시예와 마찬가지로, 기판(10) 상에 아래로부터 차례로 피에칭층(11), 유기막(13), 보호막(14)이 형성된 기판을 이용한다.
이어서, 스텝(S12) 내지 스텝(S14)을 포함하는 심부 패턴 형성 공정 및 성막 공정을 행한다. 심부 패턴 형성 공정 및 성막 공정은 제 1 실시예와 동일하며, 각 공정이 행해진 후의 반도체 장치의 구조는 도 7b 내지 도 7d에 도시된다.
이어서, 스텝(S15)의 제 3 패턴 형성 공정을 행한다. 도 7e에 도시한 바와 같이, 심부(15b)의 패턴이 형성되어 있지 않은 위치에 제 3 패턴(23)을 형성하는 것은 제 1 실시예와 동일하다. 단, 본 변형예에서는, 홀수 패턴에 상당하고 라인폭(L3)을 가지는 제 3 패턴(23)이 심부(15b)의 패턴에 인접하여 설치되고, 고립 패턴에 상당하고 라인폭(L3)을 가지는 제 3 패턴(23)이 심부(15b)의 패턴으로부터 떨어진 위치에도 배치되는 패턴을 가지는 것을 특징으로 한다. L3의 값은 특별히 한정되지 않으며, 제 1 실시예와 마찬가지로, 예를 들면 60 nm로 할 수 있다.
그 후에 스텝(S16) 내지 스텝(S21)을 포함하는 제 1 패턴 형성 공정, 제 2 패턴 형성 공정, 제 5 패턴 형성 공정 및 피에칭층 에칭 공정은 제 1 실시예와 동일하며, 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 7f 내지 도 7k에 도시한 바와 같다. 그 결과, 피에칭층(11)으로 이루어지고 라인폭(L2), 스페이스폭(S2)을 가지는 짝수 패턴에 인접한 위치에 라인폭(L4)을 가지는 홀수 패턴을 일괄적으로 형성할 수 있고, 라인폭(L2), 스페이스폭(S2)을 가지는 짝수 패턴으로부터 떨어진 위치에 라인폭(L4)을 가지는 고립 패턴을 일괄적으로 형성할 수 있다.
(제 1 실시예의 제 5 변형예)
이어서, 도 8a 내지 도 8k를 참조하여 본 발명의 제 1 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법을 설명한다.
또한, 본 변형예에서의 라인폭(L31)은 특허청구범위에서의 제 3 치수에 상당한다.
도 8a 내지 도 8k는 본 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
본 변형예에 따른 반도체 장치의 제조 방법은, 심부 및 측벽부로 구성되는 제 1 패턴을 형성할 때에 그 후 제 2 포토레지스트막으로 피복되는 제 3 패턴 중 제 2 패턴으로 이루어지는 짝수 패턴으로부터 떨어진 위치에 배치되는 제 3 패턴의 라인폭이 제 2 패턴으로 이루어지는 짝수 패턴에 인접하여 배치되는 제 3 패턴의 라인폭보다 좁다는 점에서 제 1 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법과 상이하다.
도 8a 내지 도 8k를 참조하면, 제 1 실시예의 제 4 변형예에서, 제 2 패턴으로부터 떨어진 위치에 있는 고립 패턴의 라인폭은 제 2 패턴에 인접한 위치에 있는 홀수 패턴의 라인폭과 동일한 것과 상이하고, 본 변형예에서는, 제 2 패턴(22)으로부터 떨어진 위치에 있는 고립 패턴(23a)의 라인폭(L31)은 제 2 패턴(22)에 인접한 위치에 있는 홀수 패턴(23)의 라인폭(L3)보다 좁다.
본 변형예에 따른 반도체 장치의 제조 방법은, 제 1 실시예의 제 4 변형예와 동일하며, 도 1에 도시한 바와 같이, 스텝(S11) 내지 스텝(S21)의 공정을 포함한다.
먼저, 스텝(S11)을 포함하는 준비 공정을 행한다. 도 8a에 도시한 바와 같이, 본 변형예에서도 제 1 실시예와 마찬가지로, 기판(10) 상에 아래로부터 차례로 피에칭층(11), 유기막(13), 보호막(14)이 형성된 기판을 이용한다.
이어서, 스텝(S12) 내지 스텝(S14)을 포함하는 심부 패턴 형성 공정 및 성막 공정을 행한다. 심부 패턴 형성 공정 및 성막 공정은 제 1 실시예와 동일하며, 각 공정이 행해진 후의 반도체 장치의 구조는 도 8b 내지 도 8d에 도시된다.
이어서, 스텝(S15)의 제 3 패턴 형성 공정을 행한다. 도 8e에 도시한 바와 같이, 심부(15b)의 패턴이 형성되어 있지 않은 위치에 제 3 패턴(23)을 형성하는 것은 제 1 실시예와 동일하다. 단, 본 변형예에서는, 홀수 패턴에 상당하고 라인폭(L3)을 가지는 제 3 패턴(23)이 심부(15b)의 패턴에 인접하여 설치되고, 고립 패턴에 상당하고 라인폭(L31)을 가지는 제 3 패턴(23a)이 심부(15b)의 패턴으로부터 떨어진 위치에도 배치되는 패턴을 가지고, L31이 L3보다 작은 것을 특징으로 한다. 각각 제 3 패턴(23) 및 제 3 패턴(23a)의 라인폭인 L3 및 L31의 값은 특별히 한정되지 않으며, 제 1 실시예와 마찬가지로 L3의 값은, 예를 들면 60 nm로 할 수 있고, L31의 값은, 예를 들면 40 nm로 할 수 있다.
그 후에 스텝(S16) 내지 스텝(S21)을 포함하는 제 1 패턴 형성 공정, 제 2 패턴 형성 공정, 제 5 패턴 형성 공정 및 피에칭층 에칭 공정은 제 1 실시예와 동일하며, 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 8f 내지 도 8k에 도시한 바와 같다. 그 결과, 피에칭층(11)으로 이루어지고 라인폭(L2), 스페이스폭(S2)을 가지는 짝수 패턴에 인접한 위치에 라인폭(L4)의 홀수 패턴을 가지고, 라인폭(L2), 스페이스폭(S2)을 가지는 짝수 패턴으로부터 떨어진 위치에 라인폭(L41)의 고립 패턴을 가지는 패턴을 일괄적으로 형성할 수 있다. 여기서, L4의 값은 L3과 동일하므로, 예를 들면 60 nm로 할 수 있고, L41의 값은 L31과 동일하므로, 예를 들면 40 nm로 할 수 있다.
(제 2 실시예)
이어서, 도 9 내지 도 10l을 참조하여 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
이하, 본 실시예 및 본 실시예의 각 변형예에서의 유기막, 심부의 패턴, 심부 패턴 형성 공정, 성막 공정, 제 1 패턴, 제 1 패턴 형성 공정, 제 2 포토레지스트막, 제 3 패턴, 제 3 패턴 형성 공정, 제 1 패턴의 소정의 패턴, 제 1 패턴 형성 공정, 제 2 패턴 및 제 2 패턴 형성 공정의 각각은, 특허청구범위에서의 제 1 유기막, 제 1 유기막 패턴, 제 1 유기막 패턴 형성 공정, 산화 실리콘막 성막 공정, 제 1 마스크 패턴, 제 1 마스크 패턴 형성 공정, 제 2 유기막, 제 2 유기막 패턴, 제 2 유기막 패턴 형성 공정, 제 2 마스크 패턴, 제 2 마스크 패턴 형성 공정, 제 3 마스크 패턴 및 제 3 마스크 패턴 형성 공정의 각각에 상당한다.
또한, 본 실시예 및 본 실시예의 각 변형예에서의 라인폭(L104) 및 두께(D101)의 각각은 특허청구범위에서의 제 1 치수 및 제 2 치수의 각각에 상당한다.
도 9는 본 실시예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 공정도이다. 또한, 도 10a 내지 도 10l은 본 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다. 또한, 도 9의 스텝(S111) 내지 스텝(S122)의 공정의 각각의 공정이 행해진 후의 반도체 장치의 구조는 도 10a 내지 도 10l의 각각의 단면도로 도시한 구조에 대응된다.
본 실시예에 따른 반도체 장치의 제조 방법은, 도 9에 도시한 바와 같이, 기판 준비 공정과 제 1 패턴 형성 공정과 포토레지스트 피복 공정과 보호막 제거 공정과 제 2 패턴 형성 공정과 피에칭층 에칭 공정을 포함한다. 기판 준비 공정은 스텝(S111)의 공정을 포함하고, 제 1 패턴 형성 공정은 스텝(S112) 내지 스텝(S116)의 공정을 포함하고, 포토레지스트 피복 공정은 스텝(S117)의 공정을 포함하고, 보호막 제거 공정은 스텝(S118)의 공정을 포함하고, 제 2 패턴 형성 공정은 스텝(S119)의 공정을 포함하고, 피에칭층 에칭 공정은 스텝(S120) 내지 스텝(S122)의 공정을 포함한다.
먼저, 스텝(S111)을 포함하는 준비 공정을 행한다. 스텝(S111)은 피에칭층 상에 유기막을 개재하여 보호막이 형성된 기판을 준비하는 공정이다. 도 10a는 스텝(S111)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
스텝(S111)에서는 도 10a에 도시한 바와 같이, 기판(110) 상에 아래로부터 차례로 제 1 피에칭층(111), 제 2 피에칭층(112), 유기막(113), 보호막(114)이 형성된 기판을 준비한다. 제 1 피에칭층(111) 및 제 2 피에칭층(112)은 패턴이 형성됨으로써 그 후의 다양한 가공 공정을 행하는 경우의 마스크로서 기능한다. 유기막(113)은 패턴이 형성되고 제 1 피에칭층(111) 및 제 2 피에칭층(112)의 패턴을 형성하기 위한 마스크로서 기능한다. 보호막(114)은, 도 10d를 이용하여 후술하는 바와 같이, 유기막(113)으로 이루어지는 심부(125)의 패턴을 형성할 때에 유기막(113)의 표면을 보호하는 기능을 가지고, 도 10g를 이용하여 후술하는 바와 같이, 제 1 패턴(121)의 소정의 패턴에서 심부(125)의 유기막(113)이 제거되지 않도록 보호하는 기능도 가진다. 또한, 보호막(114)은 그 위에 형성되는 제 2 포토레지스트막(115)의 포토리소그래피를 행할 때의 반사 방지막(BARC : Bottom Anti-Reflecting Coating)으로서의 기능을 가지는 경우도 있다.
제 1 피에칭층(111)의 재질은 특별히 한정되지 않으며, 예를 들면 TEOS(테트라에톡시실란 : Tetraethoxysilane)를 이용할 수 있다. 또한, 제 1 피에칭층(111)의 두께는 특별히 한정되지 않으며, 예를 들면 50 ~ 500 nm로 할 수 있다.
제 2 피에칭층(112)의 재질은 특별히 한정되지 않으며, 예를 들면 비결정성 실리콘, 폴리 실리콘을 이용할 수 있다. 또한, 제 2 피에칭층(112)의 두께는 특별히 한정되지 않으며, 예를 들면 20 ~ 200 nm로 할 수 있다.
유기막(113)의 재질은 특별히 한정되지 않으며, 예를 들면 화학 기상법(CVD : Chemical Vapor Deposition)에 의해 성막된 비결정성 탄소, 스핀 온에 의해 성막된 폴리페놀 또는 i 선 레지스트 등의 포토레지스트를 포함하는 광범위한 유기계의 재료를 이용할 수 있다. 또한, 유기막(113)의 두께는 특별히 한정되지 않으며, 예를 들면 150 ~ 300 nm로 할 수 있다.
보호막(114)의 재질은 특별히 한정되지 않으며, 예를 들면 SOG(Spin On Glass)막, SiON막, 또는 LTO(Low Temperature Oxide)막과 BARC막의 복합막을 이용할 수 있다. 또한, 보호막(114)의 두께는 특별히 한정되지 않으며, 예를 들면 40 ~ 120 nm로 할 수 있다.
이어서, 스텝(S112) 내지 스텝(S116)을 포함하는 제 1 패턴 형성 공정을 행한다.
스텝(S112)은 제 2 포토레지스트막(115)을 성막하고, 성막된 제 2 포토레지스트막(115)을 노광, 현상하여 제 2 포토레지스트막(115)으로 이루어지는 제 3 패턴(123)을 형성하는 제 3 패턴 형성 공정이다. 그 결과, 도 10b에 도시한 바와 같이, 제 2 포토레지스트막(115)으로 이루어지는 제 3 패턴(123)이 형성된다. 제 3 패턴(123)은 보호막(114) 및 유기막(113)을 에칭하는 공정에서의 마스크로서 기능한다.
제 2 포토레지스트막(115)의 재질은, 예를 들면 ArF 레지스트를 이용할 수 있다. 또한, 제 2 포토레지스트막(115)의 두께는 특별히 한정되지 않으며, 예를 들면 50 ~ 200 nm로 할 수 있고, 제 3 패턴(123)의 라인폭(L103) 및 스페이스폭(S103)은 특별히 한정되지 않으며, 모두 예를 들면 60 nm로 할 수 있다.
스텝(S113)은 제 3 패턴(123)을 형성하는 제 2 포토레지스트막(115)을 트리밍하고, 트리밍되어 만들어진 제 2 포토레지스트막(115)으로 이루어지는 제 4 패턴(124)을 마스크로 하여 보호막(114)을 에칭하는 공정이다. 또한, 도 10c는 스텝(S113)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
트리밍 방법은 특별히 한정되지 않으며, 예를 들면 산소, 질소, 수소, 암모니아 등의 플라즈마를 이용하여 행한다. 또한, 도 10b 및 도 10c에 도시한 바와 같이, 트리밍되어 만들어진 제 4 패턴(124)의 라인폭(L104)은 트리밍을 행하기 전의 제 3 패턴(123)의 라인폭(L103)에 비해 좁아지므로, 제 4 패턴(124)의 라인폭(L104) 및 스페이스폭(S104)과 제 3 패턴(123)의 라인폭(L103) 및 스페이스폭(S103)과의 대소 관계는 L104 < L103, S104 > S103가 된다. L104 및 S104의 값은 특별히 한정되지 않으며, 예를 들면 L104를 30 nm, S104를 90 nm로 할 수 있다.
트리밍을 행한 후에 라인폭이 L104인 제 2 포토레지스트막(115)으로 이루어지는 제 4 패턴(124)을 마스크로 하여 보호막(114)을 에칭하고, 제 2 포토레지스트막(115) 및 보호막(114)이 적층되어 이루어지는 라인폭이 L104의 패턴을 형성한다. 보호막(114)의 에칭은, 예를 들면 보호막(114)이 SOG막(또는 SiON막, 또는 LTO막과 BARC막의 복합막)으로 이루어지는 경우, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행할 수 있다.
스텝(S114)은 상층부가 보호막(114)으로 보호된 유기막(113)을 에칭함으로써, 상층부가 보호막(114)으로 보호된 유기막(113)으로 이루어지는 심부(125)의 패턴을 형성하는 심부 패턴 형성 공정이다. 또한, 도 10d는 스텝(S114)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
유기막(113)의 에칭은 특별히 한정되지 않으며, 예를 들면 산소, 질소, 수소, 암모니아 등의 플라즈마를 이용하여 행할 수 있다. 그 결과, 도 10d에 도시한 바와 같이, 라인폭이 L104인 보호막(114)을 마스크로 하여 유기막(113)이 에칭되어 라인폭이 L104인 보호막(114)으로 보호된 유기막(113)으로 이루어지는 심부(25)의 패턴이 형성된다.
스텝(S115)은 심부(125)의 패턴이 형성된 기판 상에 SiO2막(116)을 성막하는 성막 공정이다. 또한, 도 10e는 스텝(S115)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
또한, SiO2막은 특허청구범위에서의 산화 실리콘막에 상당한다. 또한, 이하에서 SiO2막 대신에, SiOx막을 비롯하여 실리콘과 산소를 주성분으로서 포함하는 다른 조성의 막이어도 좋다.
SiO2막(116)의 성막 공정은 유기막(113)이 심부(125)로서 남은 상태로 행하지만, 일반적으로 유기막(113)은 고온에 약하기 때문에 저온(예를 들면, 300℃ 이하 정도)에서 성막하는 것이 바람직하다. 성막 방법으로서 이와 같이 저온에서 성막할 수 있다면 특별히 한정되지 않으며, 본 실시예에서는 저온에서의 분자층 퇴적(Molecular Layer Deposition, 이하 MLD라고 함), 즉 저온 MLD에 의해 행할 수 있다. 그 결과, 도 10e에 도시한 바와 같이, 심부(125)가 형성되어 있는 곳 및 형성되어 있지 않은 곳을 포함하여 기판 전체 면에 SiO2막(116)이 성막되고, 심부(125)의 측면에도 심부(125)의 측면을 피복하도록 SiO2막(116)이 성막된다. 이때의 SiO2막(16)의 두께를 D101이라고 하면 심부(125)의 패턴의 측면을 피복하는 SiO2막(116)의 폭도 D101이 된다. SiO2막(116)의 두께(D101)는 특별히 한정되지 않으며, 예를 들면 30 nm로 할 수 있다.
여기서, 저온 MLD에 의한 성막 공정에 대하여 설명한다.
저온 MLD에서는, 실리콘을 포함하는 원료 가스를 처리 용기 내로 공급하고 실리콘 원료를 기판 상에 흡착시키는 공정과, 산소를 포함하는 가스를 처리 용기 내로 공급하고 실리콘 원료를 산화시키는 공정을 교호로 반복한다.
구체적으로, 실리콘을 포함하는 원료 가스를 기판 상에 흡착시키는 공정에서는 실리콘을 포함하는 원료 가스로서 1 분자 내에 2 개의 아미노기를 가지는 그물 구조의 실란 가스, 예를 들면 비스터셜부틸아미노실란(bis-tertiary-butylamino silane)(이하 BTBAS라고 함)을 실리콘 원료 가스의 공급 노즐을 통하여 처리 용기 내로 소정 시간(T1) 공급된다. 이에 의해 기판 상에 BTBAS를 흡착시킨다. T1의 시간은, 예를 들면 1 ~ 60 sec로 할 수 있다. 실리콘을 포함하는 원료 가스의 유량은 10 ~ 500 mL/min(sccm)로 할 수 있다. 또한, 처리 용기 내의 압력은 13.3 ~ 665 Pa로 할 수 있다.
이어서, 산소를 포함하는 가스를 처리 용기 내로 공급하고 실리콘 재료를 산화시키는 공정에서는, 산소를 포함하는 가스로서, 예를 들면 고주파 전원을 구비한 플라즈마 생성 기구에 의해 플라즈마화된 O2 가스를 가스 공급 노즐을 통하여 처리 용기 내로 소정 시간(T2) 공급한다. 이에 의해 기판 상에 흡착된 BTBAS가 산화되어 SiO2막(16)이 형성된다. T2의 시간은, 예를 들면 5 ~ 300 sec로 할 수 있다. 또한, 산소를 포함하는 가스의 유량은 100 ~ 20000 mL/min(sccm)로 할 수 있다. 또한, 고주파 전원의 주파수는 13.56 MHz로 할 수 있고, 고주파 전원의 전력은 5 ~ 1000 W로 할 수 있다. 또한, 처리 용기 내의 압력은 13.3 ~ 665 Pa로 할 수 있다.
또한, 상술한 실리콘을 포함하는 원료 가스를 기판 상에 흡착시키는 공정과, 산소를 포함하는 가스를 처리 용기 내로 공급하고 실리콘 재료를 산화시키는 공정을 전환할 때에, 각각의 공정 간에 직전의 공정에서의 잔류 가스를 제거하기 위하여 처리 용기 내를 진공 배기하면서, 예를 들면 N2 가스 등의 불활성 가스로 이루어지는 퍼지 가스를 처리 용기 내로 공급하는 공정을 소정 시간(T3) 행할 수 있다. T3의 시간은, 예를 들면 1 ~ 60 sec로 할 수 있다. 또한, 퍼지 가스의 유량은 50 ~ 5000 mL/min(sccm)로 할 수 있다. 또한, 이 공정은 처리 용기 내에 잔류하고 있는 가스를 제거할 수 있으면 되고, 퍼지 가스를 공급하지 않고 모든 가스의 공급을 정지한 상태로 진공 배기를 계속해서 행할 수 있다.
BTBAS는 실리콘을 포함하는 원료 가스로서 이용되는 1 분자 내에 2 개의 아미노기를 가지는 아미노실란 가스이다. 이러한 아미노실란 가스로서는, 상기BTBAS 외에 비스디에틸아미노실란(bis-diethylamino silane)(BDEAS), 비스디메틸아미노실란(bis-dimethylamino silane)(BDMAS), 디이소프로필아미노실란(di-isopropylamino silane)(DIPAS), 비스에틸메틸아미노실란(bis-ethylmethylamino silane)(BEMAS)을 이용할 수 있다. 또한, 실리콘 원료 가스로서 1 분자 내 3 개 이상의 아미노기를 가지는 아미노실란 가스를 이용할 수 있고, 1 분자 내에 1 개의 아미노기를 가지는 아미노실란 가스를 이용할 수도 있다.
한편, 산소를 포함하는 가스로서는 O2 가스 외에 NO 가스, N2O 가스, H2O 가스, O3 가스를 이용할 수 있고, 이들을 고주파 전계에 의해 플라즈마화하여 산화제로서 이용할 수 있다. 이러한 산소를 포함하는 가스의 플라즈마를 이용함으로써 SiO2막의 성막을 300℃ 이하에서 행할 수 있고, 또한 산소를 포함하는 가스의 가스 유량, 고주파 전원의 전력, 처리 용기 내의 압력을 조정함으로써 SiO2막의 성막을 100℃ 이하 또는 실온에서 성막을 행할 수 있다.
이어서 스텝(S116)을 행한다. 스텝(S116)은 SiO2막(116)이 심부(125)의 측벽부(126)로서만 남도록 에칭하는 에칭 공정이다. 또한, 도 10f는 스텝(S116)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
도 10f에 도시한 바와 같이, SiO2막(116)을 에칭하여 SiO2막(116)이 심부(125)의 측면을 피복하는 측벽부(126)로서만 남은 상태로 한다. SiO2막(116)의 에칭은 특별히 한정되지 않으며, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행할 수 있다. SiO2막(116)의 심부(125)의 측벽부(126)만이 남도록 에칭하기 때문에, 심부(125) 및 측벽부(126)로 이루어지는 제 1 패턴(121)이 형성된다. 제 1 패턴(121)의 라인폭을 L101, 스페이스폭을 S101이라고 하면, 심부(125)의 라인폭(L104)이 30 nm, 측벽부(126)의 두께(D101)가 30 nm인 경우, L101 = L104 ＋ D101 × 2, S101 = L104 ＋ S104 － L101이기 때문에, L101을 90 nm, S101을 30 nm로 할 수 있다.
이어서, 스텝(S117)을 포함하는 포토레지스트 피복 공정을 행한다. 스텝(S117)은 제 1 패턴(121)의 소정의 패턴(121a)을 제 1 포토레지스트막(117)으로 피복하는 포토레지스트 피복 공정이다. 또한, 도 10g는 스텝(S117)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
도 10g에 도시한 바와 같이, 제 1 패턴(121)의 일부의 소정의 패턴(121a)을 제 1 포토레지스트막(117)으로 피복한다. 제 1 포토레지스트막(117)은 심부(125)와 측벽부(126)로 이루어지는 제 1 패턴(121) 중, 스텝(S118) 및 스텝(S119)에서 심부(125)를 제거하여 측벽부(126)로 이루어지는 제 2 패턴(122)을 형성하는 것을 행하지 않고 제 1 패턴(121)인 채로 남는 패턴인 제 1 패턴(121a)을 보호하기 위한 마스크로서 기능한다.
여기서, 제 1 패턴(121)은 라인폭(L101), 스페이스폭(S101)이 모두 미세하지만, 제 1 패턴(121)의 일부의 패턴(121a)을 피복하는 제 1 포토레지스트막(117)의 패턴을 형성하기 위한 포토리소그래피를 행하기 위한 금속 마스크의 정밀도는, 제 1 패턴(121)을 형성하기 위한 금속 마스크에 비해 크게 정밀도를 필요로 하지 않기 때문에, 금속 마스크 제작을 위한 비용을 억제할 수 있다.
제 1 포토레지스트막(117)의 재질은, 예를 들면 i 선 레지스트, KrF 레지스트, ArF 레지스트를 이용할 수 있다. 또한, 제 1 포토레지스트막(117)의 두께는 특별히 한정되지 않으며, 예를 들면 200 ~ 500 nm로 할 수 있다.
이어서, 스텝(S118)을 포함하는 보호막 제거 공정을 행한다. 스텝(S118)은 심부(125)의 보호막(114)을 제거하는 보호막 제거 공정이다. 또한, 도 10h는 스텝(S118)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
소정의 제 1 패턴(121a)이 제 1 포토레지스트막(117)에 피복된 상태로 심부(125)의 보호막(114)을 에칭한다. 이 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행할 수 있다. 그 결과, 도 10h에 도시한 바와 같이, 제 1 포토레지스트막(117)으로 피복되지 않은 제 1 패턴(121)에서 심부(125)의 보호막(114)이 제거되어 심부(125)의 유기막(113)이 노출된다.
이어서, 스텝(S119)을 포함하는 제 2 패턴 형성 공정을 행한다. 스텝(S119)은 심부(125)의 유기막(113)을 제거함으로써 남은 측벽부(126)로 구성되는 제 2 패턴(122)을 형성하는 제 2 패턴 형성 공정이다. 또한, 도 10i는 스텝(S119)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
산소, 질소, 수소, 암모니아 등의 플라즈마를 이용한 에칭을 행하여 심부(125)의 유기막(113)을 제거한다. 그 결과, 도 10i에 도시한 바와 같이, 제 1 포토레지스트막(117)에 피복되지 않은 제 1 패턴(121)에서, 심부(125)의 유기막(113)이 제거되어 측벽부(126)만이 남고, 라인폭이 D101, 스페이스폭이 L104 및 S101이 교호로 나타나는 패턴인 제 2 패턴(122)이 형성된다. 본 실시예에서는, 심부(125)의 라인폭(L104)과 제 1 패턴(121)의 스페이스폭(S101)을 동일하게 함으로써, 스페이스폭은 L104 및 S101과 동일한 S102가 된다. 또한, D101과 동일한 라인폭을 재차 L102라고 한다. 상술한 바와 같이, L104를 30 nm, S101을 30 nm, SiO2막(116)의 두께(측벽부(126)의 폭(D101))를 30 nm로 함으로써, L102가 30 nm, S102가 30 nm인 제 2 패턴을 형성할 수 있다.
이어서, 스텝(S120) 내지 스텝(S122)을 포함하는 피에칭층 에칭 공정을 행한다.
스텝(S120)은 제 2 패턴(122) 및 제 1 패턴(121a)을 마스크로 하여 유기막(113)의 하층인 제 2 피에칭층(112)을 에칭하고, 상층부로서 측벽부(126)를 가지는 제 2 피에칭층(112)으로 이루어지고 제 2 패턴(122) 및 제 1 패턴(121a)과 동일한 형상을 가지는 제 5 패턴(128)을 형성하는 공정이다. 또한, 도 10j는 스텝(S120)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
측벽부(126)로 구성되는 제 2 패턴(122) 및 심부(125)와 측벽부(126)로 구성되는 제 1 패턴(121a)을 마스크로 하고, 제 1 피에칭층(111)을 에칭 스토퍼층으로 하여 제 2 피에칭층(112)을 에칭한다. 예를 들면, 비결정성 실리콘 또는 폴리 실리콘으로 이루어지는 제 2 피에칭층(112)의 에칭은, 예를 들면 Cl2, Cl2 ＋ HBr, Cl2 ＋ O2, CF4 ＋ O2, SF6, CI2 ＋ N2, Cl2 ＋ HCI, HBr ＋ Cl2 ＋ SF6 등의 가스 등의 플라즈마를 이용하여 행할 수 있다. 그 결과, 도 10j에 도시한 바와 같이, 제 2 패턴(122) 및 제 1 패턴(121a)이 형성된 제 5 패턴(128)이 형성된다.
스텝(S121)은 제 5 패턴(128)을 마스크로 하여 제 1 피에칭층(111)을 에칭하고, 제 1 피에칭층(111) 및 제 2 피에칭층(112)으로 이루어지는 제 6 패턴(129)을 형성하는 공정이다. 또한, 도 10k는 스텝(S121)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
제 1 피에칭층(111)의 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행할 수 있다. 이때, 제 1 패턴(121) 및 제 2 패턴(122)에서 측벽부(126)를 구성하는 SiO2막(116) 및 제 1 패턴(121a)에서 심부(125)를 구성하는 보호막(114)도 에칭되어 제거된다. 그 결과, 도 10k에 도시한 바와 같이, 라인폭(L102), 스페이스폭(S102)을 가지는 짝수 패턴인 제 2 패턴(122)과 라인폭(L101)을 가지는 홀수 패턴인 제 1 패턴(121a)을 동시에 형성할 수 있다. 단, 제 1 패턴(121a)을 형성하는 제 2 피에칭층(112)의 상부에는 심부(125)의 유기막(113)이 제거되지 않고 남는다.
스텝(S122)은 스텝(S121)에서 제거되지 않은 유기막(113)을 제거하는 공정이다. 또한, 도 10l은 스텝(S122)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
유기막(113)의 제거는, 예를 들면 산소, 질소, 수소, 암모니아 등의 플라즈마를 이용한 에칭에 의해 행한다. 그 결과, 도 10l에 도시한 바와 같이, 제 1 패턴(121a)을 형성하는 제 2 피에칭층(112) 상에 남아 있던 유기막(113)이 제거되고 제 1 피에칭층(111) 및 제 2 피에칭층(112)으로 이루어지는 제 1 패턴(121a) 및 제 2 패턴(122)을 동시에 형성할 수 있다.
이상, 본 실시예에서는, 예를 들면 라인폭 60 nm의 마스크를 이용하여 미세한 포토리소그래피를 행하는 것만으로, 예를 들면 라인폭 30 nm, 스페이스폭 30 nm의 미세한 짝수 패턴을 형성할 수 있고, 미세한 포토리소그래피의 공정을 새로 행하지 않고, 예를 들면 라인폭 90 nm의 라인폭을 가지는 홀수 패턴을 동시에 형성할 수 있다.
예를 들면, 특허 문헌 3에 개시되는 방법에서도, 패턴 밀도가 조밀한 영역에 짝수 패턴을 형성할 수 있고, 패턴 밀도가 성긴 영역에 홀수 패턴 또는 고립 패턴을 형성할 수 있다. 그러나, 특허 문헌 3에 개시되는 방법에서는, 미세 패턴을 형성하기 위한 심부의 패턴이 비결정성 탄소막으로 이루어지고 심부의 패턴의 측벽을 피복하는 측벽부가 산화 실리콘막으로 이루어지기 때문에, 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역 간에 피에칭층을 에칭하기 위한 하드 마스크가 되는 패턴의 재질이 상이하다. 패턴의 재질이 상이하면 피에칭층을 에칭할 때의 가로 방향의 에칭 내성, 하층의 피에칭층과의 에칭 속도의 비(선택비) 등의 영향이 상이하므로, 마스크 전역에 걸쳐 균일하게 형성할 수 없다. 그 결과, 하드 마스크가 되는 패턴의 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역이 혼재되어 있는 경우에 패턴의 CD(Critical Dimension)를 정밀도 높고 균일하게 유지할 수 없다.
그러나, 본 실시예에서는, 미세 패턴을 형성하기 위한 심부의 패턴과 심부의 패턴의 측벽을 피복하는 측벽부가 모두 산화 실리콘막으로 이루어진다. 그 때문에, 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역 간에 피에칭층을 에칭하기 위한 하드 마스크가 되는 패턴의 재질이 동일하다. 패턴의 재질이 동일하면 피에칭층을 에칭할 때의 가로 방향의 에칭 내성, 하층의 피에칭층과의 에칭 속도의 비(선택비) 등의 영향도 동일해져 마스크 전역에 걸쳐 균일하게 형성할 수 있다. 그 결과, 하드 마스크가 되는 패턴의 패턴 밀도가 조밀한 영역과 패턴 밀도가 성긴 영역이 혼재되어 있는 경우에도 패턴의 CD(Critical Dimension)를 정밀도 높고 균일하게 유지할 수 있다.
제 2 실시예에서도 제 1 실시예와 마찬가지로, 이러한 짝수 패턴에 인접하여 라인폭이 상이한 홀수 패턴을 가지는 전자 디바이스의 예로서 NAND형 플래쉬 메모리를 들 수 있다. 도 3에 NAND형 플래쉬 메모리의 등가 회로를 도시한다. 도 3에 도시한 바와 같이, NAND형 플래쉬 메모리에서는 8 비트의 메모리 셀이 이들 비트선이 직렬로 접속되도록 배열되고, 그 양측에 각각 1 개의 데이터 입출력용의 선택 게이트를 가지는 전계 효과형 트랜지스터(Field Effect Transistor : FET)가 직렬로 접속되는 회로를 가진다. 즉, 제 1 선택 게이트(40), 8 비트에 대응된 8 개의 플로팅 게이트(41 내지 48) 및 제 2 선택 게이트(49)가 비트 라인(39)에 직렬로 접속된다. 이러한 NAND형 플래쉬 메모리의 구조에서 양단의 선택 게이트(40, 49)에 대응되는 FET의 게이트 길이를 메모리 셀의 게이트 길이보다 길게 하는 경우에, FET 용의 마스크를 신규로 제작할 필요가 없어 제조 비용을 저감시킬 수 있다.
또한, 본 실시예에서 스텝(S118) 내지 스텝(S122)의 공정은 모두 드라이 프로세스로 행할 수 있기 때문에, 동일한 챔버 내에서 가스종만을 바꾸어 일괄적으로 행하는 제조 방법을 행할 수도 있다. 스텝(S118) 내지 스텝(S122)의 공정을 일괄적으로 행함으로써, 종래에 비해 공정의 간략화와 제조 비용의 저감을 도모할 수 있고 생산성의 향상을 도모할 수 있다.
또한, 본 실시예에서 스텝(S115)의 SiO2막의 성막 공정은 저온 MLD에 의하여 행하지만, 상층부가 보호막(114)으로 보호된 유기막(113)으로 이루어지는 심부(125)에 데미지를 주지 않고 SiO2막(116)을 성막할 수 있는 것이면 상기한 방법에 한정되지 않으며, CVD, RF(Radio Frequency) 마그네트론 스퍼터, 전자선 증착 등 공지의 성막 방법을 이용하는 것도 가능하다.
또한, 본 실시예에서는 심부와 측벽부로 구성되는 제 1 패턴을 형성하는 제 1 패턴 형성 공정이 제 2 포토레지스트막으로 이루어지는 제 3 패턴을 형성하는 제3 패턴 형성 공정과 제 3 패턴에 기초하여 심부의 패턴을 형성하는 심부 패턴 형성 공정과 SiO2막을 성막하는 성막 공정을 포함하지만, 제 1 패턴을 구성하는 심부의 상층부가 심부의 유기막을 보호하는 보호막의 기능을 가지는 것이면 본 실시예의 태양에 한정되지 않으며 다양한 변형이 가능하다.
또한, 본 실시예에서는 심부 패턴 형성 공정에서 제 2 포토레지스트막으로 이루어지는 제 3 패턴의 트리밍을 행하지 않고, 제 3 패턴의 라인폭과 대략 동일한 라인폭을 가지는 심부를 이용하여 제 1 패턴을 형성하는 것도 가능하다.
또한, 본 실시예에서는 유기막(113)으로 이루어지는 심부(125)의 패턴을 형성할 때에 유기막(113)의 표면을 보호하는 기능을 가지는 보호막(114)을 이용하지만, 스텝(S117)을 포함하는 포토레지스트 피복 공정에서 제 1 패턴(121)의 일부의 소정의 패턴(121a)을 제 1 포토레지스트막(117)으로 피복할 때에 행하는 레지스트 도포, 노광, 현상 등을 행할 때에 열화, 변질되지 않는 유기막(113)의 재질을 선택할 수 있으면 보호막(114)을 이용하지 않아도 된다.
(제 2 실시예의 제 1 변형예)
이어서, 도 11a 내지 도 11l을 참조하여 본 발명의 제 2 실시예의 제 1 변형예에 따른 반도체 장치의 제조 방법을 설명한다.
도 11a 내지 도 11l은 본 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다. 단, 이하의 설명에서는 앞서 설명한 부분에는 동일한 부호를 부여하고 설명을 생략하는 경우가 있다(이하의 변형예, 실시예에 대해서도 동일함).
본 변형예에 따른 반도체 장치의 제조 방법은 제 2 피에칭층이 질화 실리콘층인 점에서 제 2 실시예에 따른 반도체 장치의 제조 방법과 상이하다.
도 11a 내지 도 11l을 참조하면, 제 2 실시예에서 비결정성 실리콘 또는 폴리 실리콘으로 이루어지는 제 2 피에칭층(112)을 이용하여 행하는 것과 상이하고, 본 변형예에서는 질화 실리콘층(이하 SiN이라고 함)으로 이루어지는 제 2 피에칭층(112a)을 이용하여 행한다.
본 변형예에 따른 반도체 장치의 제조 방법은 제 2 실시예와 동일하며, 도 9에 도시된 바와 같이, 스텝(S111) 내지 스텝(S122)의 공정을 포함한다.
먼저, 스텝(S111)을 포함하는 준비 공정을 행한다. 도 11a에 도시한 바와 같이, 본 변형예에서도 제 2 실시예와 마찬가지로, 기판(110) 상에 아래로부터 차례로 제 1 피에칭층(111), 제 2 피에칭층(112a), 유기막(113), 보호막(114)이 형성된 기판을 이용한다. 단, 제 2 피에칭층(112a)은 제 2 실시예에서 비결정성 실리콘 또는 폴리 실리콘인 것과 달리 SiN이다. 제 2 피에칭층(112a)의 두께가, 예를 들면 20 ~ 200 nm로 할 수 있는 것은 제 2 실시예와 동일하다.
제 2 피에칭층(112a)이 패턴 형성됨으로써 그 후의 다양한 가공 공정에서의 마스크로서 기능하는 것은 제 2 실시예와 동일하다. SiN은 제 2 실시예에서 이용되는 비결정성 실리콘, 폴리 실리콘에 비해 인접하는 유기막(113) 또는 제 1 피에칭층(111)과의 에칭의 선택비를 향상시킬 수 있다.
스텝(S112) 내지 스텝(S116)을 포함하는 제 1 패턴 형성 공정은 제 2 실시예와 동일하며, 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 11b 내지 도 11f에 도시한 바와 같다.
단, 스텝(S116) 및 도 11f에 도시한 바와 같은 SiO2막(116)이 심부(125)의 측벽부(126)로서 남도록 SiO2막(116)을 에칭하는 공정에서는, SiO2막(116)의 에칭의 조건을 제어함으로써 제 2 피에칭층(112a)의 에칭 속도에 대한 SiO2막(116)의 에칭 속도의 비(선택비)를 향상시켜, 측벽부(126) 이외의 곳에서 제 2 피에칭층(112a)의 표면에 도달한 시점에서 에칭을 확실히 정지시킬 수 있다. 구체적으로 SiO2막(116)의 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행하지만, CF계 가스의 종류, 혼합 가스의 종류, 유량비, 가스압, 기판 온도를 제어함으로써 SiO2와 SiN의 에칭의 선택비를 향상시킬 수 있다. 그 결과, 재현성이 뛰어난 제조 방법을 행할 수 있다.
스텝(S117)을 포함하는 포토레지스트 피복 공정은 제 2 실시예와 동일하다. 또한, 스텝(S117)의 공정이 종료된 후의 반도체 기판의 구조는 도 11g에 도시된다.
스텝(S118)을 포함하는 보호막 제거 공정은 스텝(S116)에서 행하는 SiO2막을 에칭하는 공정과 마찬가지로, 프로세스 조건을 변경함으로써 SiO2와 SiN의 에칭의 선택비를 높게 하여 일부 노출된 제 2 피에칭층(112a)을 에칭하지 않고 심부(125)의 보호막(114)만을 제거하는 것이 가능하다. 또한, 스텝(S118)의 공정이 종료된 후의 반도체 기판의 구조는 도 11h에 도시된다.
스텝(S119)을 포함하는 제 2 패턴 형성 공정은 제 2 실시예와 동일하다. 또한, 스텝(S119)의 공정이 종료된 후의 반도체 기판의 구조는 도 11i에 도시된다.
이어서, 스텝(S120) 내지 스텝(S122)을 포함하는 피에칭층 에칭 공정을 행한다. 스텝(S120) 내지 스텝(S122)의 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 11j 내지 도 11l에 도시한 바와 같다.
스텝(S120)은 제 2 패턴(122) 및 제 1 패턴(121a)을 마스크로 하여 제 2 피에칭층(112a)을 에칭하는 공정으로서 제 2 실시예와 동일하다.
본 변형예에서는, 에칭의 조건을 제어함으로써 SiN으로 이루어지는 제 2 피에칭층(112a)의 에칭 속도의 TEOS로 이루어지는 제 1 피에칭층(111)의 에칭 속도와의 비(선택비)를 향상시켜, 에칭이 제 1 피에칭층(111)의 표면에 도달한 시점에서 확실히 에칭을 정지시킬 수 있다. 구체적으로 제 2 피에칭층(112a)의 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행하지만, CF계 가스의 종류, 혼합 가스의 종류, 유량비, 가스압, 기판 온도를 제어함으로써 SiN과 SiO2 간의 에칭의 선택비를 향상시킬 수 있다. 그 결과, 재현성이 뛰어난 제조 방법을 행할 수 있다.
스텝(S121)은 제 2 패턴(122) 및 제 1 패턴(121a)을 마스크로 하여 제 1 피에칭층(111)을 에칭하는 공정으로서 제 2 실시예와 동일하다.
본 변형예에서는, 에칭의 조건을 제어함으로써 TEOS로 이루어지는 제 1 피에칭층(111)의 SiN으로 이루어지는 제 2 피에칭층(112a)에 대한 에칭의 선택비를 향상시켜, 제 1 피에칭층(111)을 에칭하는 동안에 제 2 피에칭층(112a)으로 이루어지는 패턴을 에칭하지 않고 마스크의 형상을 정확히 피에칭층(111)에 전사할 수 있다. 구체적으로 TEOS로 이루어지는 제 1 피에칭층(111)의 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행하지만, CF계 가스의 종류, 혼합 가스의 종류, 유량비, 가스압, 기판 온도를 제어함으로써 SiN의 SiO2에 대한 선택비를 향상시킬 수 있다. 그 결과, 재현성이 뛰어난 제조 방법을 행할 수 있다.
스텝(S122)을 포함하는 제 2 패턴 형성 공정은 제 2 실시예와 동일하다. 또한, 스텝(S122)의 공정이 종료된 후의 반도체 기판의 구조는 도 11l에 도시된다.
이상, 본 변형예에 따른 반도체 장치의 제조 방법에 따르면, 제 2 피에칭층(112a)을 비결정성 실리콘 또는 폴리 실리콘으로부터 SiN으로 바꿈으로써 인접하는 유기막(113) 또는 제 1 피에칭층(111)과의 에칭의 선택비를 향상시킬 수 있어, 재현성이 뛰어난 반도체 장치를 저비용으로 제조할 수 있다.
또한, SiN으로서 Si와 N의 조성비는 특별히 한정되지 않으며, 예를 들면 Si3N4을 이용할 수 있다. 또한, SiN 대신에 SiON(산질화 실리콘)을 이용할 수도 있다.
(제 2 실시예의 제 2 변형예)
이어서, 도 12a 내지 도 12l을 참조하여 본 발명의 제 2 실시예의 제 2 변형예에 따른 반도체 장치의 제조 방법을 설명한다.
도 12a 내지 도 12l은 본 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
본 변형예에 따른 반도체 장치의 제조 방법은 제 1 피에칭층이 질화 실리콘층인 점에서 제 2 실시예에 따른 반도체 장치의 제조 방법과 상이하다.
도 12a 내지 도 12l을 참조하면, 제 2 실시예에서 TEOS로 이루어지는 제 1 피에칭층(111)을 이용하여 행하는 것과 상이하고, 본 변형예에서는 SiN으로 이루어지는 제 1 피에칭층(111b)을 이용하여 행한다.
본 변형예에 따른 반도체 장치의 제조 방법은 제 2 실시예와 동일하며, 도 9에 도시한 바와 같이, 스텝(S111) 내지 스텝(S122)의 공정을 포함한다.
먼저, 스텝(S111)을 포함하는 준비 공정을 행한다. 도 12a에 도시한 바와 같이, 본 변형예에서도 제 2 실시예와 마찬가지로, 기판(110) 상에 아래로부터 차례로 제 1 피에칭층(111b), 제 2 피에칭층(112), 유기막(113), 보호막(114)이 형성된 기판을 이용한다. 단, 제 1 피에칭층(111b)은 제 2 실시예에서 TEOS인 것과 달리 SiN이다. 제 1 피에칭층(111b)의 두께가, 예를 들면 20 ~ 200 nm로 할 수 있는 것은 제 2 실시예와 동일하다.
제 1 피에칭층(111b)이 패턴 형성됨으로써 그 후의 다양한 가공 공정에서의 마스크로서 기능하는 것은 제 2 실시예와 동일하다. SiN은 제 2 실시예에서 이용되는 TEOS에 비해 인접하는 제 2 피에칭층(112)과의 에칭의 선택비를 향상시킬 수 있다.
스텝(S112) 내지 스텝(S119)의 공정을 포함하는 제 1 패턴 형성 공정, 포토레지스트 피복 공정 및 보호막 제거 공정은 제 2 실시예와 동일하며, 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 12b 내지 도 12i에 도시한 바와 같다.
이어서, 스텝(S120) 내지 스텝(S122)을 포함하는 피에칭층 에칭 공정을 행한다. 스텝(S120) 내지 스텝(S122)의 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 12j 내지 도 12l에 도시한 바와 같다.
스텝(S120)은 제 2 패턴(122) 및 제 1 패턴(121a)으로 이루어지는 제 5 패턴(128)을 마스크로 하여 제 2 피에칭층(112)을 에칭하는 공정으로서 제 2 실시예와 동일하다.
본 변형예에서는, 에칭의 조건을 제어함으로써 폴리 실리콘 또는 비결정성 실리콘으로 이루어지는 제 2 피에칭층(112)의 에칭 속도와 SiN으로 이루어지는 제 1 피에칭층(111b)의 에칭 속도의 선택비를 향상시켜, 에칭이 제 1 피에칭층(111b)의 표면에 도달한 시점에서 확실히 에칭을 정지시킬 수 있다. 구체적으로 비결정성 실리콘 또는 폴리 실리콘으로 이루어지는 제 2 피에칭층(112)의 에칭은, 예를 들면 Cl2, Cl2 ＋ HBr, Cl2 ＋ O2, CF4 ＋ O2, SF6, Cl2 ＋ N2, Cl2 ＋ HCI, HBr ＋ Cl2 ＋ SF6 등의 가스를 이용하여 행하지만, 가스의 종류, 유량, 가스압, 기판 온도를 제어함으로써 비결정성 실리콘 또는 폴리 실리콘과 SiN 간의 에칭의 선택비를 향상시킬 수 있다. 그 결과, 재현성이 뛰어난 제조 방법을 행할 수 있다.
스텝(S121)은 제 2 패턴(122) 및 제 1 패턴(121a)으로 이루어지는 제 6 패턴(129)을 마스크로 하여 제 1 피에칭층(111b)을 에칭하는 공정으로서 제 2 실시예와 동일하다.
본 변형예에서는, 에칭의 조건을 제어함으로써 SiN으로 이루어지는 제 1 피에칭층(111b)의 비결정성 실리콘 또는 폴리 실리콘으로 이루어지는 제 2 피에칭층(112)에 대한 에칭의 선택비를 향상시켜, 제 1 피에칭층(111b)을 에칭하는 동안에 제 2 피에칭층(112)으로 이루어지는 패턴을 에칭하지 않고 마스크의 형상을 정확히 제 1 피에칭층(111b)에 전사할 수 있다. 구체적으로 SiN으로 이루어지는 제 1 피에칭층(111b)의 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행하지만, CF계 가스의 종류, 혼합 가스의 종류, 유량비, 가스압, 기판 온도를 제어함으로써 SiN의 비결정성 실리콘 또는 폴리 실리콘에 대한 선택비를 향상시킬 수 있다. 그 결과, 재현성이 뛰어난 제조 방법을 행할 수 있다.
스텝(S122)은 제 2 실시예와 동일하다. 또한, 스텝(S122)의 공정이 종료된 후의 반도체 기판의 구조는 도 12l에 도시한다.
이상, 본 변형예에 따른 반도체 장치의 제조 방법에 따르면, 제 1 피에칭층(111b)을 TEOS로부터 SiN으로 바꿈으로써 인접하는 제 2 피에칭층(112)과의 에칭의 선택비를 향상시킬 수 있어, 재현성이 뛰어난 반도체 장치를 저비용으로 제조할 수 있다.
또한, SiN으로서 Si와 N의 조성비는 특별히 한정되지 않으며, 예를 들면 Si3N4을 이용할 수 있다. 또한, SiN 대신에 SiON(산질화 실리콘)을 이용할 수도 있다.
(제 2 실시예의 제 3 변형예)
이어서, 도 13a 내지 도 13l을 참조하여 본 발명의 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법을 설명한다.
도 13a 내지 도 13l은 본 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
본 변형예에 따른 반도체 장치의 제조 방법은 짝수 패턴과 떨어진 위치에 고립 패턴을 동시에 형성한다는 점에서 제 2 실시예에 따른 반도체 장치의 제조 방법과 상이하다.
도 13a 내지 도 13l을 참조하면, 제 2 실시예에서 짝수 패턴에 인접하여 홀수 패턴을 동시에 형성하는 것과 상이하고, 본 변형예에서는 짝수 패턴과 떨어진 위치에 고립 패턴을 형성한다.
본 변형예에 따른 반도체 장치의 제조 방법은 제 2 실시예와 동일하며, 도 9에 도시한 바와 같이, 스텝(S111) 내지 스텝(S122)의 공정을 포함한다.
먼저, 스텝(S111)을 포함하는 준비 공정을 행한다. 도 13a에 도시한 바와 같이, 본 변형예에서도 제 2 실시예와 마찬가지로, 기판(110) 상에 아래로부터 차례로 제 1 피에칭층(111), 제 2 피에칭층(112), 유기막(113), 보호막(114)이 형성된 기판을 이용한다.
이어서 스텝(S112)을 행한다. 즉, 제 2 포토레지스트막(115)을 노광, 현상하여 제 2 포토레지스트막(115)의 제 3 패턴(123)을 형성하는 제 3 패턴 형성 공정을 행한다. 본 변형예에서는, 보호막(114) 상에 제 2 포토레지스트막(115)을 형성하고, 제 3 패턴(123)의 짝수 패턴과 떨어진 곳에 고립 패턴이 배치되는 금속 마스크를 이용하여 포토리소그래피를 행하고 노광, 현상을 행하여 고립 패턴을 가지는 제 3 패턴(123)을 형성한다. 스텝(S112)의 공정을 행한 후의 반도체 장치의 구조는 도 13b에 도시한다.
스텝(S113) 내지 스텝(S116)을 포함하는 제 1 패턴 형성 공정은 제 2 실시예와 동일하며, 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 13c 내지 도 13f에 도시한 바와 같다.
이어서 스텝(S117)의 포토레지스트 피복 공정을 행한다. 즉, 고립 패턴을 제 1 포토레지스트막(117)으로 피복한다. 제 1 포토레지스트막(117)의 재질 또는 두께는 제 2 실시예와 동일하게 할 수 있다. 단, 본 변형예에서의 제 1 포토레지스트막(117)을 노광할 때의 금속 마스크는 제 2 실시예와 달리 고립 패턴 부분을 제 1 포토레지스트막(117)이 피복하는 패턴을 가진다. 또한, 이 금속 마스크는 제 1 패턴을 형성하기 위한 금속 마스크에 비해 크게 정밀도를 필요로 하지 않기 때문에, 금속 마스크 제작을 위한 비용을 억제할 수가 있는 것은 제 2 실시예와 동일하다. 스텝(S117)의 공정을 행한 후의 반도체 장치의 구조는 도 13g에 도시한다.
그 후에 스텝(S118) 내지 스텝(S122)을 포함하는 보호막 제거 공정, 제 2 패턴 형성 공정 및 피에칭층 에칭 공정은 제 2 실시예와 동일하며, 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 13h 내지 도 13l에 도시한 바와 같다. 그 결과, 제 1 피에칭층(111) 및 제 2 피에칭층(112)으로 이루어지고, 라인폭(L102), 스페이스폭(S102)을 가지는 짝수 패턴으로부터 떨어진 위치에 라인폭(L101)의 고립 패턴을 가지는 패턴을 일괄적으로 형성할 수 있다.
(제 2 실시예의 제 4 변형예)
이어서, 도 14a 내지 도 14l을 참조하여 본 발명의 제 2 실시예의 제 4 변형예에 따른 반도체 장치의 제조 방법을 설명한다.
도 14a 내지 도 14l은 본 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
본 변형예에 따른 반도체 장치의 제조 방법은 짝수 패턴에 인접한 위치에 홀수 패턴을 동시에 형성하고, 짝수 패턴과 떨어진 위치에도 고립 패턴을 동시에 형성한다는 점에서 제 2 실시예에 따른 반도체 장치의 제조 방법과 상이하다.
도 14a 내지 도 14l을 참조하면, 제 2 실시예에서 짝수 패턴에 인접하여 홀수 패턴을 동시에 형성하는 것과 상이하고, 본 변형예에서는 짝수 패턴에 인접한 위치에 홀수 패턴을 동시에 형성하고, 짝수 패턴과 떨어진 위치에 고립 패턴을 형성한다.
본 변형예에 따른 반도체 장치의 제조 방법은 제 2 실시예와 동일하며, 도 9에 도시한 바와 같이, 스텝(S111) 내지 스텝(S122)의 공정을 포함한다.
먼저, 스텝(S111)을 포함하는 준비 공정을 행한다. 도 14a에 도시한 바와 같이, 본 변형예에서도 제 2 실시예와 마찬가지로, 기판(110) 상에 아래로부터 차례로 제 1 피에칭층(111), 제 2 피에칭층(112), 유기막(113), 보호막(114)이 형성된 기판을 이용한다.
이어서 스텝(S112)을 행한다. 즉, 제 2 포토레지스트막(115)을 노광, 현상하여 제 2 포토레지스트막(115)의 제 3 패턴(123)을 형성하는 제 3 패턴 형성 공정을 행한다. 본 변형예에서는 제 2 실시예의 제 3 변형예와 마찬가지로, 보호막(114) 상에 제 2 포토레지스트막(115)을 형성하고, 제 3 패턴(123)의 짝수 패턴과 떨어진 곳에 고립 패턴(123d)을 형성하는 부분이 있는 금속 마스크를 이용하여 포토리소그래피를 행하고 노광, 현상을 행하여 고립 패턴(123d)을 가지는 제 3 패턴(123)을 형성한다. 스텝(S112)의 공정을 행한 후의 반도체 장치의 구조는 도 14b에 도시한다.
이어서 행하는 스텝(S113) 내지 스텝(S116)을 포함하는 제 1 패턴 형성 공정은 제 2 실시예와 동일하며, 각각의 공정을 행한 후의 반도체 장치의 구조는 도 14c 내지 도 14f에 도시한다.
이어서 스텝(S117)의 포토레지스트 피복 공정을 행한다. 즉, 고립 패턴(121a)을 제 1 포토레지스트막(117)으로 피복한다. 제 1 포토레지스트막(117)의 재질 또는 두께는 제 2 실시예와 동일하게 할 수 있다. 단, 본 변형예에서의 제 1 포토레지스트막(117)을 노광할 때의 금속 마스크는, 제 2 실시예와도 제 2 실시예의 제 3 변형예와도 상이하며, 현상을 행했을 때에 고립 패턴(121a) 부분 및 짝수 패턴의 끝쪽의 하나의 패턴을 제 1 포토레지스트막(117)으로 피복하는 패턴을 가진다. 또한, 이 금속 마스크는 제 1 패턴(121)을 형성하기 위한 금속 마스크에 비하면 크게 정밀도를 필요로 하지 않기 때문에, 금속 마스크 제작을 위한 비용을 억제할 수 있는 것은 제 2 실시예와 동일하다. 스텝(S117)의 공정을 행한 후의 반도체 장치의 구조는 도 14g에 도시한다.
그 후에 스텝(S118) 내지 스텝(S122)을 포함하는 보호막 제거 공정, 제 2 패턴 형성 공정 및 피에칭층 에칭 공정은 제 2 실시예와 동일하며, 각각의 공정을 행한 후의 반도체 장치의 구조는 도 14h 내지 도 14l에 도시한 바와 같다. 그 결과, 제 1 피에칭층(111) 및 제 2 피에칭층(112)으로 이루어지고 라인폭(L102), 스페이스폭(S102)을 가지는 짝수 패턴에 인접한 위치에 라인폭(L101)의 홀수 패턴을 가지고, 또한 짝수 패턴으로부터 떨어진 위치에도 라인폭(L101)의 고립 패턴을 가지는 패턴을 일괄적으로 형성할 수 있다.
(제 2 실시예의 제 5 변형예)
이어서 도 15a 내지 도 15l을 참조하여 본 발명의 제 2 실시예의 제 5 변형예에 따른 반도체 장치의 제조 방법을 설명한다.
도 15a 내지 도 15l은 본 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다.
본 변형예에 따른 반도체 장치의 제조 방법은, 심부 및 측벽부로 구성되는 제 1 패턴을 형성할 때에 그 후 제 1 포토레지스트막으로 피복되는 제 1 패턴에서의 심부의 라인폭이 제 1 포토레지스트막으로 피복되지 않은 제 1 패턴에서의 심부의 라인폭보다 좁다는 점에서, 제 2 실시예의 제 3 변형예에 따른 반도체 장치의 제조 방법과 상이하다.
도 15a 내지 도 15l을 참조하면, 제 2 실시예의 제 3 변형예에서 제 1 포토레지스트막으로 피복되는 제 1 패턴에서의 심부의 라인폭은 제 1 포토레지스트막으로 피복되지 않은 제 1 패턴에서의 심부의 라인폭과 동일한 것과 상이하고, 본 변형예에서는 제 1 포토레지스트막(117)으로 피복되는 제 1 패턴(121a)에서의 심부(125)의 라인폭(L141)은 제 1 포토레지스트막(117)으로 피복되지 않은 제 1 패턴(121)에서의 심부(125)의 라인폭(L104)보다 좁다.
본 변형예에 따른 반도체 장치의 제조 방법은 제 2 실시예의 제 3 변형예와 동일하며, 도 9에 도시한 바와 같이, 스텝(S111) 내지 스텝(S122)의 공정을 포함한다.
먼저, 스텝(S111)을 포함하는 준비 공정을 행한다. 도 15a에 도시한 바와 같이, 본 변형예에서도 제 2 실시예와 마찬가지로, 기판(110) 상에 아래로부터 차례로 제 1 피에칭층(111), 제 2 피에칭층(112), 유기막(113), 보호막(114)이 형성된 기판을 이용한다.
이어서 스텝(S112)을 행한다. 즉, 제 2 포토레지스트막(115)을 노광, 현상하여 제 2 포토레지스트막(115)의 제 3 패턴(123)을 형성하는 제 3 패턴 형성 공정을 행한다. 본 변형예에서는 제 2 실시예의 제 3 변형예와 마찬가지로, 보호막(114) 상에 제 2 포토레지스트막(115)을 형성하고, 제 3 패턴(123)의 짝수 패턴과 떨어진 곳에 제 3 패턴(123)의 짝수 패턴보다 라인폭이 좁은 고립 패턴(123e)을 가지는 금속 마스크를 이용하여 포토리소그래피를 행하고 노광, 현상을 행하여 고립 패턴(123e)을 가지는 제 3 패턴(123)을 형성한다. 스텝(S112)의 공정을 행한 후의 반도체 장치의 구조는 도 15b에 도시한다. 본 변형예에서는, 짝수 패턴에 대응되는 제 3 패턴(123)의 폭(L103)을, 예를 들면 60 nm로 할 수 있고, 고립 패턴(123e)의 폭(L131)을 L103보다 20 nm 좁은 40 nm로 할 수 있다.
이어서 스텝(S113)을 행한다. 즉, 제 2 포토레지스트막(115)의 제 3 패턴(123)을 트리밍하고, 트리밍된 제 2 포토레지스트막(115)을 마스크로 하여 보호막(114)을 에칭하는 공정을 행한다. 본 변형예에서는, 제 2 포토레지스트막(115)의 제 3 패턴(123)을 좌우 양측으로부터 15 nm씩 에칭하여 트리밍할 수 있다. 그 결과, 짝수 개의 라인 패턴(124)에 대응되는 라인폭인 L104를 30 nm로 트리밍할 수 있고, 고립 패턴(124e)에 대응되는 라인폭인 L141을 10 nm로 트리밍할 수 있다. 스텝(S113)의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 15c에 도시한 바와 같다.
이어서 행하는 스텝(S114) 내지 스텝(S116)을 포함하는 제 1 패턴 형성 공정은 제 2 실시예와 동일하며, 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 15d 내지 도 15f에 도시한 바와 같다.
또한, 스텝(S117) 내지 스텝(S122)을 포함하는 포토레지스트 피복 공정, 보호막 제거 공정, 제 2 패턴 형성 공정 및 피에칭층 에칭 공정은 제 2 실시예의 제 3 변형예와 동일하며, 각각의 공정이 종료됐을 때의 반도체 장치의 일부의 구조는 도 15g 내지 도 15l에 도시한 바와 같다. 그 결과, 제 1 피에칭층(111) 및 제 2 피에칭층(112)으로 이루어지고, 짝수 패턴(122)으로부터 떨어진 위치에 고립 패턴(121e)을 가지는 패턴을 일괄적으로 형성할 수 있다. 짝수 패턴(122)의 라인폭(L102), 스페이스폭(S102)은 제 2 실시예의 제 3 변형예와 마찬가지로, 예를 들면 모두 30 nm로 할 수 있다. 한편, 제 2 실시예의 제 3 변형예에 비해, 최초의 제 2 포토레지스트막(115)의 제 3 패턴(123)의 고립 패턴(123e)의 라인폭(L131)이 제 3 패턴(123)의 짝수 패턴의 라인폭(L103)인 60 nm에 비해 20 nm 좁은 40 nm이므로, 고립 패턴(121e)의 라인폭(L111)은 제 2 실시예의 제 3 변형예에서의 90 nm보다 20 nm 좁은 70 nm로 할 수 있다.
또한, 제 2 포토레지스트막(115)으로 이루어지는 제 3 패턴(123)을 형성할 때에 고립 패턴(123e)의 라인폭을 제 3 패턴(123)의 짝수 개의 패턴의 라인폭과 상이한 임의의 폭으로 함으로써, 제 1 피에칭층(111) 및 제 2 피에칭층(112)으로 이루어지는 고립 패턴의 마스크의 폭을 임의의 폭으로 하는 것이 가능하다.
(제 2 실시예의 제 6 변형예)
이어서, 도 16 내지 도 17l을 참조하여 본 발명의 제 2 실시예의 제 6 변형예에 따른 반도체 장치의 제조 방법을 설명한다.
도 16은 본 변형예에 따른 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 공정도이다. 또한, 도 17a 내지 도 17l은 본 변형예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 도면이며, 각 공정에서의 반도체 장치의 구조를 모식적으로 도시한 단면도이다. 또한, 도 16의 스텝(S131) 내지 스텝(S142) 공정의 각각의 공정이 행해진 후의 반도체 장치의 구조는 도 17a 내지 도 17l의 각각의 단면도로 도시한 구조에 대응된다.
본 변형예에 따른 반도체 장치의 제조 방법은 제 2 실시예에서의 공정의 순서를 일부 변경한 것이며, 제 3 패턴(123)을 형성하는 제 2 포토레지스트막(115)을 트리밍하지 않고 심부(125a)의 패턴까지 형성한 후에 심부(125a)의 패턴을 트리밍 한다는 점에서, 제 2 실시예에 따른 반도체 장치의 제조 방법과 상이하다.
도 16을 참조하면, 제 2 실시예에서, 스텝(S113)에서 제 3 패턴을 형성하는 제 2 포토레지스트막을 트리밍하고 스텝(S114)에서 보호막 및 유기막을 트리밍하는 것과 상이하며, 본 변형예에서는 스텝(S133)에서 보호막 및 유기막을 에칭하고 스텝(S134)에서 유기막을 트리밍한다.
본 변형예에 따른 반도체 장치의 제조 방법은, 도 16에 도시한 바와 같이, 기판 준비 공정과 제 1 패턴 형성 공정과 포토레지스트 피복 공정과 보호막 제거 공정과 제 2 패턴 형성 공정과 피에칭층 에칭 공정을 포함한다. 기판 준비 공정은 스텝(S131)의 공정을 포함하고, 제 1 패턴 형성 공정은 스텝(S132) 내지 스텝(S136)의 공정을 포함하고, 포토레지스트 피복 공정은 스텝(S137)의 공정을 포함하고, 보호막 제거 공정은 스텝(S138)의 공정을 포함하고, 제 2 패턴 형성 공정은 스텝(S139)의 공정을 포함하고, 피에칭층 에칭 공정은 스텝(S140) 내지 스텝(S142)의 공정을 포함한다.
먼저, 스텝(S131)을 포함하는 준비 공정을 행한다. 스텝(S131)은 피에칭층 상에 유기막을 개재하여 보호막이 형성된 기판을 준비하는 공정이며, 제 2 실시예에서의 스텝(S111)와 동일한 공정이다. 도 17a는 스텝(S131)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
스텝(S131)에서는, 도 17a에 도시한 바와 같이, 기판(110) 상에 아래로부터 차례로 제 1 피에칭층(111), 제 2 피에칭층(112), 유기막(113), 보호막(114)이 형성된 기판을 준비한다. 제 2 피에칭층(112)으로서 예를 들면 비결정성 실리콘, 폴리 실리콘을 이용할 수 있다. 유기막(113)으로서, 예를 들면 화학 기상법(CVD : Chemical Vapor Deposition)에 의해 성막된 비결정성 탄소, 스핀 온에 의해 성막된 폴리페놀 또는 i 선 레지스트 등의 포토레지스트를 포함하는 광범위한 유기계의 재료를 이용할 수 있다. 보호막(114)으로서, 예를 들면 무기 재료로 이루어지는 반사 방지막인 SOG막(또는 SiON막, 또는 LTO막과 BARC막의 복합막)을 이용할 수 있다.
이어서 스텝(S132) 내지 스텝(S136)을 포함하는 제 1 패턴 형성 공정을 행한다.
스텝(S132)은 제 2 포토레지스트막(115)을 성막하고, 성막된 제 2 포토레지스트막(115)을 노광, 현상하여 도 17b에 도시한 바와 같이, 제 2 포토레지스트막(115)으로 이루어지고 라인폭(L103) 및 스페이스폭(S103)을 가지는 제 3 패턴(123)을 형성하는 제 3 패턴 형성 공정이며, 제 2 실시예의 스텝(S112)과 동일한 공정이다.
스텝(S133)은 제 2 포토레지스트막(115)으로 이루어지는 제 3 패턴(123)을 마스크로 하여 SOG막(또는 SiON막, 또는 LTO막과 BARC막의 복합막)으로 이루어지는 보호막(114) 및 유기막(113)을 에칭한다. 도 17c는 스텝(S133)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
스텝(S133)에서는, 먼저 제 3 패턴(123)을 마스크로 하여 보호막(114)의 에칭을 행한다. 보호막(114)의 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행할 수 있다.
스텝(S133)에서는, 이어서 제 3 패턴(123)의 형상이 전사된 보호막(114a)을 마스크로 하여, 예를 들면 산소 가스 또는 질소 가스 등의 플라즈마를 이용하여 유기막(113)을, 도 17c에 도시한 바와 같이, 플라즈마 에칭하고 라인폭(L103) 및 스페이스폭(S103)을 가지고 상층부를 보호막(114a)으로 보호된 유기막(113)의 패턴(125a)을 형성한다.
스텝(S134)은 패턴(125a)을 형성하는 유기막(113)을 트리밍하는 공정이다. 또한, 도 17d는 스텝(S134)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
스텝(S134)에서는 유기막(113)을 산소 가스 또는 질소 가스 등의 플라즈마를 이용하여 트리밍하여 선폭을 좁게 하고 심부의 패턴(125b)을 형성한다. 또한, 도 17d에 도시한 바와 같이, 트리밍되어 만들어진 심부의 패턴(125b)의 유기막(113)에서의 라인폭(L104)은 트리밍을 행하기 전의 제 3 패턴(123)의 라인폭(L103)에 비해 좁아지므로, 심부의 패턴(125b)의 라인폭(L104) 및 스페이스폭(S104)과 제 3 패턴(123)의 라인폭(L103) 및 스페이스폭(S103)과의 대소 관계는 L104 < L103, S104 > S103이 된다.
스텝(S134)에서의 트리밍은 유기막(113)의 상층부를 마스크로서의 SOG막(또는 SiON막, 또는 LTO막과 BARC막의 복합막)으로 이루어지는 보호막(114a)으로 덮은 상태로 행하기 때문에, 유기막(113)의 수직 방향의 에칭이 행해지지 않아 막 두께가 감소하지 않고 선폭만을 좁게 할 수 있고, 또한 트리밍이 수직으로 행해진다. 이 때문에, 후술하는 스텝(S135)에서 SiO2막(116a)을 수직으로 두껍게 형성할 수 있다.
또한, 스텝(S133)에서의 유기막(113)을 에칭하는 공정과 스텝(S134)에서의 유기막(113)을 트리밍하는 공정은 연속하여 행할 수 있다.
스텝(S135)은 심부(125b)의 패턴이 형성된 기판 상에 SiO2막(116a)을 성막하는 성막 공정이며, 제 2 실시예의 스텝(S115)과 동일한 공정이다. 또한, 도 17e는 스텝(S135)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
도 17e에 도시한 바와 같이, 심부(125b)가 형성되어 있는 곳 및 형성되어 있지 않은 곳을 포함하여 기판 전체 면에 SiO2막(116a)이 성막되고, 심부(125b)의 측면에도 심부(125b)의 측면을 피복하도록 SiO2막(116a)이 성막된다. 이때의 SiO2막(116a)의 두께를 D101로 하면, 심부(125b)의 패턴의 측면을 피복하는 SiO2막(116a)의 폭도 D101이 된다. SiO2막(116a)의 두께(D101)는 특별히 한정되지 않으며, 예를 들면 30 nm로 할 수 있다.
이어서 스텝(S136)을 행한다. 스텝(S136)은 SiO2막(116a)이 심부(125b)의 측벽부(126a)로서만 남도록 에칭하는 에칭 공정이다. 또한, 도 17f는 스텝(S136)의 공정이 행해진 후의 반도체 장치의 구조를 도시한 단면도이다.
스텝(S136)에서는 SiO2막(116a) 및 SOG막(또는 SiON막, 또는 LTO막과 BARC막의 복합막)으로 이루어지는 보호막(114a)을 에칭하고, SiO2막(116a)을 유기막(113)으로 이루어지는 심부(125b)의 측벽부(126a)에만 남기고, 심부(125b)와 측벽부(126a)로 이루어지는 제 1 패턴(121b)을 형성한다. 또한, 도 17f에 도시한 바와 같이, 심부(125b)의 상층부를 보호하는 보호막(114a)이 남겨지도록 해도 좋다. 스텝(S136)에서의 에칭은, 예를 들면 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와 Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행할 수 있다. 제 1 패턴(121b)의 라인폭을 L101, 스페이스폭을 S101이라고 하면, 심부(125b)의 라인폭(L104)이 30 nm, 측벽부(126a)의 두께(D101)가 30 nm인 경우 L101 = L104 ＋ D101 × 2, S101 = L104 ＋ S104 - L101이므로, L101을 90 nm, S101을 30 nm로 할 수 있다.
본 변형예에서는, 유기막(113) 상에 SOG막(또는 SiON막, 또는 LTO막과BARC막의 복합막)으로 이루어지는 보호막(114a)이 형성된 상태로 SiO2막(116a)의 성막 및 SiO2막(116a) 및 SOG막(또는 SiON막, 또는 LTO막과 BARC막의 복합막)으로 이루어지는 보호막(114a)의 에칭을 행하므로, 남은 SiO2막(116a)으로 이루어지는 측벽부(126a)를 수직으로 형성할 수 있다.
이후에 스텝(S137) 내지 스텝(S142)의 공정은 각각 제 2 실시예에서의 스텝(S117) 내지 스텝(S122)과 동일한 공정이다.
도 17g에 도시한 바와 같이, 스텝(S137)을 포함하는 포토레지스트 피복 공정을 행하여 제 1 패턴(121b)의 소정의 패턴(121c)을 제 1 포토레지스트막(117)으로 피복한다.
이어서 도 17h에 도시한 바와 같이, 스텝(S138)을 포함하는 보호막 제거 공정을 행하여 심부(125b)의 상층부를 보호하는 보호막(114a)을 에칭한다.
이어서 도 17i에 도시한 바와 같이, 스텝(S139)을 포함하는 제 2 패턴 형성 공정을 행하여 심부(125b)의 유기막(113)을 제거함으로써 남은 측벽부(126a)로 구성되는 제 2 패턴(122a)을 형성한다. 제 1 포토레지스트막(117)에 의해 피복되지 않은 제 1 패턴(121b)에서 심부(125b)의 유기막(113)이 제거되고 측벽부(126a)만이 남아 라인폭이 D101, 스페이스폭이 L104 및 S101이 교호로 나타나는 패턴인 제 2 패턴(122a)이 형성된다. 본 변형예에서는, 심부(125b)의 라인폭(L104)과 제 1 패턴(121b)의 스페이스폭(S101)을 동일하게 함으로써, 스페이스폭은 L104 및 S101과 동일한 S102가 된다. 또한, D101과 동일한 라인폭을 재차 L102라고 한다.
이어서 도 17j에 도시한 바와 같이, 스텝(S140)의 공정을 행하여 제 2 패턴(122a) 및 제 1 패턴(121c)을 마스크로 하여 유기막(113)의 하층인 제 2 피에칭층(112)을 에칭하여, 상층부로서 측벽부(126a)를 가지는 제 2 피에칭층(112)으로 이루어지고, 제 2 패턴(122a) 및 제 1 패턴(121c)과 동일한 형상을 가지는 제 5 패턴(128a)을 형성한다.
이어서 도 17k에 도시한 바와 같이, 스텝(S141)의 공정을 행하여 제 5 패턴(128a)을 마스크로 하여 제 1 피에칭층(111)을 에칭하여 제 1 피에칭층(111) 및 제 2 피에칭층(112)으로 이루어지는 제 6 패턴(129a)을 형성한다. 그 결과, 라인폭(L102), 스페이스폭(S102)을 가지는 짝수 패턴인 제 2 패턴(122a)과 라인폭(L101)을 가지는 홀수 패턴인 제 1 패턴(121c)을 동시에 형성할 수 있다.
마지막으로 도 17l에 도시한 바와 같이, 스텝(S142)의 공정을 행하여 스텝(S141)에서 제거되지 않은 유기막(113)을 제거한다.
(제 3 실시예)
이어서, 도 18을 참조하여 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 실시하기 위한 반도체 장치의 제조 장치를 설명한다.
도 18은 본 실시예에 따른 반도체 장치의 제조 방법을 실시하기 위한 반도체 장치의 제조 장치의 구성의 일례를 모식적으로 도시한 상면도이다.
반도체 장치의 제조 장치(100)의 중앙 부분에는 진공 반송 챔버(50)가 설치되고, 진공 반송 챔버(50)를 따라 그 주위에는 복수(본 실시예에서는 6 개)의 처리 챔버(51 ~ 56)가 설치된다. 이들 처리 챔버(51, 52, 53, 54, 55, 56)는 내부에서 플라즈마 에칭 및 저온 MLD를 행하는 것이다.
진공 반송 챔버(50)의 앞측(도면 중 하측)에는 2 개의 로드록 챔버(57)가 설치되고, 이들 로드록 챔버(57)의 더욱 앞측(도면 중 하측)에는 대기(大氣) 중에서 기판(본 실시예에서는 반도체 웨이퍼(W))을 반송하기 위한 반송 챔버(58)가 설치된다. 또한, 반송 챔버(58)의 더욱 앞측(도면 중 하측)에는 복수 매의 반도체 웨이퍼(W)를 수용 가능한 기판 수용 케이스(카세트 또는 후프)가 배치되는 재치부(59)가 복수 설치되고, 반송 챔버(58)의 측방(도면 중 좌측)에는 오리엔테이션 플랫 혹은 노치에 의해 반도체 웨이퍼(W)의 위치를 검출하는 오리엔터(60)가 설치된다.
로드록 챔버(57)와 반송 챔버(58)의 사이, 로드록 챔버(57)와 진공 반송 챔버(50)의 사이, 진공 반송 챔버(50)와 처리 챔버(51 ~ 56)의 사이에는 각각 게이트 밸브(62)가 설치되어 이들 사이를 기밀하게 폐색 및 개방할 수 있다. 또한, 진공 반송 챔버(50) 내에는 진공 반송 기구(70)가 설치된다. 이 진공 반송 기구(70)는 제 1 픽(pick)(71)과 제 2 픽(72)을 구비하고 이들에 의해 2 매의 반도체 웨이퍼(W)를 지지 가능하게 구성되고, 각 처리 챔버(51 ~ 56), 로드록실(57)로 반도체 웨이퍼(W)를 반입, 반출할 수 있도록 구성된다.
또한, 반송 챔버(58) 내에는 대기 반송 기구(80)가 설치된다. 대기 반송 기구(80)는 제 1 픽(81)과 제 2 픽(82)을 구비하고 제 1 픽(81) 및 제 2 픽(82)에 의해 2 매의 반도체 웨이퍼(W)를 지지 가능하게 구성된다. 대기 반송 기구(80)는 재치부(59)에 재치된 각 카세트 또는 후프, 로드록실(57), 오리엔터(60)에 반도체 웨이퍼(W)를 반입, 반출할 수 있도록 구성된다.
상기 구성의 반도체 장치의 제조 장치(100)는 제어부(90)에 의해 그 동작이 통괄적으로 제어된다. 이 제어부(90)에는 CPU를 구비하고 반도체 장치의 제조 장치(100)의 각 부를 제어하는 프로세스 콘트롤러(91)와 유저 인터페이스부(92)와 기억부(93)가 설치된다.
유저 인터페이스부(92)는 공정 관리자가 반도체 장치의 제조 장치(100)를 관리하기 위하여 커멘드의 입력 조작을 행하는 키보드 또는, 반도체 장치의 제조 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 구성된다.
기억부(93)에는 반도체 장치의 제조 장치(100)에서 실행되는 각종 처리를 프로세스 콘트롤러(91)의 제어로 실현시키기 위한 제어 프로그램(소프트웨어) 또는 처리 조건 데이터 등이 기억된 레시피가 저장된다. 필요에 따라 유저 인터페이스부(92)로부터의 지시 등으로 임의의 레시피를 기억부(93)로부터 호출하여 프로세스 콘트롤러(91)에 실행시킴으로써, 프로세스 콘트롤러(91)의 제어 하에 반도체 장치의 제조 장치(100)에서의 원하는 처리가 행해진다. 또한, 제어 프로그램 또는 처리 조건 데이터 등의 레시피는 컴퓨터에서 판독 가능한 프로그램 기록 매체(예를 들면, 하드디스크, CD, 플렉서블 디스크, 반도체 메모리 등) 등에 저장된 상태의 것을 이용하거나, 혹은 다른 장치로부터, 예를 들면 전용 회선을 통하여 수시로 전송시켜 온라인에서 이용하거나 하는 것도 가능하다.
상기 구성의 반도체 장치의 제조 장치(100)를 이용하여 제 1 실시예, 제 1 실시예의 제 1 내지 제 5 변형예, 제 2 실시예 및 제 2 실시예의 제 1 내지 제 6 변형예에 나타낸 일련의 공정을 실시할 수 있다. 또한, 포토레지스트 피복 공정 및 성막 공정에 대해서는 일단 반도체 웨이퍼(W)를 상기한 반도체 장치의 제조 장치(100)로부터 반출하여 다른 장치에 의해 행해도 좋다.
이상, 본 발명의 바람직한 실시예에 대하여 기술했지만, 본 발명은 이러한 특정한 실시예에 한정되지 않으며, 특허 청구의 범위 내에 기재된 본 발명의 요지의 범위 내에서 다양한 변형?변경이 가능하다.
본 출원은 2008 년 6 월 13 일에 일본 특허청에 출원된 특허 출원 제 2008-155844호에 관련된 주제, 및 2008 년 6 월 13일에 일본 특허청에 출원된 특허 출원 제 2008-155845호에 관련된 주제를 포함하여 이들 내용의 모든 것을 여기에 원용한다.
W : 웨이퍼
L1, L2, L3, L4, L11, L12, L31, L41 : 라인폭
S1, S11, S12, S2 : 스페이스폭
D : 두께
L101, L102, L103, L104, L111, L131, L141 : 라인폭
S101, S102, S103, S104 : 스페이스폭
D101 : 두께
10 : 기판
11, 11a : 피에칭층
13 : 유기막
14, 14b : 보호막
15 : 제 1 포토레지스트막
15a, 15b : 심부(芯部)
16 : SiO2막
16a : 측벽부
17 : 제 2 포토레지스트막
21 : 제 1 패턴
22 : 제 2 패턴
23, 23a : 제 3 패턴
24, 24a : 제 4 패턴
25 : 제 5 패턴
110 : 기판
111, 111b : 제 1 피에칭층
112, 112a : 제 2 피에칭층
113 : 유기막
114 : 보호막
115 : 제 2 포토레지스트막
116 : SiO2막
117 : 제 1 포토레지스트막
121, 121a : 제 1 패턴
122 : 제 2 패턴
123 : 제 3 패턴
124 : 제 4 패턴
125 : 심부
126 : 측벽부
128 : 제 5 패턴
129 : 제 6 패턴

Claims (19)

  1. 기판 상의 피에칭층 상에 제 1 유기막을 성막하고, 상기 제 1 유기막을 패터닝하여 일정한 폭의 라인부를 가지는 제 1 유기막 패턴을 형성하는 제 1 유기막 패턴 형성 공정과,
    상기 제 1 유기막 패턴을 등방적(等方的)으로 피복하도록 산화 실리콘막을 성막하는 산화 실리콘막 성막 공정과,
    상기 산화 실리콘막을 에칭하여 상기 제 1 유기막 패턴의 상기 라인부의 폭이 상기 라인부의 표면을 등방적으로 피복하는 상기 산화 실리콘막의 두께와 일정한 비율이 되도록 제 1 마스크 패턴을 형성하는 제 1 마스크 패턴 형성 공정과,
    상기 산화 실리콘막을 피복하도록 제 2 유기막을 성막하고, 상기 제 2 유기막을 패터닝하여 상기 제 1 유기막 패턴의 라인부의 폭과 일정한 비율이 되도록 제 2 유기막 패턴을 형성하는 제 2 유기막 패턴 형성 공정과,
    상기 제 2 유기막 패턴으로 피복된 영역에서 상기 산화 실리콘막을 포함하는 제 2 마스크 패턴을 형성하는 제 2 마스크 패턴 형성 공정과,
    상기 제 2 유기막 패턴으로 피복된 영역 이외의 영역에서 상기 제 1 유기막 패턴을 제거하고 상기 산화 실리콘막이 짝수 배열되어 이루어지는 제 3 마스크 패턴을 형성하는 제 3 마스크 패턴 형성 공정과,
    상기 제 2 마스크 패턴 및 제 3 마스크 패턴을 이용하여 상기 피에칭층을 에칭하는 에칭 공정
    을 가지는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화 실리콘막 성막 공정 전에 상기 제 1 유기막 패턴을 폭 치수가 제 1 치수가 되도록 트리밍하는 제 1 트리밍 공정을 가지고,
    상기 산화 실리콘막 성막 공정에서 트리밍된 상기 제 1 유기막 패턴을 제 2 치수로 등방적으로 피복하도록 상기 산화 실리콘막을 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 2 치수가 상기 제 1 치수와 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 2 유기막 패턴을 폭 치수가 제 3 치수가 되도록 트리밍하는 제 2 트리밍 공정을 가지는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 3 치수가 상기 제 1 치수와 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 유기막 패턴 형성 공정에서 상기 기판 상에 상기 피에칭층 및 제 3 유기막을 개재하여 형성된 제 1 보호막 상에 상기 제 1 유기막을 성막하고,
    상기 제 1 마스크 패턴 형성 공정 전에 상기 제 2 유기막 패턴 형성 공정을 행하고,
    상기 제 1 마스크 패턴 형성 공정을 행할 때에 상기 산화 실리콘막이 상기 제 2 유기막 패턴의 하층부로서 남도록 에칭함으로써 상기 제 2 마스크 패턴 형성 공정을 동시에 행하고,
    상기 제 3 마스크 패턴 형성 공정을 행할 때에 상기 제 2 유기막 패턴을 제거함으로써 상기 제 2 마스크 패턴 형성 공정을 동시에 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 유기막 패턴 형성 공정에서, 상기 제 1 보호막 상에 상기 제 1 유기막을 성막하고 상기 제 1 유기막을 노광, 현상한 후 트리밍을 행하여 상기 제 1 유기막 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 산화 실리콘막 성막 공정에서, 실리콘을 포함하는 원료 가스와 산소를 포함하는 가스를 교호로 공급하여 상기 기판 상에 산화 실리콘막을 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 6 항에 있어서,
    상기 에칭 공정에서,
    상기 제 2 마스크 패턴 및 상기 제 3 마스크 패턴을 이용하여 상기 제 1 보호막 및 상기 제 3 유기막을 에칭하여, 상기 제 3 유기막, 상기 제 1 보호막 및 상기 산화 실리콘막으로 구성되는 제 4 마스크 패턴을 형성하고,
    상기 제 4 마스크 패턴을 이용하여 상기 제 3 유기막의 하층인 상기 피에칭층을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 6 항에 있어서,
    상기 피에칭층은 실리콘층, 산화 실리콘층, 질화 실리콘층 또는 산질화실리콘층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 6 항에 있어서,
    상기 제 1 보호막은 SOG막, SiON막 또는 LTO막과 BARC막의 복합막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 2 유기막 패턴 형성 공정 전에 상기 제 1 마스크 패턴 형성 공정을 행하고,
    상기 제 2 유기막 패턴 형성 공정에서 상기 제 1 마스크 패턴의 소정의 패턴을 피복하도록 상기 제 2 유기막 패턴을 형성하고,
    상기 제 3 마스크 패턴 형성 공정을 행할 때에 상기 제 2 유기막 패턴을 제거함으로써 상기 제 2 마스크 패턴 형성 공정을 동시에 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 유기막 패턴의 상기 제 1 유기막은 상층부가 제 2 보호막으로 보호되어 있고,
    상기 제 2 유기막 패턴 형성 공정 후 상기 제 3 마스크 패턴 형성 공정 전에 상기 제 2 보호막을 제거하는 보호막 제거 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 유기막 패턴 형성 공정은,
    상기 피에칭층 상에 상기 제 1 유기막을 개재하여 형성된 상기 제 2 보호막 상에 제 4 유기막을 성막하고, 상기 제 4 유기막을 패터닝하여 제 4 유기막 패턴을 형성하는 제 4 유기막 패턴 형성 공정과,
    상기 제 4 유기막 패턴을 이용하여 상기 제 2 보호막 및 상기 제 2 보호막으로 보호된 상기 제 1 유기막을 에칭함으로써 상기 제 2 보호막으로 보호된 심부의 패턴을 형성하는 심부 패턴 형성 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 심부 패턴 형성 공정에서,
    상기 제 4 유기막 패턴을 트리밍한 후 상기 제 2 보호막 및 상기 제 2 보호막으로 보호된 상기 제 1 유기막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 13 항에 있어서,
    상기 산화 실리콘막 성막 공정에서 실리콘을 포함하는 원료 가스와 산소를 포함하는 가스를 교호로 공급하여 상기 기판 상에 산화 실리콘막을 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 피에칭층은 실리콘층, 산화 실리콘층, 질화 실리콘층 또는 산질화 실리콘층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 13 항에 있어서,
    상기 피에칭층으로서 상기 기판측으로부터 차례로 제 1 피에칭층, 제 2 피에칭층을 적층하여 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 13 항에 있어서,
    상기 제 2 보호막은 SOG막, SiON막 또는 LTO막과 BARC막의 복합막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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