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KR101209817B1 - 병렬 등화기 - Google Patents

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KR101209817B1
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고려대학교 산학협력단
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Abstract

본 발명의 일 측면에 따른 등화기는 제 1 입력 신호 및 제 2 입력 신호를 차동 증폭하는 제 1 증폭기 및 상기 제 1 증폭기와 병렬 접속되고, 상기 제 1 입력 신호 및 제 2 입력 신호를 차동 증폭하는 제 2 증폭기를 포함하되, 상기 등화기의 출력은 상기 제 1 증폭기의 출력 신호와 상기 제 2 증폭기의 출력 신호가 조합된 것이다.

Description

병렬 등화기{PARALLEL EQUALIZER}
본 발명은 병렬 등화기에 관한 것이다.
고속으로 데이터를 송수신 하는 각종 기술분야에서, 데이터 송신기는 고속으로 전송되는 데이터를 채널을 거쳐 전송하게 된다. 채널은 기본적으로 로우 패스 필터(Low pass filter)특성을 가지고 있기 때문에, 송신기에서 출력된 신호는 채널을 거치게 되면 신호의 특성이 크게 저하되게 된다. 특히 신호의 고주파 성분이 크게 감쇄되고, 이에 따라 신호의 상승/하강 시간이 증가하여 신호간의 간섭이 크게 발생하게 된다.
이러한 문제점을 해결하기 위하여, 등화기 회로를 적용하고 있다. 등화기 회로는 채널의 로우 패스 필터 특성을 보상하기 위한 회로이다. 등화기 회로는 채널과 반대의 특성을 갖게 되어, 채널에서 감쇄된 성분을 증폭하여, 채널에서의 감쇄 문제를 상쇄시킨다.
등화기 회로는 주로 두 가지 형태로 많이 이용이 되는데, 한 가지는 입력 신호가 등화기를 거쳐 바로 출력되는 피드-포워드 등화 방식(feed-forward equalizer)과 피드백 루프가 존재하여 등화기를 거친 출력이 등화기에서 보정 신호 역할을 하게 되는 피드백 등화 방식(decision-feedback equalizer)이 있다.
이러한 등화기 회로는 수신단의 가장 앞에 위치하여 외부의 데이터를 가장 먼저 처리하는 부분이기 때문에, 고속의 데이터를 처리하기 위하여 매우 넓은 동작 대역폭을 가지면서 높은 이득을 가져야 한다는 과제를 가지고 있다.
본 발명의 일부 실시예는 최적의 구성으로 넓은 대역폭 및 높은 이득 특성을 갖는 병렬 등화기를 제공한다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 일 측면에 따른 등화기는 제 1 입력 신호 및 제 2 입력 신호를 차동 증폭하는 제 1 증폭기 및 상기 제 1 증폭기와 병렬 접속되고, 상기 제 1 입력 신호 및 제 2 입력 신호를 차동 증폭하는 제 2 증폭기를 포함하되, 상기 등화기의 출력은 상기 제 1 증폭기의 출력 신호와 상기 제 2 증폭기의 출력 신호가 조합된 것이다.
전술한 본 발명의 과제 해결 수단에 의하면, 병렬 등화기에 포함되는 각각의 증폭기들의 주파수별 이득 특성을 상이하게 조절할 수 있으므로, 저주파와 고주파 영역을 단일 등화기로 처리할 경우 보다 적은 전력 소모를 할 수 있다. 또한, 비교적 단순한 구조를 가지기 때문에 설계작업 과정에서 소요되는 비용을 절감할 수 있다. 이러한 구성에 따라, 병렬 등화기를 거친 출력 신호는 채널을 거치면서 상쇄된 고주파 성분을 바르게 증폭하므로, 데이터의 구분이 명확해지는 등화기를 구현할 수 있다.
도 1은 본원 발명의 일 실시예에 따른 등화기를 도시한 도면이다.
도 2는 본원 발명의 일 실시예에 따른 병렬 등화기의 상세 구성을 도시한 도면이다.
도 3은 본원 발명의 일 실시예에 따른 증폭기의 상세 구성을 도시한 도면이다.
도 4는 본원 발명의 일 실시예에 따른 증폭기의 이득 곡선을 나타낸 그래프이다.
도 5는 본원 발명의 일 실시예에 따른 병렬 등화기의 이득 곡선을 도시한 그래프이다.
도 6은 본원 발명의 일 실시예에 따른 병렬 등화기의 실험 결과를 도시한 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본원 발명의 일 실시예에 따른 등화기를 도시한 도면이다.
본 발명에서는 서로 다른 두 개의 신호(Vin1, Vin2)를 입력으로 받아, 병렬 구조의 등화기(100)를 거치도록 하며, 병렬 등화기(100)는 서로 다른 두 개의 신호(Vout1, Vout2)를 출력한다.
도 2는 본원 발명의 일 실시예에 따른 병렬 등화기의 상세 구성을 도시한 도면이다.
병렬 등화기(100)는 병렬 관계로 접속된 제 1 증폭기(200) 및 제 2 증폭기(300)를 포함한다. 제 1 증폭기(200) 및 제 2 증폭기(300)는 차동 신호(Vin1, Vin2)를 입력받아, 출력신호(Vout1, Vout2)를 각각 출력한다. 이때, 각 입력신호와 출력신호는 각 증폭기의 동일 극성(+ 또는 -)을 통해 입력되고 출력된다.
이때, 제 1 증폭기(200)와 제 2 증폭기(300)는 서로 다른 이득 곡선을 갖도록 구성한다.
통상적으로, 단일의 등화기 회로를 사용하여 특정 고주파 성분을 증폭하려 할 경우, 낮은 주파수 영역에서는 일정한 크기의 이득을 확보하면서, 특정 고주파 영역에서는 더 큰 이득을 만들어야 한다. 이러한 방식은 단일 등화기 회로의 전력 소모를 매우 크게 만들게 된다.
이를 해결하기 위하여, 두 개의 서로 다른 이득 곡선을 갖는 증폭기를 병렬 연결하여 등화기를 구성한다. 하나의 증폭기(200)는 낮은 주파수 영역에서 일정한 이득을 확보하도록 설계하고, 다른 하나의 증폭기(300)는 낮은 주파수 영역의 이득 보다는 특정 고주파 영역에서의 이득을 확보하도록 설계한다. 이 두 증폭기(200, 300)를 병렬연결 함으로써, 낮은 주파수 영역에서 일정한 이득을 확보함과 동시에, 특정 고주파 영역에서 더 큰 이득을 확보할 수 있다.
이제, 제 1 및 제 2 증폭기의 상세 구성을 살펴보도록 한다.
도 3은 본원 발명의 일 실시예에 따른 증폭기의 상세 구성을 도시한 도면이다.
제 1 증폭기(200)와 제 2 증폭기(300)는 동일한 구조를 가지며, 저항값 또는 커패시턴스 구성에서 상이할 수 있다. 이에, 제 1 증폭기(200)의 구조를 중심으로 설명하기로 한다.
제 1 증폭기(200)는 제 1 입력 단자(Vin1), 제 2 입력 단자(Vin2), 제 1 출력 단자(Vout1) 및 제 2 출력단자(Vout2)를 포함한다. 또한, 전원전압(VDD)과 일단이 접속되며, 서로 병렬 관계에 있는 제 1 저항(R1)과 제 2 저항(R2)을 포함한다. 이때, 제 1 저항(R1)의 타단은 제 2 출력단자(Vout2)와 접속되고, 제 2 저항(R2)의 타단은 제 1 출력단자(Vout1)와 접속된다.
또한, 제 1 증폭기(200)는 제 1 입력 단자(Vin1)을 통해 입력되는 신호에 의하여 스위칭되는 제 1 MOS 트랜지스터(M1)와, 제 2 입력 단자(Vin2)를 통해 입력되는 신호에 의하여 스위칭되는 제 2 MOS 트랜지스터(M2)를 포함한다. 이때, 제 1 MOS 트랜지스터(M1)의 드레인은 제 2 출력단자(Vou2)와 제 1 저항(R1)의 접속노드에 접속하고, 제 2 MOS 트랜지스터(M2)의 드레인은 제 1 출력단자(Vou1)와 제 2 저항(R2)의 접속노드에 접속한다.
또한, 제 1 MOS 트랜지스터(M1)의 소스와 제 2 MOS 트랜지스터(M2)의 소스 사이에는 가변 저항(R3)과 가변 커패시터(C1)가 각각 병렬 접속된다.
또한, 제 1 MOS 트랜지스터(M1)의 소스, 가변 저항(R3) 및 가변 커패시터(C1)의 접속노드에는 바이어스 전압(Vbias)에 따라 전류 소스로서 동작하는 제 3 MOS 트랜지스터(M3)가 접속되고, 제 2 MOS 트랜지스터(M2)의 소스, 가변 저항(R3) 및 가변 커패시터(C1)의 접속노드에는 바이어스 전압(Vbias)에 따라 전류 소스로서 동작하는 제 4 MOS 트랜지스터(M4)가 접속된다.
제 3 및 제 4 MOS 트랜지스터(M3, M4)는 각각 게이트를 통해 바이어스 전압(Vbias)이 인가되고, 일단자가 접지되어 전류원으로서 동작한다.
이와 같은 구성에 따라, 제 1 증폭기(200)와 제 2 증폭기(300)는 차동 증폭기로서 각각 동작하나, 가변 저항(R3)와 가변 커패시터(C1)의 값에 따라 주파수 대역에서의 이득 특성이 상이해진다.
도면을 통해, 상기 제 1 증폭기(200)와 제 2 증폭기(300)의 동작을 살펴보기로 한다.
도 4는 본원 발명의 일 실시예에 따른 증폭기의 이득 곡선을 나타낸 그래프이다.
가변 저항(R3)과 가변 캐패시터(C1)의 값을 변화 시키게 되면, 도시된 그래프와 같이 이득 곡선이 변화하게 된다. 이 곡선의 입력-출력 관계를 나타내는 변환함수는 아래 수학식 1 과 같다.
[수학식 1]
Figure 112011008080035-pat00001
수학식 1에서 두 극점(pole)인, ‘극점1’과 ‘극점2’는 회로의 기생 성분, 부하의 저항과 캐패시터 성분으로 인해서 고주파에서 자연적으로 발생하게 된다.
가변 저항(R3)과 가변 캐패시터(C1)은 이득 곡선에서 ‘영점(zero)’을 발생시키고, 가변 저항과 캐패시터의 값을 변화시킴으로써 ‘영점’이 발생하는 위치를 변경시킬 수 있다. 따라서 ‘영점’의 위치를 변경함으로써 원하는 주파수 대역에서 증폭기의 이득을 높일 수 있다.
증폭기에 사용된 가변저항 R3 과 가변 캐패시터 C1의 값으로 영점과 극점들의 위치를 각각 표시하면 다음과 같다.
Figure 112011008080035-pat00002
Figure 112011008080035-pat00003
Figure 112011008080035-pat00004
여기서, K는 트랜지스터의 크기와 흐르는 전류등에 의해서 결정되는 상수값이며, R부하와 C부하는 등화기의 출력에 연결되는 부하 저항과 부하 캐패시터를 의미한다. 따라서, 가변 저항(R3)과 가변 커패시터(C1)값을 변화시킴으로써, 영점과 극점의 위치를 자유로이 변화시킬 수 있고, 원하는 주파수 영역에서의 이득을 변화시킬 수 있다.
예를 들어, 고주파에서의 이득을 개선시키고자 하는 경우에는, 가변 저항(R3)과 가변 커패시터(C1) 값이 작아지도록 한다. 또한, 저주파에서의 이득을 개선시키고자 하는 경우에는, 가변 저항(R3)과 가변 커패시터(C1) 값이 커지도록 한다.
도 5는 본원 발명의 일 실시예에 따른 병렬 등화기의 이득 곡선을 도시한 그래프이다.
병렬 등화기(101)의 소신호(AC) 모의 실험 결과를 도시한 것으로, 제 1 증폭기(200)과 제 2 증폭기(300)의 각각의 이득 곡선이 나타나 있으며, 전체 병렬 등화기(100)의 이득 곡선도 함께 도시되어 있다.
제 1 증폭기(200)와 제 2 증폭기(300)는 각기 다른 이득 곡선을 갖는다. 제 1 증폭기(200)는 제 2 증폭기(300)에 비하여 저주파에서 높은 이득 곡선을 갖는다. 반면, 제 2 증폭기(300)는 저주파에서는 낮은 이득 곡선을 갖지만, 고주파 영역에서는 높은 이득을 갖는 봉우리 형상의 이득 곡선을 갖게 된다. 병렬 등화기(100)의 이득 곡선은 두 증폭기(200, 300)의 이득 곡선 특성을 결합한 모양을 갖게 된다.
이러한 특성으로 인하여, 각각의 증폭기들(200, 300)은 각각 저주파 영역과 고주파 영역에 특화되도록 설계할 수 있고, 저주파와 고주파 영역을 단일 등화기로 처리할 경우 보다 적은 전력 소모를 하게 되며, 설계 역시 용이하게 이루어진다.
도 6은 본원 발명의 일 실시예에 따른 병렬 등화기의 실험 결과를 도시한 도면이다.
(a) 에 도시된 실험 결과는 종전 등화기의 구조에 기반한 것으로, 입력 신호는 채널의 열화로 인하여 신호의 품질이 매우 저하 되어 있다. 따라서 데이터의 구분이 명확하지 않다.
이와 달리, (b)에 도시된 실험 결과는 본 발명의 실시예에 따른 것으로, 병렬 등화기를 거친 출력 신호는 채널을 거치면서 상쇄된 고주파 성분을 바르게 증폭하여 데이터의 구분이 명확하게 된다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 병렬 등화기
200: 제 1 증폭기
300: 제 2 증폭기

Claims (6)

  1. 등화기에 있어서,
    제 1 입력 신호 및 제 2 입력 신호를 차동 증폭하는 제 1 증폭기 및
    상기 제 1 증폭기와 병렬 접속되고, 상기 제 1 입력 신호 및 제 2 입력 신호를 차동 증폭하는 제 2 증폭기를 포함하되,
    상기 등화기의 출력은 상기 제 1 증폭기의 출력 신호와 상기 제 2 증폭기의 출력 신호가 조합된 것이고,
    상기 제 1 증폭기 및 제 2 증폭기는 가변 저항과 가변 커패시터에 의하여 영점과 극점이 조절되는 것으로,
    상기 제 2 증폭기의 고주파 대역의 이득은 상기 제 1 증폭기의 저주파 대역에서의 이득보다 큰 것인 등화기.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 등화기의 출력 이득은 상기 제 1 증폭기의 저주파 대역의 이득과 상기 제 2 증폭기의 고주파 대역의 이득을 조합한 것과 같은 것인 등화기.
  4. 제 1 항에 있어서,
    상기 제 1 증폭기와 제 2 증폭기는,
    전원 전압 단자와 일단자가 접속되고, 서로 병렬 접속된 제 1 저항 및 제 2 저항,
    상기 제 1 저항과 일단자가 접속되고, 상기 제 1 입력 신호에 따라 스위칭되는 제 1 MOS 트랜지스터,
    상기 제 2 저항과 일단자가 접속되고, 상기 제 2 입력 신호에 따라 스위칭되는 제 2 MOS 트랜지스터,
    상기 제 1 MOS 트랜지스터의 타 단자와 상기 제 2 MOS 트랜지스터의 타 단자 사이에 접속된 상기 가변 저항,
    상기 가변 저항과 병렬 접속된 상기 가변 커패시터,
    상기 제 1 MOS 트랜지스터의 타 단자와 접지 사이에 접속되고, 바이어스 전압이 게이트에 인가되는 제 3 MOS 트랜지스터 및
    상기 제 2 MOS 트랜지스터의 타 단자와 접지 사이에 접속되고, 상기 바이어스 전압이 게이트에 인가되는 제 4 MOS 트랜지스터를 각각 포함하되,
    상기 제 1 저항과 제 1 MOS 트랜지스터의 접속 노드에서 제 2 출력 신호가 출력되고,
    상기 제 2 저항과 제 2 MOS 트랜지스터의 접속 노드에서 제 1 출력 신호가 출력되는 것인 등화기.
  5. 제 4 항에 있어서,
    상기 제 1 증폭기의 가변 저항과 가변 커패시터의 값은 상기 제 2 증폭기의 가변 저항과 가변 커패시터의 값을 초과하는 것인 등화기.
  6. 제 4 항에 있어서,
    상기 제 1 증폭기의 제 1 저항과 제 1 MOS 트랜지스터의 접속 노드에 접속된 제 2 출력단은 상기 제 2 증폭기의 제 1 저항과 제 1 MOS 트랜지스터의 접속 노드에 접속된 제 2 출력단과 접속되어 상기 제 2 출력 신호를 출력하고,
    상기 제 1 증폭기의 제 2 저항과 제 2 MOS 트랜지스터의 접속 노드에 접속된 제 1 출력단은 상기 제 2 증폭기의 제 2 저항과 제 2 MOS 트랜지스터의 접속 노드에 접속된 제 1 출력단과 접속되어 상기 제 1 출력 신호를 출력하는 것인 등화기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103346778B (zh) * 2013-07-04 2015-12-09 北京大学 一种宽带线性均衡电路
JP7195243B2 (ja) * 2019-10-11 2022-12-23 ルネサスエレクトロニクス株式会社 半導体装置
CN112737536A (zh) * 2020-12-24 2021-04-30 南方科技大学 连续时间线性均衡器及信号收发电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842775B1 (ko) 2007-02-13 2008-07-01 한국과학기술원 높은 속도의 통신을 위한 이단 등화기, 이단 등화 방법,수신기 및 통신 시스템

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