KR101186871B1 - 쉬프트 레지스터 - Google Patents

Abstract

본 발명은 레벨 쉬프터를 내장한 쉬프트 레지스터의 동작 마진을 개선하여 회로의 동작 불량을 방지하도록 한 쉬프트 레지스터에 관한 것으로, 결선의 변화를 통해 소정 로직이 비율적으로 동작해야 할 경우에는 비율적으로 동작하도록 하고, 비율적 동작이 필요없는 동작 상태에서는 해당 로직 부분이 비율에 무관한 로직이 되도록 회로를 구성함으로써, 오동작 가능성이 많은 동작 상태에서의 오동작 가능성을 원천적으로 차단하여 회로의 동작 마진을 큰 폭으로 확대할 수 있는 효과가 있다.

Description

쉬프트 레지스터{SHIFT REGISTER}

도 1은 레벨 쉬프팅 기능을 포함하는 쉬프트 레지스터의 회로.

도 2는 본 발명 일 실시예의 회로.

도 3은 본 발명 일 실시예를 적용한 쉬프트 레지스터의 일부 회로.

도 4는 도 1의 회로를 이용한 쉬프트 레지스터의 출력 파형도.

도 5는 도 2의 회로를 이용한 쉬프트 레지스터의 출력 파형도.

***도면의 주요부분에 대한 부호의 설명***

PM1~PM12: P형 트랜지스터 NM1~NM13: N형 트랜지스터

HST: 시작 신호 Nout: 쉬프트 레지스터 출력

본 발명은 쉬프트 레지스터 회로에 관한 것으로, 특히 레벨 쉬프터를 내장한 쉬프트 레지스터의 동작 마진을 개선하여 회로의 동작 불량을 방지하도록 한 쉬프트 레지스터에 관한 것이다.

일반적으로 액정 표시장치는 전계를 이용하여 액정의 광 투과 정보를 조절하는 것으로 영상을 표시하는 소자로서, 매트릭스 형태로 배열된 액정 셀들로 이루어 진 패널과 상기 패널을 구동하기 위한 구동 회로로 이루어진다.

상기 매트릭스 형태로 배열된 액정 셀들을 구동시키기 위해서, 게이트 라인과 데이터 라인이 상기 패널 상에 교차 배열되는데, 상기 라인들의 교차점에 상기 액정셀들이 위치되게 된다. 또한, 상기 패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련되는데, 상기 화소전극들은 스위칭 소자인 박막 트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. 그리고, 박막트랜지스터의 게이트단자는 게이트라인들 중 어느 하나에 접속된다.

상기 구동회로는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버를 포함하는데, 상기 게이트 드라이버는 스캔 신호를 상기 게이트 라인들에 순차적으로 공급하여 액정 패널 상의 액정셀들을 라인 단위로 순차 구동한다. 상기 게이트 라인의 순차 구동에 대응하여, 상기 데이터 드라이버는 해당하는 라인의 액정셀들에 각 액정셀별 영상신호에 따른 전압/전류를 인가하여 광 투과 정도를 결정하게 된다. 따라서, 이러한 게이트 라인의 순차 동작에 따른 데이터 드라이버의 액정 셀별 영상 신호의 공급으로 패널의 모든 액정 셀들은 상이한 광투과 상태가 되므로 패널 전체에 영상을 표시할 수 있게 된다.

상기 게이트 드라이버는 실질적으로 균일한 스캔 펄스 신호를 패널의 각 게이트 라인에 순차적으로 제공해주는 기능을 하는 것이므로 특별한 제어 보다는 고속의 펄스를 안정적으로 제공해줄 수 있어야 한다. 따라서, 클럭 전압보다 높은 출 력 전압을 제공하기 위한 레벨 쉬프터와, 펄스 신호를 순차적으로 게이트 라인에 제공해 줄 수 있는 쉬프트 레지스터의 조합을 이용하며, 경우에 따라서는 쉬프트 레지스터에 레벨 쉬프트 기능을 구현하여 사용하기도 한다.

상기 쉬프트 레지스터는 다양한 소자들로 구성될 수 있으나, 최근에는 액정 패널의 구동에 사용되는 박막 트랜지스터와 동일한 소자들로 구성함으로써 공정 용이성을 높일 수 있도록 한 회로가 사용되고 있다.

이렇게 박막 트랜지스터들 만으로 이루어진 레벨 쉬프트를 내장한 쉬프트 레지스터는 크게 신호의 입출력에 관계하는 단순 로직 회로들과 실질적인 레벨 쉬프팅과 신호 쉬프팅을 실시하는 로직 회로로 이루어진다.

상기 레벨 쉬프팅과 신호 쉬프팅을 실시하는 로직 회로는 동작 레벨에 비해 낮은 레벨이면서 고전위와 저전위가 순차적으로 인가되는 클럭 신호의 레벨을 쉬프팅하면서 시작 신호의 쉬프팅도 동시에 실시할 수 있어야 하므로 비율적 로직(Ratio logic) 형태로 구성되게 된다. 상기 비율적 로직 형태란 회로의 정상 영역을 설정한 후 PMOS와 NMOS의 소자 특성과 크기를 기준으로 상기 정상 영역에서는 정상 동작이 가능하도록 구성한 로직을 의미하는 것이다. 즉, 변화되는 전압이 제공될 때 해당 전압들에 대한 정상적인 출력이 보장되기 위해서는 상기 트랜지스터 소자들의 특성이 균일해야만 하기 때문에, 공정상에서 상기 트랜지스터 소자의 특성이나 크기가 변화되면 정상적인 결과를 얻을 수 없어 동작이 실패할 수 있다. 따라서, 이를 극복하기 위해서는 트랜지스터의 공정 마진을 줄여야 하므로 공정 조건이 어려워진다.

상기와 같이 공정 상 소자 특성이나 크기 변경에도 민감한 쉬프트 레지스터의 동작 특성을 개선하고자 제안된 본 발명 실시예의 목적은 클럭의 동작 상태에 따라서 클럭 신호가 소정 레벨일 경우 모든 로직 구성을 비율에 무관한(Ratioless) 로직이 되도록 구성함으로써, 공정상 소자 특성이나 크기 변화에 둔감한 특성을 나타내는 쉬프트 레지스터를 제공하는 것이다.

본 발명 실시예의 다른 목적은 단순한 결선의 변화를 통해 소정 로직이 비율적으로 동작해야 할 경우에는 비율적으로 동작하도록 하고, 비율적 동작이 필요없는 동작 상태에서는 해당 로직 부분이 비율에 무관한 로직이 되도록함으로써, 오동작 가능성이 많은 동작 상태에서의 오동작 가능성을 차단하도록 한 쉬프트 레지스터를 제공하는 것이다.

본 발명 실시예의 또 다른 목적은 클럭이 고전위인 경우 레벨 쉬프팅을 실시하고, 저전위인 경우 레벨 쉬프팅을 실시하지 않도록 구성함으로써, 저전위에 대한 레벨 쉬프팅에 의한 오동작을 방지하도록 한 쉬프트 레지스터를 제공하는 것이다.

본 발명 실시예의 또 다른 목적은 최소한의 회로 변경을 통해 소자 특성 변화에 대한 동작 마진을 개선하도록 함으로써, 회로 변경에 따른 추가 비용없이도 특성을 대폭 개선한 쉬프트 레지스터를 제공하는 것이다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 쉬프트 레지스터는 시작 신호 펄스를 일측 입력으로 하는 NOR 로직부와; 상기 NOR 로직부 의 출력을 인버팅하는 홀수의 인버팅 로직으로 이루어진 제 1인버팅 로직부와; 상기 시작 신호 펄스에 따른 제 1인버팅 로직부의 출력에 의해 온되어 클럭 신호를 출력하는 제 1스위치와; 상기 제 1 스위치를 통한 클럭 신호를 반전시켜 출력하는 홀수의 인버팅 로직들로 이루어지며 홀수번째 인버팅 로직의 출력들 중 하나가 상기 NOR 로직부의 타측과 연결되는 제2인버팅 로직부와; 상기 제 1스위치와 반대로 동작하여 제 2인버팅 로직부의 입력에 동일 위상의 후속 출력을 궤환시켜 최종 출력을 유지시키는 제 2스위치와; 상기 제 1스위치가 온되면서 상기 클럭 신호가 고전위일 경우 온되어 상기 클럭 신호의 레벨을 쉬프팅하고, 그 외의 경우 오프되는 제 1트랜지스터를 포함하여 이루어진다.

본 발명의 다른 실시예에 따른 쉬프트 레지스터는 복수의 인버팅 로직과 클럭의 레벨을 쉬프팅하면서 데이터 쉬프트를 실시하는 한쌍의 트랜지스터 및 메모리 기능을 위한 궤환 트랜지스터를 포함하여 이루어진 쉬프트 레지스터에 있어서, 상기 클럭의 레벨을 쉬프팅하면서 데이터 쉬프트를 실시하는 한쌍의 트랜지스터는 소스혹은 드레인 중 일측이 클럭과 연결되고 쉬프팅할 데이터가 고전위일 경우 온되는 제 1트랜지스터와, 상기 제 1트랜지스터의 소스 혹은 드레인 중 타측과 소스 혹은 드레인 중 일측이 연결되고 타측은 전원과 연결되며, 상기 클럭이 저전위일 경우 오프되는 제 2트랜지스터로 이루어진다.

상기한 바와 같은 본 발명의 실시예들을 첨부된 도면들을 통해 상세히 설명하면 다음과 같다.

도 1은 본 발명을 설명하기 위한 레벨 쉬프팅 기능을 구비한 쉬프트 레지스 터의 회로를 보인 것으로 도시한 바와 같이 크게는 NOR 로직과, 인버팅 로직, "A" 로직부, 그리고 복수의 인버팅 로직들 및 궤환 스위치(PM10)로 이루어져 있다. 상기 NOR 로직 부분은 간단히 일측 입력단이 연결되는 하나의 P형 트랜지스터(PM2)와 두개의 직렬 N형 트렌지스터(NM1, NM2)와 타측 입력단이 연결되는 하나의 P형 트랜지스터(PM1)과 두개의 직렬 N형 트랜지스터(NM3, NM4)로 이루어진다. 따라서, 상기 NOR 로직은 초기 시작 펄스(HST)가 제공되는 일측 입력과 쉬프팅된 궤환 출력과 연결되는 타측 입력이 모두 고전위 일 경우에만 출력이 고전위가 되며 그 외의 경우에는 모두 저전위를 출력한다.

따라서, 그 다음단에 연결되는 제 1인버터(PM3, PM4, NM5, NM6)의 출력인 제 1노드(NA)는 상기 NOR의 입력들이 모두 저전위(논리 0)가 될 경우에만 저전위(논리 0)이고 그 외는 모두 고전위(논리 1)가 된다.

상기 제 1인버터 후단에 위치한 "A" 로직부는 클럭 신호를 선택적으로 출력하는 N형 트랜지스터(NM7)와 상기 N형 트랜지스터(NM7)를 통해 제공되는 클럭 신호의 레벨을 전원 전압(바이어스 전압)(VDD)의 레벨 방향으로 쉬프팅해주는 P형 트랜지스터(PM5)가 토템폴 형태로 연결되어 있다. 이때, 상기 각 트랜지스터들(NM7, PM5)을 동작시키는 게이트 신호는 각각 반전된 상태로 제공되므로 항상 동일한 상태에서 동작하게 되며, 상기 제 1인버터의 출력이 고전위일 경우 상기 두 트랜지스터들(NM7, PM5)이 함께 동작하게 된다. 그리고, 그 출력은 홀수의 다단 인버터들(NM8~NM13, PM6~PM9, PM11~PM12로 구성)에 의해 보강되어 제공된다.

이때, 상기 "A" 로직부의 구성을 좀 더 상세히 살펴보면, 먼저, 하단의 N 형 트랜지스터(NM7)는 온 될 경우 클럭 신호를 후속되는 다단 인버터들(NM8~NM13, PM6~PM9, PM11~PM12로 구성)의 입력(NB)으로 제공하고, 상단의 P 형 트랜지스터(PM5)는 온 될 경우 상기 N 형 트랜지스터(NM)의 일측(NB)을 통해 제공되는 클럭의 레벨을 연결된 VDD 방향으로 레벨 쉬프팅해주게 된다. 즉, 상기 P형 트랜지스터(PM5)는 온 되는 경우 일종의 풀업으로 동작하여 VDD에 비해 낮은 레벨을 가지는 클럭 신호의 레벨을 올려주게 된다. 따라서, 상기 "A" 로직부는 N형 트랜지스터(NM7)와 P형 트랜지스터(PM5)가 동시에 온되도록 동작하며, 클럭 신호는 상기 N형 트랜지스터(NM7)를 지나 상기 P형 트랜지스터(PM5)에 의해 레벨 쉬프팅된 상태로 후속되는 다단 인버터들(NM8~NM13, PM6~PM9, PM11~PM12)에 제공되어 이들을 정상적으로 동작시키게 된다.

즉, 상기 "A" 로직부를 이루는 트랜지스터들은 클럭이 고전위가 될때나 저전위가 될때나 상관 없이 항상 온 상태를 유지하게 되므로, 상기 P 형 트랜지스터(PM5)와 N 형 트랜지스터(NM7)의 특성 조절이 필수적으로 요구되게 된다. 즉, 클럭 신호의 레벨에 비해 큰 전원 전압(실질적으로는 바이어스 전압)에 의해 동작하는 "A" 단에 후속되는 인버터(PM6, PM7, NM8, NM9)는 그 입력단(NB)에 전원 전압(바이어스 전압)보다 작은 레벨의 클럭 신호가 인가될 경우 정상적인 출력을 보장할 수 없으므로 이를 보상하기 위해서 레벨 쉬프팅이 필요하며, 그 정도는 상기 P형 트랜지스터(PM5)와 N형 트랜지스터(NM7)의 특성비(즉, 크기 비)로 결정된다. 따라서, 상기 "A" 단 로직부는 비율적 로직(Ratio Logic)으로 동작하게 된다.

하지만, 상기 비율을 조절할 때 클럭 신호의 레벨이 너무 높게 쉬프팅되도록 조절할 경우 클럭의 고전위 상태는 전원 전압(바이어스 전압)(VDD)에 근접하게 높아져 후속하는 인버터를 확실하게 동작시킬 수 있으나, 클럭 신호가 저전위 상태가 될 경우 상기 레벨 쉬프팅의 영향으로 인버터에 제공되는 클럭의 저전위가 접지전압(VSS)보다 높아진 상태가 되게 되어 오동작이 발생할 수 있게 된다.

따라서, 클럭이 저전위 상태일 경우 큰 영향을 주지 않을 정도의 레벨 쉬프팅을 통해서, 클럭이 고전위 상태일 경우의 그 레벨이 후속 인버터를 정상 동작시킬 수 있는 레벨까지 높아지도록 상기 P형 트랜지스터(PM5)와 N형 트랜지스터(NM7)의 특성 비율을 설정해야 하며 이는 대부분 해당 트랜지스터의 크기에 영향을 받으므로 설계된 상기 비율이 정밀하게 유지되어야 한다. 그러나, 실제 트랜지스터 제조시 공정 편차등에 의해 상기 비율이 변경될 수 있으며, 이는 클럭이 고전위가 되더라도 충분한 레벨 쉬프팅이 되지 못하여 후속하는 인버터를 정상 동작시키지 못하게 되거나 클럭이 저전위가 되더라도 후속하는 인버터가 고전위를 지속적으로 입력 받는 것으로 판단할 수 있게 된다.

따라서, 도 1에 도시한 회로들이 다단으로 형성되어 시작 펄스를 쉬프트하도록 구성되는 경우, 상기와 같은 동작 상의 오류로 인해 정상적인 출력 펄스가 제공되지 못하며 경우에 따라서는 쉬프팅 도중에 펄스가 소실될 수 도 있다.

도 2는 상기 도 1에 도시한 회로를 수정하여 상기와 같은 오동작의 원인을 제거하기 위한 것으로, 도시한 바와 같이 도 1의 "A" 로직부에 대응되는 "B" 로직부를 보면 상측 P형 트랜지스터(PM5)의 동작 시점을 결정하는 게이트 단이 후속되는 인버터(PM6, PM7, NM8, NM9)의 출력단(NC)과 연결되도록 변경된 것을 알 수 있 다. 실질적으로, 상기 P형 트랜지스터(PM5)의 게이트에 제공되는 신호는 상기 클럭의 전위와 상반되는 전위를 제공하는 임의의 노드에 연결될 수 있으며, 상기 "B" 로직부에 후속된 다단 인버터들 중 홀수번째 인버터의 출력단과 연결되는 것이 바람직하다.

즉, 시작 펄스 신호(HST)에 의해 "B" 로직을 이루는 트랜지스터들(PM5, NM7) 중 하부 N형 트랜지스터(NM7)의 동작 여부는 결정되지만, 상부의 P형 트랜지스터(PM5)의 동작 여부는 상기 신호에 의해 결정되지 않는다. 즉, 상기 트랜지스터들이 항상 같이 동작되지 않도록 구성을 변경한 것이다.

상기 상부의 P형 트랜지스터(PM5)의 동작을 살펴보면, 상기 P형 트랜지스터(PM5)가 온 되는 경우는 상기 N형 트랜지스터(NM7)가 온 된 상태에서 클럭 신호가 고전위가 되는 경우로 한정되게 된다. 그 외에 상기 N형 트랜지스터(NM7)가 온되지 않는 경우나 클럭 신호가 저전위일 경우에는 오프 상태가 되므로 레벨 쉬프팅 기능이 정지되게 된다. 이는 달리 말하면, 실제 레벨 쉬프팅이 필요한 경우에만 P형 트랜지스터(PM5)가 동작하여 레벨 쉬프팅 기능을 수행하고, 레벨 쉬프팅이 필요하지 않은 경우(클럭 신호가 저전위가 될 때)에는 오프되어 레벨 쉬프팅이 실시되지 않으며, 이 경우에는 클럭 신호가 고정적인 저전위로 후속단에 제공된다는 것을 의미한다. 즉, 클럭 신호가 저전위일 경우에는 전체 회로가 모두 비율적이지 않은 로직(Ratioless logic)이 되어 트랜지스터의 공정 편차와 무관하게 고정된 값을 안정적으로 제공할 수 있게 된다.

또한, 이러한 구성에서 클럭 신호가 저전위일 경우 레벨 쉬프팅 기능이 동작 하지 않기 때문에 레벨 쉬프팅 정도를 높게 설정할 수 있어 안정적인 후속 인버터의 동작을 보장할 수 있다.

상기와 같은 "B" 로직부를 포함하는 쉬프트 레지스터의 한 스테이지 분 회로의 동작을 전체적으로 설명하도록 한다.

기본적으로 상기 회로 구성은 쉬프트 레지스터이면서 스캔 펄스를 순차 인가하기 위한 것인만큼 시작 펄스(HST)를 인가한 상태에서 한 펄스의 클럭을 인가하면 상기 시작 펄스의 고전위가 해당 스테이지의 출력으로 쉬프팅된다. 이후 레지스터 기능에 의해 상기 출력이 보존되면서 입력부분과 상기 출력을 보존하여 출력을 유지시키는 부분의 연결이 단절되게 된다. 도시된 구성에서, 입력 부분은 "B" 로직부 앞단이 되고, 출력을 유지시키는 부분은 상기 "B" 로직부를 포함하는 후단이 된다. 여기서, 일반적인 LCD 제어용 전압은 5V 이상이 필요하게 되며 대체적으로 9V 이상의 전압을 사용하므로 전원 전압(실질적으로는 바이어스 전압)(VDD)은 9V라 가정하고, 인가되는 시작 펄스(HST)역시 0~9V 전압이라 가정한다. 그리고, 클럭의 레벨은 주로 제어 수단을 통해 제공되므로 상기 전원 전압(바이어스 전압)(VDD)보다 낮은 0~5V를 이용한다고 가정한다.

먼저, 순차적인 스캔 펄스를 제공하기 위한 최초의 시작 펄스(HST)가 상기 NOR 로직부의 일측 입력으로 제공되면, 타측 입력의 전위와 상관 없이 그 출력은 저전위가 된다. 그리고, 후속되는 인버팅 로직이 이를 반전시키면 그 출력단(NA)은 시작 펄스가 있는 경우에는 항상 고전위 상태가 된다.

상기 제 1노드(NA)의 전위가 고전위가 되면 "B" 로직부의 하부측 N형 트랜지 스터(NM7)가 온(on)되어 클럭이 제 2노드(NB)에 제공되게 된다.

클럭은 저전위에서 고전위가 된 후 다시 저전위가 되는 펄스 형태로 제공되며 상승 에지(rising edge)와 하강 에지(falling edge) 중 한 시점에서 쉬프팅이 발생하게 되는데, 도시된 구성에서는 고전위 입력을 쉬프팅할 경우에는 클럭의 하강 에지에서 쉬프팅이 실시되고, 저전위 입력을 쉬프팅할 경우에는 클럭의 상승 에지에서 쉬프팅이 실시된다. 그러면, 상기 클럭의 전위가 저전위에서 고전위로 상승하여 유지되는 경우를 먼저 살펴보도록 하자.

상기 클럭의 고전위 레벨은 전원 전압(바이어스 전압) 레벨(VDD)보다 낮기 때문에 후속되는 인버팅 로직(PM6, PM7, NM8, NM9)을 정상적으로 동작시키기는 어렵다. 따라서 상기 인버팅 로직의 출력인 제 3노드(NC)의 전압은 적확하게 저전위가 되지는 않는다. 하지만, 레벨은 낮아지게 되므로 상기 제 3노드(NC)의 전위에 의해 동작되는 "B"로직부의 상단 P형 트랜지스터(PM5)는 점차 온되면서 전원 전압(바이어스 전압)(VDD) 방향으로 상기 제 2노드(NB)의 전위를 풀업하게 되어 상기 클럭이 고전위가 될 경우 그에 의한 제 2노드(NB)의 전위는 전원 전압(바이어스 전압)(VDD)에 근접한 고전위가 되게 된다. 따라서, 상기 후속 인버팅 로직의 출력인 제 3노드(NC)의 전위는 완전한 저전위가 된다. 그에 따라 후속되는 인버팅 로직(PM8, PM9, NM10, NM11)은 정상적으로 고전위를 출력하게 되어 제 4노드(ND)의 전위는 고전위가 된다. 그리고, 마지막 인버팅 로직(PM11, PM12, NM12, NM13)은 상기 고전위를 반전시켜 저전위를 출력단(Nout)에 출력한다. 별도로 도시된 궤환 P형 트랜지스터(PM10)는 메모리 효과를 위한 것으로, 현 상태에서는 제 1노드(NA)가 고 전위이므로 동작하지 않는다.

만일, 상기 클럭이 저전위 레벨이 될 경우, 즉 클럭이 하강할 경우 그 클럭의 하강에지(falling edge)에서 고전위 데이터의 쉬프팅이 실시되게 된다. 그리고 본 구성에서의 독창적인 구성에 의해서 "B" 로직부의 상부 P형 트랜지스터(PM5)가 오프되어 풀업 기능이 정지된다. 이를 상세히 살펴보면, 우선 클럭이 저전위가 되면 상기 제 1노드(NA)의 전위가 낮아지게 되며 그에 따라 후속 인버팅 로직부(PM6, PM7, NM8, NM9)의 출력은 고전위 쪽으로 상승하게 된다. 상기 제 2노드(NB)의 전위가 높아질수록 상기 "B" 로직부의 상부 P형 트랜지스터(PM5)가 오프되면서 상기 제 2노드(NB)를 더이상 풀업하지 않게 되므로 클럭이 저전위가 되면 상기 "B" 로직부의 상부측 P형 트랜지스터(PM5)가 오프되어 순수하게 저전위의 클럭 신호에 의해 후속되는 인버팅 로직부가 동작하게 되므로 그 출력인 제 3노드(NC)는 완전한 고전위(VDD)가 되어 후속되는 인버팅 로직부들을 정상적으로 동작시킬 수 있게 된다.

따라서, "B" 로직부의 상부 P형 트랜지스터(PM5)의 동작을 제어하는 게이트 전극은 상기 "B" 로직부에 의해 풀업되는 클럭의 전위에 상반되는, 즉 클럭의 전위가 저전위일 경우 고전위가 되는 임의의 노드와 연결될 수 있으며, 바람직하게는 후속되는 인버팅 로직들 중 홀수번째 인버팅 로직의 출력과 연결될 수 있다.

상기와 같이 클럭이 저전위가 되는 경우 "B" 로직부에 후속되는 2번째 인버팅 로직(PM8, PM9, NM10, NM11)의 출력인 제 4노드(ND)는 저전위가 되며, 그 다음 인버팅 로직(PM11, PM12, NM12, NM13)의 출력은 고전위가 되어 최종 출력(Nout)은 고전위가 된다. 즉, 입력된 시작 펄스의 고전위가 쉬프팅 된 것이다.

그에 따라서, 상기 최종 출력의 궤환에 따라 현재 상태가 지속적으로 유지되게 된다.

이후, 시작 펄스가 저전위가 되고 클럭이 다시 제공되게 되면 상기 클럭의 상승 에지에서 최종 출력(Nout)은 저전위가 되며, 이 저전위의 궤환에 의해 입력단의 NOR 로직은 고전위를 출력하게 되고, 후속되는 인버팅 로직(PM3, PM4, NM5, NM6)의 출력, 즉 제 1노드(NA)는 저전위가 된다. 따라서, "B" 로직의 하부 N 형 트랜지스터(NM7)는 오프되어 더이상 클럭을 받아들이지 않으며 그에 따라 메모리 효과를 위한 P 형 트랜지스터(PM10)가 온되면서 최종 출력인 저전위에 상반되는 전위를 가지는 제 4노드(ND)의 전위를 제 2노드(NB) 쪽으로 궤환시켜 현재 상태를 유지하게 된다. 이 경우 제 3노드(NC)에 의해 상기 "B" 로직의 상부 P형 트랜지스터(PM5)가 지속적으로 온되어 전원 전압(바이어스 전압)(VDD)을 후속 인버팅 로직(PM6, PM7, NM8, NM9)에 제공하게 되어 상기와 같은 출력 상태가 지속적으로 유지되게 된다. 상기 NOR 로직의 출력을 고전위로 만들기 위한 최종 출력 궤환은 반드시 최종 출력단(Nout)에 연결될 필요는 없으며, 동일한 전위를 제공하는 제 3노드(NC) 와 같이 "B" 로직에 후속되는 홀수번째 인버팅 로직의 출력에 연결되어도 된다. 하지만 최종 출력단(Nout) 전압을 궤환시키는 것이 동작 안정성 면에서 유리하다.

따라서, 상기와 같이 "B" 로직 부분의 결선을 구성하게 되면 시작 펄스(HST)에 의한 고전위 데이터를 쉬프팅할 경우 클럭이 고전위가 될때에는 "B" 로직의 상하부 트랜지스터들(PM5, NM7)이 모두 동작하여 레벨 쉬프팅이 실시되지만(이 경우 는 상기 트랜지스터들의 특성 비율에 의해 쉬프팅 정도가 정해지는 비율적 로직(Ratio logic)의 구성이 됨), 클럭이 저전위가 될때에는 "B" 로직의 상부 P형 트랜지스터(PM5)는 동작하지 않게되어 레벨 쉬프팅이 실시되지 않아(이 경우는 하부 트랜지스터만 저전위 제공 경로로 사용되므로 비율적이지 않은 로직(Ratioless logic)의 구성이 됨) 안정적인 저전위가 후속단에 제공될 수 있다. 따라서, 저전위의 풀업은 고려하지 않아도 되므로 충분한 풀업을 제공할 수 있도록 트랜지스터들의 비율을 결정하면 되고, 그로인해 정상 동작 범위가 대폭 확장되어 상기 트랜지스터들 간 제조 편차가 발생하더라도 그에 따른 영향을 거의 받지 않게 된다. 이는 공정 환경이나 동작 환경에서의 편차나 변경이 발생하더라도 그에 무관한 정상 동작이 가능함을 의미하므로 공정 용이성이나 수율이 개선될 수 있는 근거가 된다.

도 3은 상기 도 2에 도시한 회로 구조로 이루어진 한 스테이지 분량의 회로가 연속적으로 배치되어 복수 스테이지의 쉬프트 레지스터를 이루는 방식을 보인 것으로, 도시한 바와 같이 궤환되는 출력 신호를 후속되는 쉬프트 레지스터의 입력으로 제공하는 구성을 보인다. 상기 출력(Nout)이 후속되는 쉬프트 레지스터에 제공되는 최종 인버팅 로직의 출력에 영향을 주지 않으면서도 안정적일 수 있도록 저항과 커패시터를 더 연결하도록 구성한다.

도 4는 상기 도 1에 도시한 구성을 3개 스테이지까지 연결하여 각 쉬프트레지스터의 출력단 전압을 측정한 그래프도이고, 도 5는 도 2에 도시한 구성을 3개 스테이지까지 연결하여 각 쉬프트 레지스터의 출력단 전압을 측정한 그래프도이다.

도시한 바와 같이, 클럭의 동작에 무관하게 지속적으로 레벨 쉬프트 기능이 유지되고 있는 경우의 출력을 보인 도 4는 출력의 주기가 일정하지 않고 정상적으로 동작하지 않는 경우들도 다수 확인되지만, 클럭의 동작에 따라 클럭이 저전위가 될 경우에는 레벨 쉬프트 기능이 정지되는 경우의 출력을 보인 도 5는 출력의 주기도 일정할 뿐아니라 완전한 동작이 균일하게 유지되고 있음이 확인된다. 즉, 도시된 도 4와 도 5의 결과를 비교해 볼 때, 도 2에 도시된 회로 구성을 이용할 경우의 특성이 월등하게 향상됨을 알 수 있다.

이상에서 상술한 바와 같이, 본 발명의 실시예에 따른 쉬프트 레지스터는 클럭의 동작 상태에 따라서 클럭 신호가 소정 레벨일 경우 모든 로직 구성을 비율에 무관한(Ratioless) 로직이 되도록 구성함으로써, 공정상 소자 특성이나 크기 변화에 대한 오동작을 방지하여 신뢰성을 크게 높일 수 있는 효과가 있다.

본 발명의 실시예에 따른 쉬프트 레지스터는 단순한 결선의 변화를 통해 소정 로직이 비율적으로 동작해야 할 경우에는 비율적으로 동작하도록 하고, 비율적 동작이 필요없는 동작 상태에서는 해당 로직 부분이 비율에 무관한 로직이 되도록함으로써, 오동작 가능성이 많은 동작 상태에서의 오동작 가능성을 원천적으로 차단하여 회로의 동작 마진을 큰 폭으로 확대할 수 있는 효과가 있다.

본 발명의 실시예에 따른 쉬프트 레지스터는 클럭이 고전위인 경우 레벨 쉬프팅을 실시하고, 저전위인 경우 레벨 쉬프팅을 실시하지 않도록 구성함으로써, 클럭이 고전위일 경우에만 레벨 쉬프팅이 실시되어 그 쉬프팅폭을 크게 설정할 수 있어 고전위 입력 제공에 대한 신뢰성을 높이면서도 클럭이 저전위일 때는 레벨 쉬프 팅없이 안정적인 저전위를 제공하여 저전위 입력 제공에 대한 신뢰성도 함께 높일 수 있는 효과가 있다.

본 발명의 실시예에 따른 쉬프트 레지스터는 최소한의 회로 변경을 통해 소자 특성 변화에 대한 동작 마진을 개선하도록 함으로써, 회로 변경에 따른 추가 비용없이도 뛰어난 공정 마진을 높여 공정 난이도 및 수율을 크게 개선할 수 있는 효과가 있다.

Claims (10)

1. 시작 신호 펄스를 일측 입력으로 하는 NOR 로직부와;

   상기 NOR 로직부의 출력을 인버팅하는 홀수의 인버팅 로직으로 이루어진 제 1인버팅 로직부와;

   상기 시작 신호 펄스에 따른 제 1인버팅 로직부의 출력에 의해 온되어 클럭 신호를 출력하는 제 1스위치와;

   상기 제 1 스위치를 통한 클럭 신호를 반전시켜 출력하는 홀수의 인버팅 로직들로 이루어지며 홀수번째 인버팅 로직의 출력들 중 하나가 상기 NOR 로직부의 타측과 연결되는 제2인버팅 로직부와;

   상기 제 1스위치와 반대로 동작하여 상기 제 2인버팅 로직부의 입력에 동일 위상의 후속 출력을 궤환시켜 최종 출력을 유지시키는 제 2스위치와;

   상기 제 1스위치가 온되면서 상기 클럭 신호가 고전위일 경우 온되어 상기 클럭 신호의 레벨을 쉬프팅하고, 그 외의 경우 오프되는 제 1트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
2. 제 1항에 있어서, 상기 제 1스위치는 상기 제 1인버팅 로직부의 출력과 게이트가 연결되고, 상기 클럭 신호와 소스 혹은 드레인이 연결되어 상기 클럭 신호를 드레인 혹은 소스로 제공하는 N형 트랜지스터인 것을 특징으로 하는 쉬프트 레지스터.
3. 제 1항에 있어서, 상기 제 2스위치는 상기 제 2인버팅 로직부의 입력단과 상기 제 2인버팅 로직부의 인버팅 로직들 중 짝수 번째의 인버팅 로직의 출력단을 선택적으로 연결하는 것을 특징으로 하는 쉬프트 레지스터.
4. 제 1항에 있어서, 상기 NOR 로직부의 타측과 연결되는 제 2인버팅 로직부의 홀수번째 인버팅 로직은 최종 출력을 제공하는 마지막 인버팅 로직인 것을 특징으로 하는 쉬프트 레지스터.
5. 제 1항에 있어서, 상기 제 1트랜지스터의 게이트는 상기 제 2인버팅 로직부의 홀수번째 인버팅 로직 출력과 연결되는 것을 특징으로 하는 쉬프트 레지스터.
6. 복수의 인버팅 로직과 클럭의 레벨을 쉬프팅하면서 데이터 쉬프트를 실시하는 한쌍의 트랜지스터 및 메모리 기능을 위한 궤환 트랜지스터를 포함하여 이루어진 쉬프트 레지스터에 있어서,

   상기 클럭의 레벨을 쉬프팅하면서 데이터 쉬프트를 실시하는 한쌍의 트랜지스터는 소스 혹은 드레인 중 일측이 클럭과 연결되고 쉬프팅할 데이터가 고전위일 경우 온되는 제 1트랜지스터와, 상기 제 1트랜지스터의 소스 혹은 드레인 중 타측과 소스 혹은 드레인 중 일측이 연결되고 타측은 전원과 연결되며, 상기 클럭이 저전위일 경우 오프되는 제 2트랜지스터로 이루어진 것을 특징으로 하는 쉬프트 레지 스터.
7. 제 6항에 있어서, 상기 제 2트랜지스터의 게이트는 상기 제 1트랜지스터를 통한 클럭 신호와 상반된 출력을 제공하는 로직부의 출력과 연결되는 것을 특징으로 하는 쉬프트 레지스터.
8. 제 7항에 있어서, 상기 클럭 신호와 상반된 출력을 제공하는 로직부는 홀수의 다단 인버팅 로직인 것을 특징으로 하는 쉬프트 레지스터.
9. 제 6항에 있어서, 상기 클럭의 레벨을 쉬프팅하면서 데이터 쉬프트를 실시하는 한쌍의 트랜지스터의 앞단은 시작 펄스와 궤환된 출력을 입력으로 하는 NOR 로직과 상기 NOR 로직의 출력을 반전시키는 홀수의 인버팅 로직으로 이루어진 것을 특징으로 하는 쉬프트 레지스터.
10. 제 9항에 있어서, 상기 홀수의 인버팅 로직은 그 출력이 상기 제 1트랜지스터의 게이트와 연결되는 것을 특징으로 하는 쉬프트 레지스터.

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