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KR101110077B1 - Semiconductor device and method of manufacturing the same - Google Patents

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KR101110077B1
KR101110077B1 KR1020040086551A KR20040086551A KR101110077B1 KR 101110077 B1 KR101110077 B1 KR 101110077B1 KR 1020040086551 A KR1020040086551 A KR 1020040086551A KR 20040086551 A KR20040086551 A KR 20040086551A KR 101110077 B1 KR101110077 B1 KR 101110077B1
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Abstract

본 발명은 반도체 소자용 유전체막 및 이의 제조 방법에 관한 것으로, 제 1 고유전막 및 제 2 고유전막 및 상기 제 1 고유전막과 상기 제 2 고유전막 사이에 형성된 결정화 방지막을 포함하는 반도체 소자용 유전체막을 제공한다. 이로써, 고온에서도 결정화가 이루어지지 않는 반도체 소자용 유전체막을 제공할 수 있고, 이러한 유전체막을 통해 커패시터의 누설현상을 방지할 수 있어 반도체 메모리 소자의 열화를 방지할 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dielectric film for semiconductor devices and a method of manufacturing the same, comprising a first high dielectric film and a second high dielectric film and a crystallization prevention film formed between the first high dielectric film and the second high dielectric film. to provide. As a result, it is possible to provide a semiconductor device dielectric film that does not crystallize even at a high temperature. The leakage phenomenon of a capacitor can be prevented through such a dielectric film, thereby preventing deterioration of the semiconductor memory device.

유전체막, 결정화 방지막, 커패시터, 메모리 소자Dielectric Film, Crystallization Prevention Film, Capacitor, Memory Device

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}Semiconductor device and method of manufacturing the same

도 1은 본 발명에 따른 반도체 소자용 유전체막을 포함하는 커패시터를 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a capacitor including a dielectric film for a semiconductor device according to the present invention.

도 2a 내지 도 2b는 본 발명에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.2A to 2B are cross-sectional views illustrating a method of manufacturing a capacitor according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 하부 전극 20 : 유전체막10 lower electrode 20 dielectric film

22, 26 : 고유전막 24 : 결정화 방지막22, 26: high dielectric film 24: crystallization prevention film

30 : 상부 전극 100 : 기판30: upper electrode 100: substrate

110 : 트렌치
110: trench

본 발명은 반도체 소자용 유전체막 및 이의 제조 방법에 관한 것으로, 특히 반도체 소자의 커패시터에 사용하는 유전체막에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dielectric film for semiconductor devices and a manufacturing method thereof, and more particularly to a dielectric film for use in a capacitor of a semiconductor device.

현재 반도체 메모리 소자의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있는 실정이다. 이러한 셀의 축소는 셀을 구성하고 있는 커패시터의 축소를 야기하고, 이는 셀 면적의 축소를 의미한다. 이러한 메모리 셀 면적의 축소 즉, 셀 커패시터의 면적 감소로 인해 커패시터의 표면적에 비례하는 정전용량을 충분히 확보하기 어려운 문제점이 발생하였다. As the degree of integration of semiconductor memory devices increases, the area of memory cells, which are basic units for information storage, is rapidly being reduced. Such a reduction in the cell causes a reduction in the capacitor constituting the cell, which means a reduction in the cell area. Due to the reduction of the memory cell area, that is, the reduction of the area of the cell capacitor, it is difficult to sufficiently secure the capacitance proportional to the surface area of the capacitor.

커패시터의 정전용량은 하기의 식과 같다. The capacitance of the capacitor is as follows.

Figure 112004049613203-pat00001
Figure 112004049613203-pat00001

여기서 ε는 유전체막의 유전율, A는 전극의 면적, t는 유전체막의 두께를 나타낸다. Is the dielectric constant of the dielectric film, A is the area of the electrode, and t is the thickness of the dielectric film.

따라서, 커패시터의 정전용량을 증가시키기 위해서는 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나, 전극의 표면적을 증가시키는 방법이 있다. Therefore, to increase the capacitance of the capacitor, there is a method of using a material having a high dielectric constant as a dielectric film, forming a thin dielectric film, or increasing the surface area of an electrode.

하지만, 앞서 언급하였듯이 반도체 소자가 집적됨으로 인해 전극의 표면적을 날로 줄어들고 있기 때문에 유전체의 막을 얇게 하거나 유전상수가 높은 유전체막을 사용하여야 한다. 이때, 유전체막의 유전상수는 물질의 특성에 따라 고유한 값을 가지고 있기 때문에 커패시터의 유전체막으로 적용할 수 있는 물질에는 그 한계 가 있고, 유전체박막의 두께를 줄일 경우 커패시터의 누설전류가 증가하게 되는 문제가 발생하여 소자의 신뢰성을 떨어뜨리게 되었다. However, as mentioned above, since the surface area of the electrode is reduced due to the integration of semiconductor devices, it is necessary to use a thin dielectric film or a high dielectric constant dielectric film. At this time, since the dielectric constant of the dielectric film has a unique value according to the characteristics of the material, there is a limit to the material that can be applied as the dielectric film of the capacitor, and when the thickness of the dielectric film is reduced, the leakage current of the capacitor increases. Problems have arisen that make the device less reliable.

한편, 반도체 메모리 소자의 제조방법중, 커패시터를 먼저 형성한 다음 소자를 형성하게 될 경우에는 고온을 동반한 소자의 제조공정에 의해 커패시터 내부의 유전체막이 결정화되고, 전극과 유전체박막의 계면사이에 산화막이 형성되어 커패시터의 누설전류를 증가시키게 되는 문제가 발생한다.
On the other hand, in the method of manufacturing a semiconductor memory device, when the capacitor is first formed and then the device is formed, the dielectric film inside the capacitor is crystallized by the manufacturing process of the device with high temperature, and an oxide film is formed between the electrode and the interface between the dielectric thin film. This formation causes a problem of increasing the leakage current of the capacitor.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고온에서도 결정화 되지 않는 유전체막과, 유전체막으로 인한 누설을 방지할 수 있는 반도체 소자용 유전체막 및 이의 제조 방법을 제공함을 그 목적으로 한다.
Accordingly, an object of the present invention is to provide a dielectric film that does not crystallize even at high temperatures, a dielectric film for semiconductor devices capable of preventing leakage due to the dielectric film, and a manufacturing method thereof, in order to solve the above problems.

본 발명에 따른 제 1 고유전막 및 제 2 고유전막 및 상기 제 1 고유전막과 상기 제 2 고유전막 사이에 형성된 결정화 방지막을 포함하는 반도체 소자용 유전체막을 제공한다. The present invention provides a dielectric film for a semiconductor device comprising a first high dielectric film, a second high dielectric film, and a crystallization prevention film formed between the first high dielectric film and the second high dielectric film.

이때, 상기 제 1 및 제 2 고유전막으로 Ta2O5막, HfO2막 및 Al2 O3막 중 적어도 어느 하나를 포함하고, 상기 결정화 방지막으로 Si3N4막을 포함하는 것이 바람직하다. 그리고, 상기 제 1 및 제 2 고유전막의 각각과 상기 결경화 방지막이 교번하여 다수번 적층된 것이 효과적이다. In this case, it is preferable that the first and second high dielectric films include at least one of a Ta 2 O 5 film, an HfO 2 film, and an Al 2 O 3 film, and include an Si 3 N 4 film as the anti-crystallization film. In addition, it is effective to stack each of the first and second high dielectric films and the anti-curing film alternately a plurality of times.

또한, 본 발명에 따른 기판 상에 제 1 고유전막을 형성하는 단계와, 상기 제 1 고유전막 상에 결정화 방지막을 형성하는 단계 및 상기 결정화 방지막 상에 제 2 고유전막을 형성하는 단계를 포함하는 반도체 소자용 유전체막 제조 방법을 제공한다. Further, a semiconductor comprising forming a first high dielectric film on a substrate according to the present invention, forming a anti-crystallization film on the first high dielectric film, and forming a second high dielectric film on the anti-crystallization film. Provided is a method for manufacturing a dielectric film for a device.

여기서, 상기 제 1 및 제 2 고유전막으로 Ta2O5막, HfO2막 및 Al 2O3막 중 적어도 어느 하나를 포함하고, 상기 결정화 방지막으로 Si3N4막을 포함하는 것이 바람직하다. 이때, 상기 결정화 방지막의 소스가스로 TDMAS, SiH4 및/또는 DCS를 사용하는 것이 효과적이다. 그리고, 전체 유전체막 두께의 5 내지 45%정도 두께로 적어도 한층 이상의 상기 제 1 및 제 2 고유전막을 형성하고, 10 내지 90% 정도 두께로 적어도 한층 이상의 상기 결정화 방지막을 형성하는 것이 바람직하다. 또한, 상기 제 1 고유전막 형성 전 또는 상기 제 2 고유전막 형성 후에 질화 처리를 실시할 수 있다. The first and second high dielectric films may include at least one of a Ta 2 O 5 film, an HfO 2 film, and an Al 2 O 3 film, and the Si 3 N 4 film may be included as the anti-crystallization film. At this time, it is effective to use TDMAS, SiH 4 and / or DCS as the source gas of the anti-crystallization film. In addition, it is preferable to form at least one or more layers of the first and second high dielectric films at a thickness of about 5 to 45% of the total thickness of the dielectric film, and to form at least one layer of at least one anti-crystallization film at a thickness of about 10 to 90%. In addition, the nitriding treatment may be performed before the first high dielectric film is formed or after the second high dielectric film is formed.

또한, 본 발명에 따른 하부전극과, 상기 하부전극 상의 제 1 고유전막과, 상기 제 1 고유전막 상의 결정화 방지막과, 상기 결정화 방지막 상이 제 2 고유전막 및 상기 제 2 고유전막 상의 상부 전극을 포함하는 반도체 소자용 캐패시터를 제공한다. In addition, a lower electrode according to the present invention, a first high dielectric film on the lower electrode, an anti-crystallization film on the first high dielectric film, and the anti-crystallization film on the second high dielectric film and the upper electrode on the second high dielectric film A capacitor for a semiconductor device is provided.

이때, 상기 하부전극과 상기 제 1 고유전막 사이 및 상기 제 2 고유전막과 상기 상부전극 사이에 각각 제 1 및 제 2 질화막을 더 포함할 수 있다. In this case, first and second nitride layers may be further included between the lower electrode and the first high dielectric layer and between the second high dielectric layer and the upper electrode, respectively.                     

여기서, 상기 제 1 및 제 2 고유전막의 각각과 상기 결정화 방지막이 교번하여 다수번 적층될 수 있으며, 상기 상부 및 하부 전극은 도전성 폴리 실리콘막, 이리듐, 루테늄, 이리듐옥사이드, 루테늄 옥사이드, 텅스텐, 백금, 텅스텐질화막, 티타늄질화막 중 어느 하나 또는 2개 이상의 복합물질을 사용하고, 상기 제 1 및 제 2 고유전막으로 Ta2O5, HfO2 및 Al2O3 중 적어도 어느 하나를 사용하고, 상기 결정화 방지막으로 Si3N4을 사용하는 것이 바람직하다. Here, each of the first and second high dielectric films and the anti-crystallization film may be alternately stacked a plurality of times, and the upper and lower electrodes may be a conductive polysilicon film, iridium, ruthenium, iridium oxide, ruthenium oxide, tungsten, platinum , At least one of tungsten nitride film and titanium nitride film or two or more composite materials, and at least one of Ta 2 O 5 , HfO 2 and Al 2 O 3 as the first and second high dielectric films, and the crystallization with the use of Si 3 N 4 film is preferred.

또한, 본 발명에 따른 기판상에 하부전극을 형성하는 단계와, 상기 하부전극 상에 제 1 고유전막을 형성하는 단계와, 상기 제 1 고유전막 상에 결정화 방지막을 형성하는 단계와, 상기 결정화 방지막 상에 제 2 고유전막을 형성하는 단계 및 상기 제 2 고유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자용 캐패시터의 제조 방법을 제공한다. In addition, forming a lower electrode on the substrate according to the present invention, forming a first high dielectric film on the lower electrode, forming a crystallization prevention film on the first high dielectric film, and the anti-crystallization film It provides a method of manufacturing a capacitor for a semiconductor device comprising the step of forming a second high dielectric film on the upper electrode on the second high dielectric film.

여기서, 상기 하부전극과 상기 제 2 고유전막의 표면을 질화처리하는 단계를 더 포함할 수 있고, 상기 질화처리는 NH3을 이용하는 것이 바람직하다.
The method may further include nitriding the surfaces of the lower electrode and the second high dielectric film, wherein the nitriding treatment is preferably NH 3 .

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It will be apparent to those skilled in the art that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, It is provided to let you know. Like numbers refer to like elements in the figures.

도 1은 본 발명에 따른 반도체 소자용 유전체막을 포함하는 커패시터를 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a capacitor including a dielectric film for a semiconductor device according to the present invention.

도 1을 참조하면, 본 발명의 반도체 소자용 커패시터는 하부전극(10)과, 하부전극(10) 상에 결정화 방지막(24)을 포함하는 유전체막(20)과, 상기 유전체막(20) 상에 형성된 상부전극(30)을 포함한다. Referring to FIG. 1, a capacitor for a semiconductor device according to the present invention includes a lower electrode 10, a dielectric film 20 including a crystallization preventing film 24 on the lower electrode 10, and an upper portion of the dielectric film 20. It includes an upper electrode 30 formed on.

상기의 하부 전극(10)과 상부전극(30)은 도전성 물질막을 사용한다. 본 실시예에서는 도전성 폴리 실리콘막, 이리듐, 루테늄, 이리듐옥사이드, 루테늄옥사이드, 텅스텐, 백금, 텅스텐질화막, 티타늄질화막등을 이용하여 형성하는 것이 바람직하다.The lower electrode 10 and the upper electrode 30 use a conductive material film. In this embodiment, it is preferable to form using a conductive polysilicon film, iridium, ruthenium, iridium oxide, ruthenium oxide, tungsten, platinum, tungsten nitride film, titanium nitride film and the like.

상기 유전체막(20)은 제 1 고유전막(22), 결정화 방지막(24) 및 제 2 고유전막(26)이 순차적으로 적층되도록 형성한다. 제 1 및 제 2 고유전막(22 및 24)으로는 유전상수가 5 이상의 물질막을 사용하되, Ta2O5, HfO2 및 Al2 O3 중 적어도 어느 하나를 사용하는 것이 바람직하다. 결정화 방지막(24)은 고온(700℃이상)에서 제 1 및 제 2 고유전막(22 및 26)이 결정화되는 현상을 방지할 수 있는 막을 지칭한다. 이때, 결정화 방지막(24)으로 제 1 및 제 2 고유전막(22 및 26)과 유사한 유전상수(K≥5)를 갖는 물질막을 사용하는 것이 바람직하다. The dielectric film 20 is formed such that the first high dielectric film 22, the anti-crystallization film 24, and the second high dielectric film 26 are sequentially stacked. A dielectric constant of 5 or more is used as the first and second high dielectric films 22 and 24, but at least one of Ta 2 O 5 , HfO 2, and Al 2 O 3 is preferably used. The anti-crystallization film 24 refers to a film capable of preventing the first and second high dielectric films 22 and 26 from crystallizing at a high temperature (above 700 ° C). In this case, it is preferable to use a material film having a dielectric constant K ≧ 5 similar to the first and second high dielectric films 22 and 26 as the anti-crystallization film 24.

결정화는 일반적 씨드(seed)주변에 원료물질(Source Material)이 많을수록 쉽게 일어난다. 즉, 본 발명과 같은 유전체막의 경우, 두께가 두꺼워질수록 결정화 는 용이해지고, 반대로 두께가 얇아지게 되면 씨드주변으로 결정화를 위한 소오스의 유입이 상대적으로 줄어들기 때문에 결정화 에너지가 높아진다. 즉, 결정화의 온도는 증가하고 속도는 낮아지게 된다. Crystallization occurs more easily with more source material around the seed. That is, in the case of the dielectric film of the present invention, as the thickness becomes thicker, crystallization becomes easier, and as the thickness becomes thinner, the crystallization energy increases because the inflow of the source for crystallization around the seed is relatively reduced. In other words, the temperature of the crystallization increases and the speed decreases.

본 실시예에서는 제 1 및 제 2 고유전막(22 및 26)으로 Al2O3막을 사용하고, 결정화 방지막(24)으로 Si3N4막을 사용한다. 즉, 전체 유전체막(20) 두께의 5 내지 45%정도 두께의 제 1 및 제 2 고유전막(22 및 26)을 형성하고, 10 내지 90% 정도 두께의 결정화 방지막(24)을 형성하는 것이 바람직하다. In this embodiment, an Al 2 O 3 film is used as the first and second high dielectric films 22 and 26, and a Si 3 N 4 film is used as the anti-crystallization film 24. That is, it is preferable to form the first and second high dielectric films 22 and 26 having a thickness of about 5 to 45% of the thickness of the entire dielectric film 20, and to form the anti-crystallization film 24 having a thickness of about 10 to 90%. Do.

이는, 제 1 고유전막(22)과 제 2 고유전막(26) 사이에 결정화 방지막(24)이 형성된 형태의 막들을 복수로 적층할 수 있다. 이것은 유전체막의 두께(유전체막을 구성하는 고유전막의 두께)가 얇아질수록 결정화가 어렵기 때문에 더욱 결정화 가능온도가 높아지게 된다. This may stack a plurality of films in a form in which the anti-crystallization film 24 is formed between the first high dielectric film 22 and the second high dielectric film 26. This is because the smaller the thickness of the dielectric film (the thickness of the high dielectric film constituting the dielectric film) is, the more difficult the crystallization temperature is, and the higher the crystallable temperature becomes.

또한 도전성 폴리 실리콘막, 이리듐, 루테늄, 이리듐옥사이드, 로테늄옥사이드, 텅스텐, 백금, 텅스텐질화막, 티타늄질화막 등으로 구성되는 상부 및 하부전극(10, 30)과 제 1 및 제 2 고유전막(22, 26)사이의 계면 특성을 개선하기 위하여 하부전극(10) 또는 제 2 고유전막(26)상에 Si3N4막을 증착하거나, 하부전극(10) 또는 제 2 고유전막(26)의 표면에 대해 질화처리(nitrization)를 실시할 수 있다. In addition, the upper and lower electrodes 10 and 30 and the first and second high dielectric films 22, which are composed of a conductive polysilicon film, iridium, ruthenium, iridium oxide, rhothenium oxide, tungsten, platinum, tungsten nitride film and titanium nitride film, etc. In order to improve the interfacial properties therebetween, a Si 3 N 4 film is deposited on the lower electrode 10 or the second high dielectric film 26, or the surface of the lower electrode 10 or the second high dielectric film 26 is deposited. Nitriding can be carried out.

하부전극(10)과 제 1 고유전막(22) 및 상부전극(30)과 제 2 고유전막(26)의 계면에서 Ta2O5, HfO2 및 Al2O3 등으로 형성되어 있는 제 1 및 제 2 고유전막(22, 26)에 포함 되어 있는 산소가 제 2 고유전막(26) 및 상부전극(30)의 증착공정시 또 는 그 후의 열처리 공정에 의해 상부 및 하부전극(10, 20)으로 이동하여 제 1 및 제 2 고유전막(22, 26)의 화학양론(stoichiometry)의 균형이 깨지면서 열화되어 유전막의 특성이 저하되는 문제점이 있어, 질화막 형성 또는 질화처리에 의해 이를 방지하기 위한 것이다.First and second electrodes formed of Ta 2 O 5 , HfO 2 , Al 2 O 3 , and the like at the interface between the lower electrode 10, the first high dielectric film 22, and the upper electrode 30, and the second high dielectric film 26. Oxygen contained in the second high dielectric films 22 and 26 is transferred to the upper and lower electrodes 10 and 20 by the deposition process of the second high dielectric film 26 and the upper electrode 30 or a subsequent heat treatment process. There is a problem in that the balance of stoichiometry of the first and second high-k dielectric layers 22 and 26 is deteriorated and the characteristics of the dielectric film are deteriorated, thereby preventing it by forming a nitride film or nitriding treatment.

또한 상기의 적층구조에 한정되지 않고, 다수의 고유전막과 결정화 방지막이 사용될 수 있다. 즉, 제 1 고유전막, 제 1 결정화 방지막, 제 2 고유전막, 제 2 결정화 방지막 및 제 3 고유전막을 순차적으로 형성하여 유전체막을 형성할 수 있다. 물론, 고유전막과, 결정화 방지막의 적층되는 순서 또한 한정되지 않고, 고유전막으로 사용되는 Al2O3막의 결정화를 방지할 수 있는 모든 적층 형태가 가능하다. In addition, the present invention is not limited to the above stacked structure, and a plurality of high dielectric films and anti-crystallization films may be used. That is, the dielectric film may be formed by sequentially forming the first high dielectric film, the first crystallization prevention film, the second high dielectric film, the second crystallization prevention film, and the third high dielectric film. Of course, the stacking order of the high dielectric film and the anti-crystallization film is not limited, and any lamination form capable of preventing the crystallization of the Al 2 O 3 film used as the high dielectric film is possible.

또한, 본 발명에서는 고유전막으로 사용되는 Al2O3막의 결정화를 방지하기 위하여 Al2O3막을 증착할 경우 100Å 이하의 두께로 형성하는 것이 바람직하다. 즉, 얇은 두께의 Al2O3막을 형성하여 850℃이상의 고온에서도 Al2O3 막이 결정화되는 현상을 방지하고, 여기에 별도의 결정화 방지막을 더 형성하여 반도체 소자 제조 공정시 가해지는 고온에서 유전체막이 결정화되는 현상을 방지할 수 있다. In addition, in the present invention, in order to prevent the crystallization of the Al 2 O 3 film used as the high dielectric film, when the Al 2 O 3 film is deposited, it is preferably formed to a thickness of 100 kPa or less. That is, a thin film of Al 2 O 3 is formed to prevent the Al 2 O 3 film from crystallizing even at a high temperature of 850 ° C. or higher, and an additional anti-crystallization film is further formed thereon to prevent the dielectric film from being applied at a high temperature during the semiconductor device manufacturing process. The phenomenon of crystallization can be prevented.

도 2a 내지 도 2b는 본 발명에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다. 2A to 2B are cross-sectional views illustrating a method of manufacturing a capacitor according to the present invention.

도 2a를 참조하면, 반도체 기판(100)상에 소정의 트렌치(110)를 형성한 다음, 그 단차를 따라 하부전극(10)을 형성한다. Referring to FIG. 2A, a predetermined trench 110 is formed on the semiconductor substrate 100, and then a lower electrode 10 is formed along the step.

상기에서 트렌치(110)는 반도체 기판(100)상에 소정의 감광막 마스크(미도 시)를 형성한 다음, 이를 식각마스크로 하는 식각공정을 통해 반도체 기판(100)의 일부를 제거하여 형성된다. 이러한 트렌치(110)의 폭과 깊이는 형성되는 커패시터의 용량에 따라 매우 다양하므로 본 실시예에서는 한정하지 않는다. 하지만, 트렌치(110)에 소정의 슬로프를 줄 수도 있고, 트렌치(110) 내측벽이 식각손상을 방지하기 위한 측벽 산화를 실시할 수도 있다. The trench 110 is formed by forming a predetermined photoresist mask (not shown) on the semiconductor substrate 100 and then removing a portion of the semiconductor substrate 100 through an etching process using the trench as an etching mask. Since the width and depth of the trench 110 vary greatly depending on the capacitance of the capacitor to be formed, the present embodiment is not limited thereto. However, the trench 110 may be provided with a predetermined slope, and the inner wall of the trench 110 may perform sidewall oxidation to prevent etch damage.

트렌치(110) 형성후, 트렌치(110) 내부 및/또는 트렌치(110) 상부영역에 하부 전극(10) 패턴을 형성한다. 이를 위해 전체 구조상에 도전성 물질막을 증착하고, 이를 식각하여 패터닝할 수도 있고, 소정의 패턴막(미도시)을 형성한 다음, 패턴막에 의해 노출된 영역에 도전성 물질막을 증착하여 하부 전극(10) 패턴을 형성할 수도 있다. After the trench 110 is formed, the lower electrode 10 pattern is formed in the trench 110 and / or in the upper region of the trench 110. To this end, a conductive material film may be deposited on the entire structure, etched and patterned, a predetermined pattern film (not shown) is formed, and then a conductive material film is deposited on a region exposed by the pattern film to form the lower electrode 10. You may form a pattern.

도 2b를 참조하면, 상기 하부 전극(10) 상에 유전체막(20)과 상부전극(30)을 순차적으로 형성하여 커패시터를 제조한다. Referring to FIG. 2B, a capacitor is manufactured by sequentially forming the dielectric film 20 and the upper electrode 30 on the lower electrode 10.

유전체막(20)은 제 1 고유전막(22), 결정화 방지막(24) 및 제 2 고유전막(26)을 포함하여 이루어진다. 따라서, 상기 하부 전극(10) 상에 제 1 고유전막(22), 결정화 방지막(24) 및 제 2 고유전막(26)을 순차적으로 형성한다. The dielectric film 20 includes a first high dielectric film 22, a crystallization prevention film 24, and a second high dielectric film 26. Therefore, the first high dielectric film 22, the crystallization prevention film 24, and the second high dielectric film 26 are sequentially formed on the lower electrode 10.

본 실시예에서는 제 1 고유전막(22) 형성전에 소정이 세정공정을 실시하여 하부 전극(10) 상부에 형성된 자연산화막과 같은 불순물을 제거하는 것이 바람직하다. 또한, 하부 전극(10) 표면을 질화처리하여 하부 전극(10) 표면이 산화되는 현상과, 전극 표면의 누설을 미연에 방지할 수도 있다. 물론 앞서 설명한 유전체막(20)은 제 1 고유전막, 제 1 결정화 방지막, 제 2 고유전막, 제 3 고유전막, 제 2 결정화 방지막 및 제 4 고유전막이 순차적으로 적층된 것과 같이 다양한 적층 형태로의 제조가 가능하다. 즉, 제 1 고유전막, 결정화 방지막 및 제 2 고유전막을 포함하는 유전체막이 다층 층착된 구조가 가능하다. In this embodiment, it is preferable to remove impurities such as a natural oxide film formed on the lower electrode 10 by performing a predetermined cleaning process before forming the first high dielectric film 22. In addition, the surface of the lower electrode 10 may be nitrided to prevent oxidation of the surface of the lower electrode 10 and leakage of the surface of the electrode. Of course, the dielectric film 20 described above may be formed in various stacking forms such as a first high dielectric film, a first anti-crystallization film, a second high dielectric film, a third high dielectric film, a second anti-crystallization film, and a fourth high dielectric film. Manufacturing is possible. That is, a structure in which a dielectric film including a first high dielectric film, a crystallization prevention film, and a second high dielectric film is laminated in multiple layers is possible.

본 실시예에서 고유전막(22 및 26)으로는 Al2O3막을 사용한다. 이때, Al2 O3막이 850℃정도의 온도에서 결정화되지 않도록 매우 얇게 형성한다. 이때, ALD공정을 적용하여 Al2O3막을 극히 작은 두께로 형성할 수 있다. 물론 통상의 CVD공정을 적용할 수도 있다.In this embodiment, Al 2 O 3 films are used as the high dielectric films 22 and 26. At this time, the Al 2 O 3 film is formed very thin so as not to crystallize at a temperature of about 850 ℃. At this time, the Al 2 O 3 film can be formed to an extremely small thickness by applying the ALD process. Of course, conventional CVD processes can also be applied.

결정화 방지막(24)으로 Si3N4막를 사용하되, Si3N4막을 형성하기 위한 실리콘 소스로는 TDMAS(Tris (dimethylamino)silane):[(CH3)2N]3SiH), SiH 4 및/또는 DCS(dichlorosilane: SiH2Cl2)를 사용한다. 즉, TDMAS와 NH3를 이용하여 결정화 방지막(24)을 형성할 수 있다. 이때, TDMA를 챔버에 공급하고, NH3를 리모트 플라즈마(Remote Plasma)형태로 공급하여 결정화 방지막(24)을 형성한다. 또는 TDMAS, H2 및 N2를 이용하여 결정화 방지막(24)을 형성할 수 있다. 이때, H2 플라즈마를 챔버 내부에 유지한 상태에서 챔버에 TDMAS를 공급하고, N2를 리모트 플라즈마 형태로 공급하여 결정화 방지막(24)을 형성한다. 여기서, H2 플라즈마는 항상 공급한 상태에서 N2 플라즈마를 필요에 따라 공급한다.But using Si 3 N 4 makreul the crystallization preventing film (24), Si 3 N as the silicon source to form four films are TDMAS (Tris (dimethylamino) silane) : [(CH 3) 2 N] 3 SiH), SiH 4 , and And / or DCS (dichlorosilane: SiH 2 Cl 2 ) is used. That is, by using TDMAS, and NH 3 to form a crystallization preventing film (24). At this time, TDMA is supplied to the chamber, and NH 3 is supplied in the form of a remote plasma to form a crystallization prevention film 24. Alternatively, the crystallization prevention film 24 can be formed using TDMAS, H 2 and N 2 . At this time, TDMAS is supplied to the chamber while H 2 plasma is maintained inside the chamber, and N 2 is supplied in the form of a remote plasma to form the anti-crystallization film 24. Here, H 2 plasma can be supplied as required for N 2 plasma at a state always supplied.

물론 본 발명은 상술한 예시들에 한정되지 않고, 다양한 소스 가스가 제공될 수도 있고, 증착되는 막의 특성에 따라 다양한 공정조건의 변화가 이루어질 수 있다. Of course, the present invention is not limited to the above examples, various source gases may be provided, and various process conditions may be changed according to the characteristics of the film to be deposited.

유전체막(20) 상부에 상부 전극(30)을 형성한다. 이때, 상부 전극(30) 형성전에 유전체막(20) 상부를 질화처리 한다. 이러한 질화 처리는 통상의 반도체 메모리 소자 제조 공정시 사용하는 질화 처리 공정을 지칭하는 것으로 본 실시예에서는 제 2 고유전막(26)이 형성된 챔버 내부에 소정의 질소소스 가스를 주입하여 제 2 고유전막(26)의 표면에 얇은 두께의 질화막(미도시)을 형성하여 질화 처리를 실시한다. An upper electrode 30 is formed on the dielectric film 20. At this time, the upper portion of the dielectric film 20 is nitrided before the upper electrode 30 is formed. The nitriding treatment refers to a nitriding treatment process used in a conventional semiconductor memory device manufacturing process. In this embodiment, a predetermined nitrogen source gas is injected into a chamber in which the second high dielectric film 26 is formed to form a second high dielectric film ( A nitride film (not shown) having a thin thickness is formed on the surface of the substrate 26 to perform nitriding treatment.

상기의 상부 전극(30)으로 도전성의 물질막을 이용하여 형성하고, 앞서 하부 전극(10)형성 공정시 설명하였듯이 별도의 마스크 패턴을 이용하여 유전체막(20) 상부에만 형성할 수 있고, 전체 구조상에 도전성 물질막을 증착한 다음, 식각공정을 통한 패터닝을 통해 형성할 수도 있다. 물론, 전체구조상에 유전체막(20)을 증착하고, 그 상부에 상부전극(30)용 도전성 물질막을 형성한 다음, 도전성 물질막과 유전체막(20)을 식각하여 커패시터를 형성할 수도 있다. 또한, 하부 전극(10)용 도전성 물질막, 유전체막(20) 및 상부전극(30)용 도전성 물질막을 순차적으로 형성한 다음, 상부전극(30)용 도전성 물질막, 유전체막(20) 및 하부 전극(10)용 도전성 물질막을 순차적으로 식각하여 커패시터를 형성할 수도 있다. The upper electrode 30 may be formed using a conductive material film, and may be formed only on the dielectric film 20 using a separate mask pattern as described above in the formation of the lower electrode 10. The conductive material film may be deposited and then formed by patterning through an etching process. Of course, the dielectric film 20 may be deposited on the entire structure, a conductive material film for the upper electrode 30 may be formed thereon, and the conductive material film and the dielectric film 20 may be etched to form a capacitor. Further, the conductive material film for the lower electrode 10, the dielectric film 20 and the conductive material film for the upper electrode 30 are sequentially formed, and then the conductive material film for the upper electrode 30, the dielectric film 20 and the lower The conductive material film for the electrode 10 may be sequentially etched to form a capacitor.

이후, 트렌치형 커패시터가 형성된 기판 상에 트랜지스터 형성공정을 실시하여 반도체 메모리 소자용 트랜지스터를 형성한다. 트랜지스터 형성공정시 게이트 산화막의 형성공정과 같이 약 750℃ 이상의 고온에서 실시하는 공정으로 인해 종래 에는 트렌지스터에 매립되어 있던 커패시터 유전체막에 결정화가 발생하여 커패시터의 누설은 물론 소자의 성능을 저하 시키는 문제점이 있었지만, 본 발명에서는 유전체막 자체적으로 얇은 고유전막을 사용하고, 고유전막 사이에 결정화 방지막을 둠으로인해 유전체막이 결정화되는 현상을 방지할 수 있다. Thereafter, a transistor forming process is performed on the substrate on which the trench capacitor is formed to form a transistor for a semiconductor memory device. Due to the process performed at a high temperature of about 750 ° C. or more, such as the formation of a gate oxide film in a transistor forming process, crystallization occurs in a capacitor dielectric film that is conventionally embedded in a transistor, thereby degrading capacitor leakage and degrading device performance. However, in the present invention, a thin high dielectric film is used for the dielectric film itself, and the phenomenon that the dielectric film is crystallized can be prevented by providing a crystallization prevention film between the high dielectric films.

그리고, 트랜치형 커패시터의 상부전극과 하부 전극 각각에 접속하기 위한 별도의 도전성 배선을 더 포함할 수 있다. 도전성 배선은 트랜지스터의 드레인 단자 또는 외부의 배선단자에 접속된다. In addition, a separate conductive line may be further included to connect to each of the upper electrode and the lower electrode of the trench capacitor. The conductive wiring is connected to the drain terminal of the transistor or an external wiring terminal.

물론 이에 한정되지 않고, 게이트 산화막, 게이트 전극, 소스 및 드레인을 포함하는 트랜지스터를 형성한 다음, 전체 구조상에 절연막을 형성하고, 트랜지스터의 일측 영역의 절연막과 절연막 하부의 반도체 기판의 일부를 식각하여 트렌치를 형성한 다음, 앞서 설명한 바와 같이 하부 전극, 유전체막 및 상부전극을 형성하여 트랜지스터를 제조할 수도 있다. 또한, 이러한 트렌치형 커패시터에 한정되지 않고, 트랜지스터 상부에 형성되는 컨케이브형 또는 실리더형 커패시터에도 적용가능하다. 또한, 본 발명의 유전체막은 반도체 소자에서 사용하는 모든 형태의 커패시터뿐만 아니라 유전체 성질을 갖는 물질막(터널링 효과를 이용하는 곳)에 적용이 가능하다. 예들 들어 플래시 소자에서 플로팅 게이트와 컨트롤 게이트 사이의 유전체막에 사용이 가능하고, 다양한 형태의 소자가 하나의 칩 내에 형성되는 시스템 소자에서의 게이트 산화막으로도 사용이 가능하다.
Of course, the present invention is not limited thereto, and a transistor including a gate oxide film, a gate electrode, a source, and a drain is formed, and then an insulating film is formed over the entire structure, and the trench is formed by etching the insulating film in one region of the transistor and a portion of the semiconductor substrate under the insulating film. Next, as described above, a transistor may be manufactured by forming a lower electrode, a dielectric film, and an upper electrode. In addition, the present invention is not limited to such a trench capacitor, but is applicable to a concave or cylinder capacitor formed on the transistor. In addition, the dielectric film of the present invention can be applied not only to all types of capacitors used in semiconductor devices, but also to material films having dielectric properties (where tunneling effects are used). For example, it can be used as a dielectric film between a floating gate and a control gate in a flash device, and can also be used as a gate oxide film in a system device in which various types of devices are formed in one chip.

상술한 바와 같이, 본 발명은 유전체막 내에 유전체막의 결정화를 방지하는 결정화 방지막을 통해 고온에서 결정화가 이루어지지 않는 반도체 소자용 유전체막을 제공할 수 있고, 이러한 유전체막을 통해 커패시터의 누설현상을 방지할 수 있어 반도체 메모리 소자의 열화를 방지할 수 있다.
As described above, the present invention can provide a dielectric film for a semiconductor device that does not crystallize at a high temperature through a crystallization prevention film that prevents the crystallization of the dielectric film in the dielectric film, it is possible to prevent the leakage phenomenon of the capacitor through the dielectric film Therefore, deterioration of the semiconductor memory device can be prevented.

Claims (29)

기판 내에 형성된 트렌치;Trenches formed in the substrate; 상기 트렌치에 형성된 제 1 고유전막;A first high dielectric film formed in the trench; 상기 제 1 고유전막 상에 유전체 물질로 형성된 결정화 방지막; 및A crystallization prevention film formed of a dielectric material on the first high dielectric film; And 상기 결정화 방지막 상에 형성된 제 2 고유전막을 포함하는 반도체 소자.And a second high dielectric film formed on the anti-crystallization film. 제 1 항에 있어서, The method of claim 1, 상기 제 1 및 제 2 고유전막은 탄탈륨 산화막, 하프늄 산화막 및 알루미늄 산화막으로 구성된 그룹에서 선택된 적어도 어느 하나의 산화막을 포함하는 반도체 소자.The first and second high dielectric films may include at least one oxide film selected from the group consisting of a tantalum oxide film, a hafnium oxide film, and an aluminum oxide film. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 결정화 방지막은 실리콘 질화막을 포함하는 반도체 소자.The crystallization preventing film comprises a silicon nitride film. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 제 1 및 제 2 고유전막의 각각과 상기 결정화 방지막이 교번하여 다수번 적층된 반도체 소자.A semiconductor device in which each of the first and second high dielectric films and the anti-crystallization film are alternately stacked a plurality of times. 공정 챔버 내부에 기판을 배치시키는 단계;Placing the substrate inside the process chamber; 상기 기판 상에 제 1 고유전막을 형성하는 단계;Forming a first high dielectric film on the substrate; 상기 제 1 고유전막 상에 유전체 물질로 결정화 방지막을 형성하는 단계; 및Forming a crystallization prevention film of a dielectric material on the first high dielectric film; And 상기 결정화 방지막 상에 제 2 고유전막을 형성하는 단계를 포함하고,Forming a second high dielectric film on the anti-crystallization film; 상기 결정화 방지막은 SiHx(x=1, 2, 3,4)를 포함하는 화합물, 수소 및 질소를 이용하는 제 1 방법 또는 상기 화합물 및 암모니아를 이용하는 제 2 방법으로 형성되고,The anti-crystallization film is formed by a compound containing SiHx (x = 1, 2, 3,4), a first method using hydrogen and nitrogen or a second method using the compound and ammonia, 상기 수소, 질소 및 암모니아는 플라즈마를 이용하는 반도체 소자의 제조 방법.The hydrogen, nitrogen and ammonia is a plasma device manufacturing method using a plasma. 제 5 항에 있어서, The method of claim 5, 상기 제 1 및 제 2 고유전막은 탄탈륨 산화막, 하프늄 산화막 및 알루미늄 산화막으로 구성된 그룹에서 선택된 적어도 하나의 산화막을 포함하는 반도체 소자의 제조 방법.And the first and second high dielectric films include at least one oxide film selected from the group consisting of a tantalum oxide film, a hafnium oxide film, and an aluminum oxide film. 삭제delete 제 5 항 또는 제 6 항에 있어서, The method according to claim 5 or 6, 상기 제 1 고유전막, 결정화 방지막 및 상기 제 2 고유전막으로 구성된 전체 유전체막 두께의 5 내지 45% 두께로 적어도 한층 이상의 상기 제 1 및 제 2 고유전막을 형성하고, 10 내지 90% 두께로 적어도 한층 이상의 상기 결정화 방지막을 형성하는 반도체 소자의 제조 방법.Forming at least one or more layers of the first and second high dielectric layers having a thickness of 5 to 45% of the total thickness of the dielectric layer composed of the first high dielectric film, the anti-crystallization film and the second high dielectric film, and at least one layer having a thickness of 10 to 90%. The manufacturing method of the semiconductor element which forms the said crystallization prevention film | membrane above. 제 5 항 또는 제 6 항에 있어서, The method according to claim 5 or 6, 상기 제 1 고유전막 형성 전 또는 상기 제 2 고유전막 형성 후에 질화 처리를 실시하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device, wherein the nitriding treatment is performed before the first high dielectric film is formed or after the second high dielectric film is formed. 기판 내에 형성된 트렌치;Trenches formed in the substrate; 상기 트렌치에 형성된 하부전극;A lower electrode formed in the trench; 상기 하부전극 상에 형성된 제 1 고유전막;A first high dielectric film formed on the lower electrode; 상기 제 1 고유전막 상에 유전체 물질로 형성된 결정화 방지막;A crystallization prevention film formed of a dielectric material on the first high dielectric film; 상기 결정화 방지막 상에 형성된 제 2 고유전막; 및A second high dielectric film formed on the anti-crystallization film; And 상기 제 2 고유전막 상에 형성된 상부전극을 포함하는 반도체 소자.A semiconductor device comprising an upper electrode formed on the second high dielectric film. 제 10 항에 있어서, 11. The method of claim 10, 상기 하부전극과 상기 제 1 고유전막 사이에 형성된 제 1 질화막 및 상기 제 2 고유전막과 상기 상부전극 사이에 형성된 제 2 질화막을 더 포함하는 반도체 소자.And a second nitride film formed between the lower electrode and the first high dielectric film, and a second nitride film formed between the second high dielectric film and the upper electrode. 제 10 항 또는 제 11 항에 있어서, The method of claim 10 or 11, 상기 제 1 및 제 2 고유전막의 각각과 상기 결정화 방지막이 교번하여 다수번 적층된 반도체 소자.A semiconductor device in which each of the first and second high dielectric films and the anti-crystallization film are alternately stacked a plurality of times. 제 10 항 또는 제 11 항에 있어서, The method of claim 10 or 11, 상기 상부전극 및 하부전극은 도전성 폴리실리콘, 이리듐, 루테늄, 이리듐 옥사이드, 루테늄 옥사이드, 텅스텐, 백금, 텅스텐 질화물 및 티타늄 질화물로 구성된 그룹에서 선택된 적어도 하나의 물질로 형성된 박막을 포함하는 반도체 소자.The upper electrode and the lower electrode include a thin film formed of at least one material selected from the group consisting of conductive polysilicon, iridium, ruthenium, iridium oxide, ruthenium oxide, tungsten, platinum, tungsten nitride and titanium nitride. 삭제delete 삭제delete 삭제delete 공정 챔버 내부에 기판을 배치시키는 단계;Placing the substrate inside the process chamber; 상기 기판 내에 트렌치를 형성하는 단계;Forming a trench in the substrate; 상기 트렌치에 제 1 고유전막을 형성하는 단계;Forming a first high dielectric layer in the trench; 상기 제 1 고유전막 상에 결정화 방지막을 형성하는 단계; 및Forming a crystallization prevention film on the first high dielectric film; And 상기 결정화 방지막 상에 제 2 고유전막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a second high dielectric film on the anti-crystallization film. 공정 챔버 내부에 기판을 배치시키는 단계;Placing the substrate inside the process chamber; 상기 기판 내에 트렌치를 형성하는 단계;Forming a trench in the substrate; 상기 트렌치에 하부전극을 형성하는 단계;Forming a lower electrode in the trench; 상기 하부전극 상에 제 1 고유전막을 형성하는 단계;Forming a first high dielectric film on the lower electrode; 상기 제 1 고유전막 상에 결정화 방지막을 형성하는 단계;Forming a crystallization prevention film on the first high dielectric film; 상기 결정화 방지막 상에 제 2 고유전막을 형성하는 단계; 및Forming a second high dielectric film on the anti-crystallization film; And 상기 제 2 고유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming an upper electrode on the second high dielectric film. 제 5 항에 있어서,The method of claim 5, 상기 기판 및 제 1 고유전막 사이에 하부전극을 형성하는 단계와,Forming a lower electrode between the substrate and the first high dielectric film; 상기 제 2 고유전막 상에 상부전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming an upper electrode on the second high dielectric film. 제 17 항 또는 제 18 항에 있어서,The method of claim 17 or 18, 상기 결정화 방지막은 SiHx(x=1, 2, 3,4)를 포함하는 화합물, 수소 및 질소를 이용하는 제 1 방법 또는 상기 화합물 및 암모니아를 이용하는 제 2 방법으로 형성되고,The anti-crystallization film is formed by a compound containing SiHx (x = 1, 2, 3,4), a first method using hydrogen and nitrogen or a second method using the compound and ammonia, 상기 수소, 질소 및 암모니아는 플라즈마를 이용하는 반도체 소자의 제조 방법.The hydrogen, nitrogen and ammonia is a plasma device manufacturing method using a plasma. 제 20 항에 있어서,The method of claim 20, 상기 제 1 방법은,The first method, 상기 챔버 내부에 수소 플라즈마가 유지된 상태에서 상기 화합물을 공급하는 단계와,Supplying the compound while the hydrogen plasma is maintained in the chamber; 리모트 플라즈마를 이용하여 상기 질소를 상기 챔버 내부에 공급하는 단계를 포함하는 반도체 소자의 제조 방법.Supplying the nitrogen into the chamber using a remote plasma. 제 20 항에 있어서,The method of claim 20, 상기 제 2 방법은,The second method is 상기 화합물을 상기 챔버 내부에 공급하는 단계와,Supplying the compound inside the chamber; 리모트 플라즈마를 이용하여 상기 암모니아를 상기 챔버 내부에 공급하는 단계를 포함하는 반도체 소자의 제조 방법.Supplying the ammonia into the chamber using a remote plasma. 제 19 항에 있어서,The method of claim 19, 상기 하부전극과 상기 제 2 고유전막의 표면을 질화 처리하는 단계를 더 포함하는 반도체 소자의 제조 방법.And nitriding the surfaces of the lower electrode and the second high dielectric film. 제 23 항에 있어서,The method of claim 23, wherein 상기 질화 처리는 암모니아를 이용하는 반도체 소자의 제조 방법.The nitriding treatment uses ammonia. 제 5 항에 있어서,The method of claim 5, 상기 제 1 방법은,The first method, 상기 챔버 내부에 수소 플라즈마가 유지된 상태에서 상기 화합물을 공급하는 단계와,Supplying the compound while the hydrogen plasma is maintained in the chamber; 리모트 플라즈마를 이용하여 상기 질소를 상기 챔버 내부에 공급하는 단계를 포함하는 반도체 소자의 제조 방법.And supplying the nitrogen into the chamber by using a remote plasma. 제 5 항에 있어서,The method of claim 5, 상기 제 2 방법은,The second method is 상기 화합물을 상기 챔버 내부에 공급하는 단계와,Supplying the compound inside the chamber; 리모트 플라즈마를 이용하여 상기 암모니아를 상기 챔버 내부에 공급하는 단계를 포함하는 반도체 소자의 제조 방법.Supplying the ammonia into the chamber using a remote plasma. 제 10 항 또는 제 11 항에 있어서,The method of claim 10 or 11, 상기 제 1 및 제 2 고유전막은 탄탈륨 산화막, 하프늄 산화막 및 알루미늄 산화막으로 구성된 그룹에서 선택된 적어도 하나의 산화막을 포함하는 반도체 소자.The first and second high dielectric films may include at least one oxide film selected from the group consisting of a tantalum oxide film, a hafnium oxide film, and an aluminum oxide film. 제 10 항 또는 제 11 항에 있어서,The method of claim 10 or 11, 상기 결정화 방지막은 실리콘 질화막을 포함하는 반도체 소자.The crystallization preventing film comprises a silicon nitride film. 제 10 항 또는 제 11 항에 있어서,The method of claim 10 or 11, 상기 제 1 및 제 2 고유전막의 두께는 상기 제 1 고유전막, 결정화 방지막 및 상기 제 2 고유전막으로 구성된 전체 유전체막 두께의 5 내지 45%이고, 상기 결정화 방지막의 두께는 상기 전체 유전체막 두께의 10 내지 90%인 반도체 소자.The thickness of the first and second high dielectric films is 5 to 45% of the thickness of the entire dielectric film including the first high dielectric film, the anti-crystallization film, and the second high dielectric film, and the thickness of the anti-crystallization film is equal to the total dielectric film thickness. 10 to 90% semiconductor device.
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