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KR101102973B1 - Phase locked loop - Google Patents

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KR101102973B1
KR101102973B1 KR1020040115952A KR20040115952A KR101102973B1 KR 101102973 B1 KR101102973 B1 KR 101102973B1 KR 1020040115952 A KR1020040115952 A KR 1020040115952A KR 20040115952 A KR20040115952 A KR 20040115952A KR 101102973 B1 KR101102973 B1 KR 101102973B1
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Abstract

본 발명은 외부에서 발생하는 잡음 등 의 영향을 최소화하여 안정된 출력신호를 공급할 수 있는 위상 고정 루프 시스템을 제공하기 위한 것으로, 이를 위한 본 발명으로 입력신호와 피드백 출력신호의 위상차를 감지하기 위한 위상 감지수단; 상기 위상 감지수단의 출력신호에 따라 저대역 통과 필터의 커패시터를 충/방전 하기 위한 차지 펌핑수단; 상기 차지 펌핑수단의 출력 신호의 고주파 성분을 제거하기 위한 상기 저대역통과 필터; 상기 저대역 통과 필터의 출력전압를 제1 및 제2 바이어스전압으로 출력하기 위한 바이어스전압 생성수단; 출력신호를 상기 제1 및 제2 바이어스전압에 비례하는 주파수로 발진시키기 위한 전압 제어 발진기; 및 출력신호를 분주하여 상기 피드백 출력신호로 출력하기 위한 분주수단을 구비하는 위상 고정 루프를 제공한다.

Figure R1020040115952

위상 고정 루프, 노이즈, 스윙 폭, 캐스코드, 래치

The present invention is to provide a phase locked loop system capable of supplying a stable output signal by minimizing the effects of external noise, etc., the present invention for phase detection for detecting the phase difference between the input signal and the feedback output signal Way; Charge pumping means for charging / discharging the capacitor of the low pass filter according to the output signal of the phase sensing means; The low pass filter for removing high frequency components of the output signal of the charge pumping means; Bias voltage generating means for outputting an output voltage of the low pass filter to first and second bias voltages; A voltage controlled oscillator for oscillating an output signal at a frequency proportional to the first and second bias voltages; And a divider means for dividing an output signal and outputting the output signal as the feedback output signal.

Figure R1020040115952

Phase Locked Loops, Noise, Swing Width, Cascode, Latches

Description

위상 고정 루프{PHASOR LOCKED LOOP} Phase Locked Loops {PHASOR LOCKED LOOP}             

도 1은 종래기술에 따른 위상 고정 루프의 회로도.1 is a circuit diagram of a phase locked loop according to the prior art.

도 2는 도 1의 전압 제어 발진기의 내부회로도.2 is an internal circuit diagram of the voltage controlled oscillator of FIG.

도 3은 본 발명의 일 실시예에 따른 위상 고정 루프의 회로도.3 is a circuit diagram of a phase locked loop in accordance with an embodiment of the present invention.

도 4는 도 3의 바이어스 전압 생성부의 내부 회로도.4 is an internal circuit diagram of a bias voltage generator of FIG. 3.

도 5는 도 3의 전압 제어 발진기의 내부 회로도.
5 is an internal circuit diagram of the voltage controlled oscillator of FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

400 : 바이어스 전압 생성부400: bias voltage generator

500 : 전압 제어 발진기
500: voltage controlled oscillator

본 발명은 위상 고정 루프 시스템에 관한 것으로, 특히 잡음에 둔감하며 넓은 스윙폭을 갖는 위상 고정 루프 시스템에 관한 것이다. The present invention relates to a phase locked loop system, and more particularly to a phase locked loop system which is insensitive to noise and has a wide swing width.                         

도 1은 종래 기술에 따른 위상 고정 루프 시스템의 블록 구성도이다.1 is a block diagram of a phase locked loop system according to the prior art.

도 1을 참조하면, 종래기술에 따른 위상 고정 루프 시스템은 입력신호(IN_SIG)와 피드백 출력신호의 위상차를 감지하기 위한 위상 감지부(Phase Frequency Detector, PFD)(10)와, 위상 감지부(10)의 출력신호에 따라 저대역 통과 필터(30)의 커패시터를 충/방전 하기 위한 차지 펌핑부(Charge Pumping, CP)(20)와, 차지 펌핑부(20)의 출력 신호의 고주파 성분을 제거하기 저대역통과 필터(Low Pass Filter, LPF)(30)와, 출력신호(OUT_SIG)를 저대역 통과 필터(30)의 출력전압(VB)에 비례하는 주파수로 발진시키기 위한 전압 제어 발진기(voltage controlled oscillator, VCO)(40)와, 출력신호를 분주하여 피드백 출력신호로 출력하기 위한 분주부를 구비한다.Referring to FIG. 1, a phase locked loop system according to the related art includes a phase frequency detector (PFD) 10 and a phase detector 10 for detecting a phase difference between an input signal IN_SIG and a feedback output signal. Removing the high frequency component of the charge pumping unit (CP) 20 and the output signal of the charge pumping unit 20 for charging / discharging the capacitor of the low pass filter 30 according to the output signal of Voltage controlled oscillator for oscillating the low pass filter (LPF) 30 and the output signal OUT_SIG at a frequency proportional to the output voltage VB of the low pass filter 30. And a divider unit for dividing the output signal and outputting the divided output signal as a feedback output signal.

도 2는 도 1의 전압 제어 발진기(40)의 내부 회로도이다.2 is an internal circuit diagram of the voltage controlled oscillator 40 of FIG.

도 2를 참조하면, 전압 제어 발진기(40)는 저대역 통과 필터(30)의 출력전압(VB)에 응답하여 제1 피드백 신호(VINP)를 입력받기 위한 제1 입력부(42)와, 저대역 통과 필터(30)의 출력전압(VB)에 응답하여 제2 피드백 신호(VINN)를 입력받기 위한 제2 입력부(44)와, 제1 입력부(42)의 출력신호(VOP)에 응답하여 제2 입력부(44)의 바이어스전압의 레벨을 조절하기 위한 제1 바이어스부(46)와, 제2 입력부(44)의 출력신호(VON)에 응답하여 제1 입력부(42)의 바이어스전압의 레벨을 조절하기 위한 제2 바이어스부(48)를 구비한다.Referring to FIG. 2, the voltage controlled oscillator 40 may include a first input unit 42 for receiving a first feedback signal VINP in response to an output voltage VB of the low pass filter 30, and a low band. The second input unit 44 for receiving the second feedback signal VINN in response to the output voltage VB of the pass filter 30 and the second signal in response to the output signal VOP of the first input unit 42. The first bias unit 46 for adjusting the bias voltage level of the input unit 44 and the bias voltage level of the first input unit 42 in response to the output signal VON of the second input unit 44 are adjusted. A second bias portion 48 is provided for the purpose.

참고적으로, 전술한 바와 같은 전압 제어 발진기는 복수개 구비되어, 앞단의 출력신호를 제1 및 제2 피드백 입력신호로 인가받는다. 그리고 마지막단의 전압 제 어발진기의 출력신호를 처음 시작단의 제1 및 제2 피드백 입력신호가 된다.For reference, a plurality of voltage controlled oscillators as described above are provided to receive the output signals of the front end as the first and second feedback input signals. The output signal of the last voltage control oscillator becomes the first and second feedback input signals of the first start stage.

도 1및 도 2를 참조하여 종래기술에 따른 위상고정루프 시스템의 동작을 살펴보면, 전압제어 발진기(40)는 저대역 통과 필터(30)의 출력 전압(VB)에 비례하여 출력 클럭신호(OUT_SIG)의 주파수를 결정하게 된다.Referring to FIGS. 1 and 2, the operation of the phase locked loop system according to the related art will be described. The voltage controlled oscillator 40 may output the output clock signal OUT_SIG in proportion to the output voltage VB of the low pass filter 30. The frequency of is determined.

이를 위해 위상 감지부(10)와 차지 펌핑부(20)는 입력신호(IN_SIG)와 피드백 출력신호의 위상과 주파수를 비교하여, 비교 결과에 따라 전압제어 발진기(40)의 입력 전압을 조절한 후 출력신호(OUT_SIG)의 주파수가 고정되면 전압제어 발진기(40)의 입력전압을 일정하게 유지한다.To this end, the phase sensing unit 10 and the charge pumping unit 20 compare the phase and frequency of the input signal IN_SIG and the feedback output signal, and adjust the input voltage of the voltage controlled oscillator 40 according to the comparison result. When the frequency of the output signal OUT_SIG is fixed, the input voltage of the voltage controlled oscillator 40 is kept constant.

그러나, 칩 외부에서 발생하는 잡음 등으로 인해 입력신호(IN_SIG)에 대해 다시 위상고정이 될 때까지 수 사이클 동안에 출력신호(OUT_SIG)의 위상 및 주파수가 흔들리게 된다.However, due to noise generated outside the chip, the phase and frequency of the output signal OUT_SIG are shaken for several cycles until the phase is fixed again with respect to the input signal IN_SIG.

결국, 종래기술에 따른 위상 고정 루프는 위상고정이 된 이후 잡음 등으로 인한 입력신호(IN_SIG)의 흔들림에 따라 변화되는 출력신호를 출력함으로써 잘못된 출력신호에 의해 칩의 오동작이 유발된다.
As a result, the phase locked loop according to the prior art outputs an output signal that is changed according to the shaking of the input signal IN_SIG due to noise or the like after the phase is locked, thereby causing chip malfunction due to an incorrect output signal.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 외부에서 발생하는 잡음 등 의 영향을 최소화하여 안정된 출력신호를 공급할 수 있는 위상 고정 루프 시스템을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the problems of the prior art as described above, and an object thereof is to provide a phase locked loop system capable of supplying a stable output signal by minimizing the effects of external noise.

상기의 기술적 과제를 달성하기 위한 본 발명의 위상 고정 루프 시스템은 입력신호와 피드백 출력신호의 위상차를 감지하기 위한 위상 감지수단; 상기 위상 감지수단의 출력신호에 따라 저대역 통과 필터의 커패시터를 충/방전 하기 위한 차지 펌핑수단; 상기 차지 펌핑수단의 출력 신호의 고주파 성분을 제거하기 위한 상기 저대역통과 필터; 상기 저대역 통과 필터의 출력전압를 제1 및 제2 바이어스전압으로 출력하기 위한 바이어스전압 생성수단; 출력신호를 상기 제1 및 제2 바이어스전압에 비례하는 주파수로 발진시키기 위한 전압 제어 발진기; 및 출력신호를 분주하여 상기 피드백 출력신호로 출력하기 위한 분주수단을 구비한다.According to an aspect of the present invention, there is provided a phase locked loop system for detecting a phase difference between an input signal and a feedback output signal; Charge pumping means for charging / discharging the capacitor of the low pass filter according to the output signal of the phase sensing means; The low pass filter for removing high frequency components of the output signal of the charge pumping means; Bias voltage generating means for outputting an output voltage of the low pass filter to first and second bias voltages; A voltage controlled oscillator for oscillating an output signal at a frequency proportional to the first and second bias voltages; And dividing means for dividing an output signal to output the feedback output signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 3은 본 발명의 일 실시 예에 따른 위상 고정 루프 시스템의 블록 구성도이다.3 is a block diagram of a phase locked loop system according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시 예에 따른 위상 고정 루프 시스템은 입력신호(IN_SIG)와 피드백 출력신호의 위상차를 감지하기 위한 위상 감지부(100)와, 위상 감지부(100)의 출력신호에 따라 저대역 통과 필터(300)의 커패시터를 충/방전 하기 위한 차지 펌핑부(200)와, 차지 펌핑부(200)의 출력 신호의 고주파 성분을 제거하기 저대역통과 필터(300)와, 저대역 통과 필터(300)의 출력전압(VB)를 제1 및 제2 바이어스전압(VBP, VBN)으로 출력하기 위한 바이어스전압 생성부(400)와, 출력신호(OUT_SIG)를 제1 및 제2 바이어스전압(VBP, VBN)에 비례하는 주파수로 발진시키기 위한 전압 제어 발진기(500)와, 출력신호를 분주하여 피드백 출력신호로 출력하기 위한 분주부(600)를 구비한다.Referring to FIG. 3, the phase locked loop system according to an exemplary embodiment of the present invention provides a phase detector 100 and a phase detector 100 for detecting a phase difference between an input signal IN_SIG and a feedback output signal. A charge pumping unit 200 for charging / discharging a capacitor of the low pass filter 300 according to the signal, a low pass filter 300 for removing high frequency components of an output signal of the charge pumping unit 200, A bias voltage generator 400 for outputting the output voltage VB of the low pass filter 300 as the first and second bias voltages VBP and VBN, and the first and second output signals OUT_SIG. And a voltage controlled oscillator 500 for oscillating at a frequency proportional to the bias voltages VBP and VBN, and a divider 600 for dividing an output signal and outputting it as a feedback output signal.

도 4는 도 3의 바이어스 전압 생성부(400)의 내부 회로도이다.4 is an internal circuit diagram of the bias voltage generator 400 of FIG. 3.

도 4를 참조하면, 바이어스 전압 생성부(400)는 직렬 연결된 다이오드를 통해 인가된 저대역 통과 필터(300)의 출력전압(VB)을 제1 및 제2 바이어스전압(VBP, VBN)으로 출력한다.Referring to FIG. 4, the bias voltage generator 400 outputs the output voltage VB of the low pass filter 300 applied through a series connected diode to the first and second bias voltages VBP and VBN. .

자세히 살펴보면, 바이어스 전압 생성부(400)는 저대역 통과 필터(300)의 출력전압(VB)을 게이트 입력으로 가지며 전원전압 VDD에 자신의 소스단이 접속된 PMOS트랜지스터(PM1)와, PMOS트랜지스터(PM1)의 드레인단에 자신의 드레인단 및 게이트단이 접속되고 전원전압 VSS에 자신의 소스단이 접속된 NMOS트랜지스터(NM1)를 구비한다.In detail, the bias voltage generator 400 may include an output voltage VB of the low pass filter 300 as a gate input, and a PMOS transistor PM1 having a source terminal connected to the power supply voltage VDD, and a PMOS transistor. An NMOS transistor NM1 having a drain terminal and a gate terminal thereof connected to the drain terminal of PM1) and a source terminal thereof connected to the power supply voltage VSS is provided.

도 5는 도 3의 전압제어 발진기(500)의 내부 회로도이다.5 is an internal circuit diagram of the voltage controlled oscillator 500 of FIG. 3.

도 5를 참조하면, 전압 제어 발진기(500)는 캐스코드(Cascode) 형태로 구현되어 제1 및 제2 바이어스전압(VBP, VBN)에 따라 제1 피드백 신호(VINP)를 입력받기 위한 제1 입력부(520)와, 캐스코드 형태로 구현되어 제1 및 제2 바이어스전압(VBP, VBN)에 따라 제2 피드백 신호(VINN)를 입력받기 위한 제2 입력부(540)와, 제1 입력부(520)의 출력신호(VOP)에 응답하여 제2 입력부(540)의 바이어스전압 레벨을 조절하기 위한 제1 바이어스부(560)와, 제2 입력부(540)의 출력신호(VON)에 응 답하여 제1 입력부(520)의 바이어스전압 레벨을 조절하되, 제1 바이어스부(560)와 함께 래치를 이루는 제2 바이어스부(580)를 구비한다.Referring to FIG. 5, the voltage controlled oscillator 500 is implemented in a cascode form to receive a first feedback signal VINP according to the first and second bias voltages VBP and VBN. 520, a second input unit 540 for receiving a second feedback signal VINN according to the first and second bias voltages VBP and VBN, which are implemented in a cascode form, and the first input unit 520. The first bias unit 560 for adjusting the bias voltage level of the second input unit 540 in response to the output signal VOP of the first input unit, and the first input unit in response to the output signal VON of the second input unit 540. A bias voltage level of 520 is adjusted, and a second bias part 580 is latched together with the first bias part 560.

그리고 제1 입력부(520) 및 제2 바이어스부(580)는 제1 피드백 신호(VINP)를 게이트 입력으로 가지며 전원전압 VDD에 자신의 소스단이 접속된 PMOS트랜지스터(PM2)와, 제1 바이어스전압(VBP)을 게이트 입력으로 가지며 PMOS트랜지스터(PM2)의 드레인단에 자신의 소스단이 접속된 PMOS트랜지스터(PM3)와, 제2 바이어스 전압(VBN)을 게이트 입력으로 가지며 PMOS트랜지스터(PM3)의 드레인단에 자신의 드레인단이 접속된 NMOS트랜지스터(NM3)와, 제1 피드백 신호(VINP)를 게이트 입력으로 가지며 NMOS트랜지스터(NM3)의 소스단과 전원전압 VSS 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)와, 제2 입력부(540)의 출력신호(VON)를 게이트 입력으로 가지며 전원전압 VDD와 NMOS트랜지스터(NM3)의 소스단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)와, 제2 입력부(540)의 출력신호(VON)를 게이트 입력으로 가지며 PMOS트랜지스터(PM3)의 소스단과 전원전압 VSS 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)를 구비한다.The first input unit 520 and the second bias unit 580 have a first feedback signal VINP as a gate input, and a PMOS transistor PM2 having its source terminal connected to a power supply voltage VDD, and a first bias voltage. PMOS transistor PM3 having its VBP as its gate input and its source terminal connected to the drain terminal of the PMOS transistor PM2, and the second bias voltage VBN as its gate input, and having a drain of the PMOS transistor PM3. An NMOS transistor NM3 having its drain terminal connected to the stage and a first input signal VINP as a gate input, and an NMOS transistor having a drain-source path between a source terminal of the NMOS transistor NM3 and a power supply voltage VSS. A PMOS transistor (PM4) having a source-drain path between the power supply voltage VDD and the source terminal of the NMOS transistor NM3 and the second input signal VON of the second input unit 540 as a gate input; Output signal VON of the input unit 540 Has as a gate input the source end and the drain power supply voltage VSS between the PMOS transistor (PM3) - and a NMOS transistor having a source path (NM4).

참고적으로, 제2 입력부(540) 및 제1 바이어스부(560)는 이와 대칭적인 형태를 가지므로, 이에 대한 구체적 언급은 생략하도록 한다.For reference, since the second input unit 540 and the first bias unit 560 have a symmetrical shape, detailed description thereof will be omitted.

이와같이, 본 발명에 따른 위상 고정 루프는 캐스코드 형태로 구현된 제1 입력부(520) 내에서 제1 및 제2 바이어스전압(VBP, VBN)을 인가받는 PMOS트랜지스터(PM3) 및 NMOS트랜지스터(NM3)를 전류원으로 사용하므로서, 출력 임피던스가 증대시켜 스윙폭을 확장시킨다. As described above, the phase locked loop according to the present invention is a PMOS transistor (PM3) and NMOS transistor (NM3) to receive the first and second bias voltage (VBP, VBN) in the first input unit 520 implemented in a cascode form By using as a current source, the output impedance is increased to extend the swing width.                     

또한, 인버터 형태의 제1 및 제2 바이어스부(560, 580)를 래치로 구현하므로서, 출력의 상태를 다른 입력이 있기 전까지 유지할 수 있어 주위 잡음에 강한 특성을 갖는다.In addition, since the first and second bias units 560 and 580 of the inverter type are implemented as latches, the state of the output can be maintained until there is another input, thereby having a strong characteristic against ambient noise.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 캐스코드로 구현된 입력부를 통해 출력 임피턴스를 증대시켜 스윙폭을 확장시키며, 바이어스부를 통해 래치를 구현하여 주위 잡음에 강한 특성을 갖도록 한다.
As described above, the present invention extends the swing width by increasing the output impedance through the input part implemented by the cascode, and implements the latch through the bias part to have a strong characteristic against ambient noise.

Claims (6)

입력신호와 피드백 출력신호의 위상차를 감지하기 위한 위상 감지수단;Phase sensing means for sensing a phase difference between an input signal and a feedback output signal; 상기 위상 감지수단의 출력신호에 따라 저대역 통과 필터의 커패시터를 충/방전 하기 위한 차지 펌핑수단;Charge pumping means for charging / discharging the capacitor of the low pass filter according to the output signal of the phase sensing means; 상기 차지 펌핑수단의 출력 신호의 고주파 성분을 제거하기 위한 상기 저대역통과 필터;The low pass filter for removing high frequency components of the output signal of the charge pumping means; 직렬 연결된 다이오드를 통해 인가된 상기 저대역 통과 필터의 출력전압을 제1 및 제2 바이어스전압으로 출력하기 위한 바이어스전압 생성수단;Bias voltage generating means for outputting output voltages of the low pass filter applied through a series connected diode as first and second bias voltages; 출력신호를 상기 제1 및 제2 바이어스전압에 비례하는 주파수로 발진시키기 위한 전압 제어 발진기; 및A voltage controlled oscillator for oscillating an output signal at a frequency proportional to the first and second bias voltages; And 출력신호를 분주하여 상기 피드백 출력신호로 출력하기 위한 분주수단Distributing means for dividing an output signal and outputting it as the feedback output signal 을 구비하는 위상 고정 루프.Phase locked loop having a. 삭제delete 입력신호와 피드백 출력신호의 위상차를 감지하기 위한 위상 감지수단;Phase sensing means for sensing a phase difference between an input signal and a feedback output signal; 상기 위상 감지수단의 출력신호에 따라 저대역 통과 필터의 커패시터를 충/방전 하기 위한 차지 펌핑수단;Charge pumping means for charging / discharging the capacitor of the low pass filter according to the output signal of the phase sensing means; 상기 차지 펌핑수단의 출력 신호의 고주파 성분을 제거하기 위한 상기 저대역통과 필터;The low pass filter for removing high frequency components of the output signal of the charge pumping means; 상기 저대역 통과 필터의 출력전압을 제1 및 제2 바이어스전압으로 출력하기 위한 바이어스전압 생성수단;Bias voltage generating means for outputting an output voltage of the low pass filter to first and second bias voltages; 출력신호를 상기 제1 및 제2 바이어스전압에 비례하는 주파수로 발진시키기 위한 전압 제어 발진기; 및A voltage controlled oscillator for oscillating an output signal at a frequency proportional to the first and second bias voltages; And 출력신호를 분주하여 상기 피드백 출력신호로 출력하기 위한 분주수단;을 구비하며,And dividing means for dividing an output signal to output the feedback output signal. 상기 바이어스 전압 생성수단은,The bias voltage generating means, 상기 저대역 통과 필터의 출력전압을 게이트 입력으로 가지며 제1 전원전압에 자신의 소스단이 접속된 제1 PMOS트랜지스터와,A first PMOS transistor having an output voltage of the low pass filter as a gate input and having its source terminal connected to a first power supply voltage; 상기 제1 PMOS트랜지스터의 드레인단에 자신의 드레인단 및 게이트단이 접속되고 제2 전원전압에 자신의 소스단이 접속된 제1 NMOS트랜지스터A first NMOS transistor having a drain terminal and a gate terminal thereof connected to a drain terminal of the first PMOS transistor and a source terminal thereof connected to a second power supply voltage. 를 구비하는 것을 특징으로 하는 위상 고정 루프.Phase locked loop comprising a. 제1 또는 제3항에 있어서,The method according to claim 1 or 3, 상기 전압제어 발진기는,The voltage controlled oscillator, 캐스코드 형태로 구현되어 상기 제1 및 제2 바이어스전압에 따라 제1 피드백 신호를 입력받기 위한 제1 입력부와,A first input unit implemented in a cascode form to receive a first feedback signal according to the first and second bias voltages; 캐스코드 형태로 구현되어 상기 제1 및 제2 바이어스전압에 따라 제2 피드백 신호를 입력받기 위한 제2 입력부와,A second input unit implemented in a cascode form to receive a second feedback signal according to the first and second bias voltages; 상기 제1 입력부의 출력신호에 응답하여 상기 제2 입력부의 바이어스전압 레벨을 조절하기 위한 제1 바이어스부와,A first bias unit for adjusting a bias voltage level of the second input unit in response to an output signal of the first input unit; 상기 제2 입력부의 출력신호에 응답하여 상기 제1 입력부의 바이어스전압 레벨을 조절하되, 상기 제1 바이어스부와 함께 래치를 이루는 제2 바이어스부A second bias unit which adjusts a bias voltage level of the first input unit in response to an output signal of the second input unit, and latches together with the first bias unit 를 구비하는 것을 특징으로 하는 위상 고정 루프.Phase locked loop comprising a. 제4항에 있어서,5. The method of claim 4, 상기 제1 입력부 및 제2 바이어스부는,The first input unit and the second bias unit, 상기 제1 피드백 신호를 게이트 입력으로 가지며 제1 전원전압에 자신의 소스단이 접속된 제2 PMOS트랜지스터와,A second PMOS transistor having its first feedback signal as a gate input and having its source terminal coupled to a first power supply voltage; 상기 제1 바이어스전압을 게이트 입력으로 가지며 상기 제2 PMOS트랜지스터의 드레인단에 자신의 소스단이 접속된 제3 PMOS트랜지스터와,A third PMOS transistor having its first bias voltage as a gate input and having its source terminal connected to the drain terminal of the second PMOS transistor; 상기 제2 바이어스 전압을 게이트 입력으로 가지며 상기 제3 PMOS트랜지스터의 드레인단에 자신의 드레인단이 접속된 제2 NMOS트랜지스터와,A second NMOS transistor having the second bias voltage as a gate input and having a drain terminal thereof connected to a drain terminal of the third PMOS transistor; 상기 제1 피드백 신호를 게이트 입력으로 가지며 상기 제2 NMOS트랜지스터의 소스단과 제2 전원전압 사이에 드레인-소스 경로를 갖는 제3 NMOS트랜지스터와,A third NMOS transistor having the first feedback signal as a gate input and having a drain-source path between a source terminal of the second NMOS transistor and a second power supply voltage; 상기 제2 입력부의 출력신호를 게이트 입력으로 가지며 제1 전원전압과 상기 제2 NMOS트랜지스터의 소스단 사이에 소스-드레인 경로를 갖는 제4 PMOS트랜지스터와,A fourth PMOS transistor having a gate input as an output signal of the second input unit and having a source-drain path between a first power supply voltage and a source terminal of the second NMOS transistor; 상기 제2 입력부의 출력신호를 게이트 입력으로 가지며 상기 제3 PMOS트랜지스터의 소스단과 제2 전원전압 사이에 드레인-소스 경로를 갖는 제4 NMOS트랜지스터A fourth NMOS transistor having a gate input as an output signal of the second input unit and having a drain-source path between a source terminal of the third PMOS transistor and a second power supply voltage; 를 구비하는 위상 고정 루프.Phase locked loop having a. 제 1 항에 있어서, The method of claim 1, 상기 바이어스 전압 생성수단은,The bias voltage generating means, 상기 저대역 통과 필터의 출력전압을 게이트 입력으로 가지며, 제1 전원전압에 자신의 소스단이 접속된 제1 PMOS트랜지스터와,A first PMOS transistor having an output voltage of the low pass filter as a gate input and having its source terminal connected to a first power supply voltage; 상기 제1 PMOS트랜지스터의 드레인단에 자신의 드레인단 및 게이트단이 접속되고 제2 전원전압에 자신의 소스단이 접속된 제1 NMOS트랜지스터A first NMOS transistor having a drain terminal and a gate terminal thereof connected to a drain terminal of the first PMOS transistor and a source terminal thereof connected to a second power supply voltage. 를 구비하는 것을 특징으로 하는 위상 고정 루프.Phase locked loop comprising a.
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