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KR101053508B1 - Substrate Bias Voltage Detector - Google Patents

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KR101053508B1
KR101053508B1 KR1020040104736A KR20040104736A KR101053508B1 KR 101053508 B1 KR101053508 B1 KR 101053508B1 KR 1020040104736 A KR1020040104736 A KR 1020040104736A KR 20040104736 A KR20040104736 A KR 20040104736A KR 101053508 B1 KR101053508 B1 KR 101053508B1
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Abstract

본 발명은 낮은 전위레벨을 갖는 기판 바이어스 전압에 있어서, 온도변화에 따른 기판 바이어스 전압의 전위레벨 변동을 방지할 수 있는 기판 바이어스 전압 검출기에 관한 것이다. 기판 바이어스 전압 발생장치에 구비된 기판 바이어스 전압 검출기는, 내부전압 단자와 접지단자 사이에 구비된 풀업 및 풀다운 소자; 및 상기 접지와 기판 바이어스 전압 사이에 구비되고, 저항비에 의해 소정의 전위레벨을 갖는 전압을 출력하는 전압분배부를 구비하며, 상기 풀업소자는 상기 접지와 연결되며, 상기 풀다운 소자는 상기 전압분배부의 출력전압이 인가된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a substrate bias voltage detector capable of preventing a potential level variation of the substrate bias voltage due to temperature change in a substrate bias voltage having a low potential level. The substrate bias voltage detector included in the substrate bias voltage generator includes: a pull-up and pull-down device disposed between an internal voltage terminal and a ground terminal; And a voltage divider provided between the ground and the substrate bias voltage and outputting a voltage having a predetermined potential level by a resistance ratio, wherein the pull-up element is connected to the ground, and the pull-down element is connected to the voltage divider unit. The output voltage is applied.

Description

기판 바이어스 전압 검출기{Detector for negative bias voltage}Substrate for negative bias voltage

도 1은 기판 바이어스 전압 발생장치의 블록 구성도.1 is a block diagram of a substrate bias voltage generator.

도 2는 종래 기술에 따른 기판 바이어스 전압 검출기 내부 회로도.2 is a circuit diagram of a substrate bias voltage detector according to the prior art.

도 3은 본 발명에 따른 기판 바이어스 전압 검출기 내부 회로도.3 is a circuit diagram of a substrate bias voltage detector according to the present invention;

도 4 및 도 5는 본 발명에 따른 기판 바이어스 전압 검출기의 다른 실시예를 나타내는 내부 회로도.4 and 5 are internal circuit diagrams illustrating another embodiment of the substrate bias voltage detector according to the present invention.

도 6은 종래의 기술 및 본 발명에 따른 기판 바이어스 전압의 비교 파형도를 도시한다.
6 shows a comparative waveform diagram of a substrate bias voltage according to the prior art and the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

40: 전압분배부 41: 제 3 PMOS 트랜지스터40: voltage divider 41: third PMOS transistor

42: 제 4 PMOS 트랜지스터 43,44,45: 저항42: fourth PMOS transistor 43, 44, 45: resistor

46,47,48: 캐패시터 49: 제 2 버퍼
46,47,48: Capacitor 49: Second buffer

본 발명은 기판 바이어스 전압 검출기에 관한 것으로, 더욱 상세하게는 낮은 전위레벨을 갖는 기판 바이어스 전압 공급시 온도변화에 기인한 기판 바이어스 전압의 전위레벨 변동을 방지할 수 있는 기판 바이어스 전압 검출기에 관한 것이다.The present invention relates to a substrate bias voltage detector, and more particularly, to a substrate bias voltage detector capable of preventing a potential level variation of the substrate bias voltage due to a temperature change when supplying a substrate bias voltage having a low potential level.

최근, 저전력 반도체 소자의 급속한 발전은, 반도체 소자의 전원 전압을 1V까지 낮추고 있으며, 동시에 반도체 소자의 높은 성능에 대한 요구에 따라, 회로설계에 있어서, 전력 소모와 회로 간의 속도에 적당한 균형을 필요로 한다. 한편, 반도체 소자의 기판 바이어스 전압인 Vbb는, 엔체널 모스 트랜지스터를 둘러싸고 있는 p-웰 또는 반도체 소자의 기판으로 일반 적으로 사용되는 p 형 실리콘 기판에 인가되며, 약 5V의 전원으로부터 -2V ~ -3V 정도의 음전압을 발생하는 내부 기판 바이어스 전압 발생회로에 의해 생성된다.Recently, the rapid development of low power semiconductor devices has lowered the power supply voltage of semiconductor devices to 1V, and at the same time, according to the demand for high performance of semiconductor devices, in circuit design, a proper balance between power consumption and speed between circuits is required. do. On the other hand, Vbb, which is a substrate bias voltage of a semiconductor device, is applied to a p-type silicon substrate commonly used as a substrate of a semiconductor device or a p-well surrounding an MOS transistor, and is -2V to-from a power supply of about 5V. It is generated by an internal substrate bias voltage generation circuit that generates a negative voltage of about 3V.

도 1에는 기판 바이어스 전압 발생장치의 블록 구성도를 도시한다.1 shows a block diagram of a substrate bias voltage generator.

기판 바이어스 전압 발생장치는, 기판 바이어스 전압 검출기(10), 링 발진기(20), 및 전하 펌핑회로(30)를 구비함으로써, 내부전압(Vcore)이 인가되면 링 발진기(20)가 동작하여 일정한 주기를 갖는 펄스신호를 출력하고, 상기 펄스신호에 의해 전하 펌핑회로(30)가 동작하여 출력단에 네가티브 전위를 갖는 기판 바이어스 전압(Vbb)을 출력하기 시작한다. 기판 바이어스 전압(Vbb)이 타겟 레벨까지 하강되면 기판 바이어스 전압 검출기(10)에서 기판 바이어스 전압(Vbb)의 전위레벨을 검출하여 전하 펌핑동작을 중지시킨다.The substrate bias voltage generator includes a substrate bias voltage detector 10, a ring oscillator 20, and a charge pumping circuit 30, so that when the internal voltage Vcore is applied, the ring oscillator 20 operates to maintain a constant period. Outputs a pulse signal, and the charge pumping circuit 30 operates by the pulse signal to start outputting the substrate bias voltage Vbb having a negative potential at the output terminal. When the substrate bias voltage Vbb falls to the target level, the substrate bias voltage detector 10 detects the potential level of the substrate bias voltage Vbb to stop the charge pumping operation.

도 2에는 종래 기술에 따른 기판 바이어스 전압 검출기의 내부 회로도를 도시한다. 2 shows an internal circuit diagram of a substrate bias voltage detector according to the prior art.                         

기판 바이어스 전압 검출기(10)는, 내부전압(Vcore)과 접지(Vss)사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터(11,12), 제 1 및 제 2 PMOS 트랜지스터(11,12)의 접속노드와 연결된 제 1 버퍼(13)를 구비하고, 제 1 PMOS 트랜지스터(11)의 게이트 단자는 접지(Vss)와 연결되며, 제 2 PMOS 트랜지스(12)의 게이트 단자는 전하 펌핑회로(30)에서 출력되는 기판 바이어스 전압(Vbb)이 인가된다. 이러한, 기판 바이어스 전압 검출기(10)는, 기판 바이어스 전압(Vbb)이 타켓(target) 전위레벨로 하강하기 전에는 제 1 PMOS 트랜지스터(11)가 강하게 턴온되어 전하 펌핑회로(30)를 동작시킴으로써, 기판 바이어스 전압(Vbb)의 전위레벨을 타겟 전위레벨까지 하강시킨다. 기판 바이어스 전압(Vbb)이 타켓 전위레벨까지 하강하게 되면, 기판 바이어스 전압 검출기(10)에 구비된 제 2 PMOS 트랜지스터(12)가 제 1 PMOS 트랜지스터(11) 보다 강하게 턴온되어 전하 펌핑회로(30)의 동작을 중지시킨다.The substrate bias voltage detector 10 connects the first and second PMOS transistors 11 and 12 and the first and second PMOS transistors 11 and 12 connected in series between the internal voltage Vcore and the ground Vss. A first buffer 13 connected to the node, a gate terminal of the first PMOS transistor 11 is connected to ground Vss, and a gate terminal of the second PMOS transistor 12 is connected to the charge pumping circuit 30. The substrate bias voltage Vbb output from is applied. The substrate bias voltage detector 10 is configured such that the first PMOS transistor 11 is strongly turned on to operate the charge pumping circuit 30 before the substrate bias voltage Vbb falls to a target potential level. The potential level of the bias voltage Vbb is lowered to the target potential level. When the substrate bias voltage Vbb drops to the target potential level, the second PMOS transistor 12 included in the substrate bias voltage detector 10 is turned on more strongly than the first PMOS transistor 11 so that the charge pumping circuit 30 Stop the operation.

그러나, 종래의 기판 바이어스 전압 검출기(10)는 기판 바이어스 전압(Vbb)의 타겟 레벨이 낮아질 수록, 온도가 변화됨에 따라, 내부에 구비된 PMOS 트랜지스터(11.12)의 특성이 변한다. 이러한 온도에 따른 PMOS 트랜지스터(11,12)의 특성변화는 기판 바이어스 전압(Vbb)의 타겟 레벨을 변동시킴에 따라, 기판 바이어스 전압(Vbb)의 전위레벨 변동을 유발하는 문제가 있다.However, in the conventional substrate bias voltage detector 10, as the target level of the substrate bias voltage Vbb is lowered and the temperature is changed, the characteristics of the PMOS transistors 11.12 provided therein change. The change in characteristics of the PMOS transistors 11 and 12 according to the temperature causes a change in the potential level of the substrate bias voltage Vbb as the target level of the substrate bias voltage Vbb changes.

따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 기판 바이어스 전압의 전위 레벨이 낮아지는 경우에도 온도 변화에 따른 기판 바이어스 전압의 전위 레벨 변동을 최소화할 수 있는 기판 바이어스 전압 검출기를 제공함에 있다.Accordingly, the present invention was created to solve the problems inherent in the prior art as described above, and an object of the present invention is to change the potential level of the substrate bias voltage according to temperature change even when the potential level of the substrate bias voltage is lowered. To provide a substrate bias voltage detector that can minimize the.

상기 목적을 달성하기 위해, 본 발명의 일면 따라, 기판 바이어스 전압 감지장치가 제공되며: 기판 바이어스 전압 발생장치에 구비된 기판 바이어스 전압 검출기는, 내부전압 단자와 접지단자 사이에 구비된 풀업 및 풀다운 소자; 및 상기 접지와 기판 바이어스 전압 사이에 구비되고, 저항비에 의해 소정의 전위레벨을 갖는 전압을 출력하는 전압분배부를 구비하며, 상기 풀업소자는 상기 접지와 연결되며, 상기 풀다운 소자는 상기 전압분배부의 출력전압이 인가되는 것을 특징으로 한다.In order to achieve the above object, according to an aspect of the present invention, there is provided a substrate bias voltage sensing device: a substrate bias voltage detector provided in the substrate bias voltage generator, a pull-up and pull-down device provided between the internal voltage terminal and the ground terminal; ; And a voltage divider provided between the ground and the substrate bias voltage and outputting a voltage having a predetermined potential level by a resistance ratio, wherein the pull-up element is connected to the ground, and the pull-down element is connected to the voltage divider unit. It is characterized in that the output voltage is applied.

본 발명의 다른 일면에 따라, 상기 전압분배부는 상기 접지 단자와 상기 기판 바이어스 전압 사이에 직렬 접속된 복수의 저항; 및 상기 복수의 저항과 각각 병렬 연결된 복수의 캐패시터를 구비한다.According to another aspect of the present invention, the voltage divider includes: a plurality of resistors connected in series between the ground terminal and the substrate bias voltage; And a plurality of capacitors connected in parallel with the plurality of resistors, respectively.

본 발명의 다른 일면에 따라, 상기 풀업 및 풀다운 소자는 PMOS 트랜지스터이다.According to another aspect of the invention, the pull up and pull down elements are PMOS transistors.

본 발명의 또 다른 일면에 따라, 제 1 항 또는 제 2 항에 있어서, 상기 저항은 PMOS형 다이오드 또는 NMOS형 다이오드이다.According to another aspect of the present invention, the resistor of claim 1 or 2, wherein the resistor is a PMOS diode or an NMOS diode.

(실시예)(Example)

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3에는 본 발명에 따른 기판 바이어스 전압 검출기 내부 회로도를 도시한 다.3 shows an internal circuit diagram of a substrate bias voltage detector according to the present invention.

본 발명에 따른 기판 바이어스 전압 검출기는, 내부전압(Vcore) 단자와 접지(Vss) 단자 사이에 직렬 연결된 제 3 및 제 4 PMOS 트랜지스터(41,42), 제 3 및 제 4 PMOS 트랜지스터(41,42)의 접속노드와 연결된 제 2 버퍼(49)를 구비하며, 제 3 및 제 4 PMOS 트랜지스터(41,42)의 각각의 게이트 단자에 전원을 공급하기 위한 전압분배부(40)를 구비한다. 전압분배부(40)는 접지(Vss)와 기판 바이어스 전압(Vbb) 사이에 직렬연결된 복수의 저항(43,44,45)를 구비하며, 복수의 저항(43,44,45)과 각각 병렬 연결된 복수의 캐패시터(46,47,48)을 구비한다. 여기서, 접지(Vss) 단자는 제 3 PMOS 트랜지스터(41)의 게이트 단자와 연결되며, 복수의 저항(43,44,45)의 접속노드 중 하나의 노드는 제 4 PMOS 트랜지스터(42)의 게이트 단자와 연결된다. 또한, 상기 기판 바이어스 전압(Vbb)은 기판 바이어스 전압 발생장치의 출력되어 피드백된 것이다. The substrate bias voltage detector according to the present invention includes a third and fourth PMOS transistors 41 and 42 and third and fourth PMOS transistors 41 and 42 connected in series between an internal voltage Vcore terminal and a ground Vss terminal. And a second buffer 49 connected to the connection node of FIG. 9, and a voltage divider 40 for supplying power to the gate terminals of the third and fourth PMOS transistors 41 and 42, respectively. The voltage divider 40 includes a plurality of resistors 43, 44, and 45 connected in series between the ground Vss and the substrate bias voltage Vbb, and is connected in parallel with the plurality of resistors 43, 44, and 45, respectively. A plurality of capacitors 46, 47, and 48 are provided. Here, the ground (Vss) terminal is connected to the gate terminal of the third PMOS transistor 41, and one node of the connection nodes of the plurality of resistors 43, 44, and 45 is the gate terminal of the fourth PMOS transistor 42. Connected with. In addition, the substrate bias voltage Vbb is output and fed back from the substrate bias voltage generator.

전압분배부(40)의 구성에 있어서, 접지(Vss) 단자 와 기판 바이어스 전압(Vbb)사이에 복수의 저항(43,44,45)의 저항을 구비한 것은, 기판 바이어스 전압(Vbb)이 낮은 전위레벨을 갖을 경우, 온도의 변화에 대한 기판 바이어스 전압(Vbb)의 전위레벨 변동을 최소화하기 위한 것으로, 저항비에 의해 변동된 기판 바이어스 전압(Vbb)의 전위레벨을 보상할 수 있다. 도 4 및 도 5를 참조하면, 전압분배부(40)에 구비된 복수의 저항(43,44,45)을, 벌크와 소스 단자를 공통 노드로 하는 PMOS형 다이오드 또는 NMOS형 다이오드로 대체할 수 있다.In the configuration of the voltage divider 40, the one having the resistances of the plurality of resistors 43, 44, and 45 between the ground Vss terminal and the substrate bias voltage Vbb has a low substrate bias voltage Vbb. In the case of having the potential level, the potential level variation of the substrate bias voltage Vbb with respect to the temperature change is minimized, and the potential level of the substrate bias voltage Vbb varied by the resistance ratio can be compensated for. 4 and 5, the plurality of resistors 43, 44, and 45 provided in the voltage divider 40 may be replaced with a PMOS diode or an NMOS diode having a bulk and a source terminal as common nodes. have.

이하, 본 발명에 따른 기판 바이어스 전압 검출기의 동작을 상술하기로 한 다.Hereinafter, the operation of the substrate bias voltage detector according to the present invention will be described in detail.

본 발명에 따른 기판 바이어스 전압 검출기는, 기판 바이어스 전압(Vbb)이 타겟 레벨보다 높을 때에는 제 4 PMOS 트랜지스터(42) 보다 제 3 PMOS 트랜지스터(43)가 강하게 턴 온되어, 제 2 버퍼(49)를 통해 하이 레벨의 전위가 전하 펌핑회로(30: 도 1 참조)에 전달되어, 기판 바이어스 전압(Vbb)를 계속해서 하강시킨다. 기판 바이어스 전압(Vbb)이 타겟 레벨에 도달하게 되면, 제 3 PMOS 트랜지스터(41) 보다 제 4 PMOS 트랜지스터가 강하게 턴온되고, 제 2 버퍼(49)를 통해 로우 레벨의 전위가 전하 펌핑회로(30: 도 1 참조)에 전달되어,,전하 펌핑회로(30: 도 1 참조)의 동작을 중지시킨다. In the substrate bias voltage detector according to the present invention, when the substrate bias voltage Vbb is higher than the target level, the third PMOS transistor 43 is strongly turned on than the fourth PMOS transistor 42 so that the second buffer 49 is turned on. The high level potential is transferred to the charge pumping circuit 30 (see FIG. 1) to continuously lower the substrate bias voltage Vbb. When the substrate bias voltage Vbb reaches the target level, the fourth PMOS transistor is turned on more strongly than the third PMOS transistor 41, and a low level potential is transferred to the charge pumping circuit 30 through the second buffer 49. 1, the operation of the charge pumping circuit 30 (see FIG. 1) is stopped.

도 6에는 종래의 기술 및 본 발명에 따른 기판 바이어스 전압의 비교 파형도를 도시한다.6 shows a comparison waveform of the substrate bias voltage according to the prior art and the present invention.

도시한 바와 같이, 종래의 기술에 있어서, 낮은 전위 레벨을 갖는 기판 바이어스 전압(Vbb)을 발생할 경우, 기판 바이어스 전압(Vbb)의 전위 레벨이 "A"에서 "B" 영역에 걸쳐서 변동하는데 반해, 본 발명에 따른 기판 바이어스 전압 검출기는, 일정한 전위레벨을 갖는 기판 바이어스 전압을 발생할 수 있다.As shown, in the prior art, when the substrate bias voltage Vbb having a low potential level is generated, the potential level of the substrate bias voltage Vbb fluctuates over the region "A" to "B", The substrate bias voltage detector according to the present invention can generate a substrate bias voltage having a constant potential level.

이상에서 살펴본 바와 같이, 본 발명에 따른 기판 바이어스 전압 검출기는, 접지(Vss) 단자와 기판 바이어스 전압(Vbb) 사이에 복수의 저항을 직렬 연결하고, 저항비를 이용하여 PMOS 트랜지스터의 온도에 따른 변화가 가장 적은 전위레벨이 되는 저항의 임의의 접속노드를 제 4 PMOS 트랜지스터(42)의 게이트 단자와 연결함으로써, 기판 바이어스 전압의 전위 레벨이 낮아지는 경우에도 온도 변화에 따른 기판 바이어스 전압의 전위 레벨 변동을 최소화할 수 있다. As described above, in the substrate bias voltage detector according to the present invention, a plurality of resistors are connected in series between the ground (Vss) terminal and the substrate bias voltage (Vbb), and the change according to the temperature of the PMOS transistor is performed using the resistance ratio. By connecting an arbitrary connection node of a resistor having the lowest potential level with the gate terminal of the fourth PMOS transistor 42, even when the potential level of the substrate bias voltage decreases, the potential level variation of the substrate bias voltage according to the temperature change Can be minimized.

본 발명의 상기한 바와 같은 구성에 따라, 온도 변화에 따른 기판 바이어스 전압의 전위 레벨 변동을 최소화함으로써, 안정된 레벨의 기판 바이어스 전압을 메모리 장치에 공급하며, 그 결과 메모리 장치를 안정적으로 동작시킬 수 있다.According to the above-described configuration of the present invention, by minimizing the potential level variation of the substrate bias voltage according to the temperature change, a stable level substrate bias voltage can be supplied to the memory device, and as a result, the memory device can be stably operated. .

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been shown and described with reference to certain preferred embodiments, the invention is not so limited, and the invention is not limited to the spirit and scope of the invention as set forth in the following claims. It will be readily apparent to those skilled in the art that these various modifications and variations can be made.

Claims (5)

기판 바이어스 전압 발생장치에 구비된 기판 바이어스 전압 검출기에 있어서,In the substrate bias voltage detector provided in the substrate bias voltage generator, 내부전압 단자와 접지단자 사이에 구비된 풀업 및 풀다운 소자; 및Pull-up and pull-down elements provided between an internal voltage terminal and a ground terminal; And 상기 접지단자와 기판 바이어스 전압 사이에 연결되고, 복수의 저항 및 복수의 커패시터로 이루어져 저항비에 의해 소정의 전위레벨을 갖는 전압을 출력하는 전압분배부를 구비하며,A voltage divider connected between the ground terminal and the substrate bias voltage, the voltage divider comprising a plurality of resistors and a plurality of capacitors and outputting a voltage having a predetermined potential level by a resistance ratio; 상기 풀업소자는 상기 접지단자와 연결되며, 상기 풀다운 소자는 상기 전압분배부의 출력전압이 인가되는 것을 특징으로 하는 기판 바이어스 전압 검출기.The pull-up device is connected to the ground terminal, the pull-down device substrate bias voltage detector, characterized in that the output voltage of the voltage divider is applied. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 복수의 저항은 상기 접지단자와 상기 기판 바이어스 전압 사이에 직렬 접속되는 기판 바이어스 전압 검출기.And the plurality of resistors are connected in series between the ground terminal and the substrate bias voltage. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1 항에 있어서,The method according to claim 1, 상기 복수의 캐패시터는 상기 복수의 저항 각각과 병렬 연결되는 것을 특징으로 하는 기판 바이어스 전압 검출기.And the plurality of capacitors are connected in parallel with each of the plurality of resistors. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 풀업 및 풀다운 소자는 PMOS 트랜지스터인 것을 특징으로 하는 기판 바이어스 전압 검출기.And the pull-up and pull-down elements are PMOS transistors. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 복수의 저항은 PMOS형 다이오드 또는 NMOS형 다이오드인 것을 특징으로 하는 기판 바이어스 전압 검출기.And said plurality of resistors are PMOS diodes or NMOS diodes.
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