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KR101024829B1 - 비대칭 특성을 갖는 전력 증폭기의 선형화를 위한 디지털전치 왜곡 - Google Patents

비대칭 특성을 갖는 전력 증폭기의 선형화를 위한 디지털전치 왜곡 Download PDF

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KR101024829B1
KR101024829B1 KR1020040048067A KR20040048067A KR101024829B1 KR 101024829 B1 KR101024829 B1 KR 101024829B1 KR 1020040048067 A KR1020040048067 A KR 1020040048067A KR 20040048067 A KR20040048067 A KR 20040048067A KR 101024829 B1 KR101024829 B1 KR 101024829B1
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South Korea
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콜레리오조지피.벨라
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앤드류 엘엘씨
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Abstract

입력 신호는 후속하는 신호 증폭에서 생긴 의사 송출들을 감소시키기 위해 전치 왜곡된다. 바람직하게, 주파수 의존 전치 왜곡(frequency-dependent pre-distortion)은 주파수 독립 전치 왜곡(frequency-independent pre-distortion)에 협력하여 구현되며, 상기 주파수 의존 전치 왜곡은 캐리어 주파수의 양 측에 ±90°의 위상 시프트 및 캐리어 주파수로부터의 주파수 오프셋에 비례하는 크기를 갖는 증폭기 왜곡에 대응한다. 주파수 의존 전치 왜곡은 시간에 대하여 전치 왜곡 파라미터들의 2개의 다른 세트들에 대응하는 파형들을 미분함으로써 생성된다. 일 실시예에서, 미분된 파형들중 하나는 포지티브 주파수 필터에 인가되고, 다른 하나는 네가티브 주파수 필터에 인가되어 비대칭 특성들의 비대칭에 고려하여 포지티브 및 네가티브 주파수 전치 왜곡 신호들을 각각 생성한다. 다른 실시예에서, 미분된 파형들중 단 하나는 비대칭 필터(예를 들어, 포지티브 주파수 필터 또는 네가티브 주파수 필터)에 인가된다.
Figure R1020040048067
포지티브 주파수 필터, 주파수 의존 전치 왜곡, 위상 시프트, 비대칭 필터, 입력 신호, 의사 송출, 전력 증폭기

Description

비대칭 특성을 갖는 전력 증폭기의 선형화를 위한 디지털 전치 왜곡{Digital pre-distortion for the linearization of power amplifiers with asymmetrical characteristics}
도 1은 미국 특허 출원 제09/395,490호에 설명된 (주파수 의존) 전치 왜곡 기술에 따른 시스템의 블록 다이어그램.
도 2는 도 1의 디지털 전치 왜곡기의 블록 다이어그램.
도 3은 도 2의 인덱스 계산 모듈, 지연 블록, 룩업 테이블, 및 출력 모듈의 예시적인 FPGA 구현의 블록 다이어그램.
도 4는 도 1의 수신기의 예시적인 단일 채널, 단일 변환 구현의 블록 다이어그램.
도 5는 2개의 비대칭 필터들을 사용하는 전치 왜곡기의 블록 다이어그램.
도 6a 및 도 6b는 신호의 포지티브 주파수 성분들만을 통과시키는 대표적인 유한 임펄스 응답(FIR) 필터의 임펄스 응답의 실제 및 가상 성분들을 도시하는 도면.
도 7a 및 도 7b는 신호의 네가티브 주파수 성분들만을 통과시키는 대표적인 FIR 필터의 임펄스 응답의 실제 및 가상 성분들을 도시하는 도면.
도 8 및 도 9는 단지 하나의 비대칭 필터만을 사용하는 전치 왜곡기들의 블 록 다이어그램.
관련 출원의 상호 참조
본원은 대리인 문서번호 1052.024로서 2003년 6월 27일자로 제출된 공동 계류중인 미국 특허 출원 제10/607,924호의 부분 연속이다.
또한, 본 출원의 주제는 (a) 대리인 문서번호 Johnson 6-1-17("'490 출원")으로서 1999년 9월 14일자로 제출된 미국 특허 출원 제 09/395,490 호, (b) 대리인 문서번호 C0001로서 2002년 2월 5일자로 제출된 미국 특허 출원 제 10/068,343 호, (c) 대리인 문서번호 C0008("'446 출원")으로서 2002년 5월 22일자로 제출된 미국 특허 출원 제 10/153,446 호, (d) 대리인 문서번호 C0009("'289 출원")으로서 2002년 5월 22일자로 제출된 미국 특허 출원 제 10/153,289 호, (e) 대리인 문서번호 C0015로서 2002년 8월 13일자로 제출된 미국 특허 출원 제 10/217,930 호에 관한 것이다.
발명의 분야
본 발명은 신호 처리에 관한 것이고, 특히 예를 들면 의사 송출들(spurious emissions)을 감소시키기 위해 무선 통신 네트워크에서 전송을 위한 신호들의 전치 왜곡에 관한 것이다.
현대 무선 통신 네트워크들은 규제 단체들(예를 들면, FCC) 및 표준들 단체 들(예를 들면, ITU)의 요건들에 부합하고 인접하는 캐리어들과의 간섭을 회피하기 위해 의사 송출들(종종 "대역외 송출들"이라 칭함)의 엄격한 제어를 필요로 하는 복잡한 변조 체계들을 이용한다. 의사 송출들의 일 소스는 셀룰러 보이스 및/또는 데이터 네트워크와 같은 무선 통신 네트워크 내의 무선(예를 들면, 모바일) 유닛들로의 무선(예를 들면, RF) 신호들의 전송 전에 신호들을 증폭하는데 사용되는 기지국 송신기 증폭기이다. 이러한 의사 송출들을 감소시키기 위한 종래의 기술들은 이전의 요건들을 만족시키는 것이 가능하였다. 그러나, 최근의 무선 통신 네트워크들의 개발들[예를 들면, 범용 이동 통신 서비스(UMTS)]은 기지국 송신기 증폭기에 부가의 부담을 지우고 의사 송출들을 더욱 감소시키는 것이 유리하게 하였다.
본 발명의 다른 양태들, 특징들 및 장점들은 이하의 상세한 설명, 첨부된 청구범위, 및 유사한 도면 부호들이 유사한 또는 동일한 요소들을 식별하는 첨부 도면들로부터 더욱 완전히 명백해질 것이다.
본 발명의 실시예들은 현재의 요건들을 만족시키는 레벨들로 무선 통신 네트워크들의 의사 송출들을 감소시키는 기술들에 관한 것이다. 특히, 본 발명의 실시예들은, 예를 들면 증폭기에 인가시에 최종 증폭된 신호 내에 더 낮은 의사 송출들을 초래하는 전치 왜곡 신호를 생성하도록 입력 신호로의 전치 왜곡의 인가를 포함하고, 여기서 증폭기는 비대칭 특성들(예를 들면, 중심 주파수 이하의 주파수들에서 발생하는 의사 송출들과 중심 주파수 이상의 주파수들에서 발생하는 의사 송출 들 사이의 비대칭)을 갖는다.
'490 출원의 전치 왜곡 기술
'490 출원은 이미 현존하는 규제들 및 표준들에 부합하기에 충분한 디지털 전치 왜곡을 사용하여 의사 송출들을 감소하기 위한 기술을 설명한다. '490 출원에 따르면, 그의 크기 및 위상이 주파수 의존성이 있는 전치 왜곡은, 전치 왜곡 신호가 이후에 증폭기에 의해 증폭될 때 의사 송출들을 감소시키는 (메인) 전치 왜곡 신호를 생성하도록 입력 신호에 인가된다. '289 및 '446 출원들의 실시예들에 따르면, 그의 크기 및 바람직하게는 위상이 주파수 의존성이 있는 전치 왜곡은, '490 출원에 설명된 주 전치 왜곡 신호와 조합될 때 인가된 신호 내의 의사 송출들을 더욱 감소시킬 수 있는 부가의 (즉, 2차) 전치 왜곡 신호를 생성하도록 인가된다. 이하의 섹션은 '490 출원에 교시된 전치 왜곡 기술의 설명을 제공한다. 통신들 네트워크들의 의사 송출들을 더욱 감소시키기 위해 '490 출원의 전치 왜곡 기술과 바람직하게 조합되지만 반드시 조합될 필요는 없는, 그의 크기 및 위상이 주파수 의존성이 있는 전치 왜곡 성분의 상이한 가능한 구현들의 설명이 이어진다.
'490 출원에 설명된 전치 왜곡 기술은 무선 통신 네트워크들의 인접 채널 전력을 감소시킨다. 특히, '490 출원은, 교정이 증폭기에 의해 생성된 예기 왜곡의 적어도 일부에 동등하고 대향하도록, 예를 들면 기지국 송신기 증폭기의 입력에 인가되기 전에 신호에 교정을 인가하는 것을 포함하는 발신 신호를 디지털 방식 및 적응적으로 전치 왜곡하기 위한 기술을 설명한다. 교정은 증폭기 왜곡의 적어도 일부가 상쇄되게 하여, 이러한 전치 왜곡이 없는 대응 송신기보다 더 선형적인 전송 특성을 갖는 기지국 송신기를 초래한다. 이들 상황들에서, 인접한 채널 전력(즉, 의사 송출)이 바람직하게 감소된다.
도 1은 '490 출원에 설명된 전치 왜곡 기술에 따른 시스템(10)의 블록 다이어그램을 도시한다. 시스템(10)은 입력 디지털 기저 대역 신호의 위상내(I) 및 구적(Q) 성분들을 수용하기 위한 디지털 전치 왜곡기(12), 전치 왜곡기(12)의 출력에 접속된 IQ 변조기(14), 변조기(14)의 출력에 접속된 증폭기(16), 및 전치 왜곡기(12)로 피드백되는 제어 신호를 발생시키기 위해 커플러(17)를 통해 증폭기(16)의 출력에 결합된 수신기(18)를 포함한다. 이들 부품들은 무선 통신 데이터를 전송하기 위해 사용되는 기지국과 같은 통신 디바이스에 의해 생성되고 입력 신호(I, Q)로서 전치 왜곡기(12)에 인가된 입력 디지털 기저 대역 신호[예를 들면, 코드 분할 다중 접속(CDMA) 신호, 광대역 CDMA 신호, 시분할 다중 접속(TDMA) 신호, 모바일 통신들용 범용 시스템 진화를 위한 데이터 전송율 향상(EDGE) 신호, 또는 바람직하게는 상당히 큰 최고 전력 대 평균 전력비를 갖는 다른 신호]에 교정을 인가하도록 구성된다. 시스템(10)은 또한 교정을 최적화하기 위해 수신기(18)를 통한 적응성 피드백을 제공한다.
더 구체적으로는, 이 전치 왜곡 기술은, 교정이 증폭기(16)에 의해 생성된 왜곡의 적어도 일부에 대향하도록 증폭기(16)의 입력에 신호가 인가되기 전에 디지털 기저 대역 신호에 교정을 인가하는 것을 포함한다. 따라서, 증폭기 왜곡의 교정 및 일부 부분은 서로 상쇄되어, 더 선형적인 전송 특성을 갖는 시스템을 초래한 다. 시스템(10)에서, 디지털 회로들의 정밀도 및 낮은 비용의 장점을 취하기 위해, 디지털 전치 왜곡기(12)는 신호가 증폭 및 전송을 위해 변조기(14)에 의해 무선 주파수(RF)로 변환되기 전에, 기저 대역에서 그의 교정을 수행하는 것이 바람직하다.
이 전치 왜곡 기술에 따르면, 전치 왜곡기(12)는 신호 전력의 함수로서(그러나 주파수에 독립적인) 입력 신호의 크기 및 위상 모두를 전치 왜곡한다. 크기 및 위상 교정들 모두는 순시 전력(즉, 포락선 전력)에 의해 변화되기 때문에, 전치 왜곡기(12)는 그의 함수를 수행하기 위한 전력 레벨을 갖는 증폭기 크기 및 위상 편차들의 정확한 서술들에 의존한다. 이하에 설명되는 바와 같이, 교정들(대 전력 레벨)의 기능적 표현은 룩업 테이블이 바람직하게 유도되는 다항식들의 형태이다.
특히, 디지털 기저 대역 신호는, 디지털-아날로그 변환(도시 생략) 후에, 벡터 IQ 변조기(14)에 인가되어 이후에 증폭기(16)에 입력되는 RF 신호를 생성하는 위상내(I) 및 구적(Q) 성분들의 이산 시간 샘플들로 구성된다. 기저 대역 신호를 위한 각각의 샘플은 (I+jQ)로서 복소수 표기법으로 표현될 수 있고, 여기서 j는 (-1)의 제곱근이다. 전치 왜곡기(12)의 전치 왜곡 연산은 수학식 1 내지 3에 따라 이하와 같이 표현될 수 있는데:
I'+jQ'=(I+jQ)(A+jB) (수학식 1)
여기서,
I'=IA-QB (수학식 2)
Q'=QA+IB (수학식 3)
여기서, I' 및 Q'는 전치 왜곡기(12)에 의해 생성된 전치 왜곡된 위상내 및 구적 기저 대역 신호들이고, A 및 B는 I 및 Q에 의해 표현되는 입력 신호의 순시 포락선 전력의 함수인 전치 왜곡 파라미터들이다. 적합하게는, 파라미터들 A 및 B에 대한 상이한 값들이 (I2 + Q2)에 의해 제공되는 순시 포락선 전력인 인덱스를 갖는 룩업 테이블(이하에 설명되는 바와 같이 생성되는)에 저장될 수도 있다.
도 2는 '490 출원의 전치 왜곡 기술에 따른 도 1의 디지털 전치 왜곡기(12)의 블록 다이어그램을 도시한다. 도 2에 도시된 바와 같이, 전치 왜곡기(12)는 상술한 위상내 및 구적 성분들로 구성된 신호를 수신하기 위한 균등화 필터(20)를 포함한다. 균등화 필터는 당 기술 분야에 공지된 부품이고 미리 결정된 임계값에 신호를 클리핑(clipping)하는 클리핑 모듈(22)에 작동적으로 접속된다. 클리핑 모듈(22)의 출력은 클리핑 중에 생성되는 고주파 성분들을 소거하는 저대역 필터(24)에 공급된다.
저대역 필터(24)의 출력은, 기저 대역 신호의 위상내 및 구적 성분들의 제곱들의 합에 기초하여 인덱스 값을 계산하는 인덱스 계산 모듈(28)로 업샘플링된 신호(예를 들면 원래 2X 전송율로부터 8X 전송율로 4배만큼 샘플링 전송율이 증가한)를 제공하는 샘플링 모듈(26)로 공급된다. 인덱스 계산 모듈(28)은 파라미터들 A 및 B를 내부에 저장한 룩업 테이블(30)에 접속된다. 파라미터들 A 및 B를 위한 값들은 계산된 인덱스 값에 기초하여 검색된다.
룩업 테이블(30)의 전치 왜곡 파라미터들 A 및 B는 증폭기 특성들을 선형화 하는데 사용되는 교정들을 밀접하게 근사화하는 다항식들의 세트로부터 유도된다. 클래스 AB 증폭기들과 같은 증폭기들의 특성들의 복잡한 특징에 기인하여, 유리한 결과들이 파라미터 B에 대한 한 쌍의 다항식들을 사용함으로써 얻어지지만, 단일의 다항식이 파라미터 A에 대해 충분하다. (근사로서, 파라미터 A는 증폭기의 크기 왜곡을 교정하고, 파라미터 B는 위상 왜곡을 교정한다고 할 수 있다.) 이들 다항식들은 수학식 4 내지 7에 따라 이하와 같이 쓸 수 있는데:
A=C0+C1P+C2P2+C3P3 A≤Am 에 대해 (수학식 4)
A=Am 그렇지 않으면 (수학식 5)
B=C4P+C5P2+C6P3 P≤Pb 에 대해 (수학식 6)
B=(Bb1-Bb2)+C7P+C8P2+C9P3 P>Pb 에 대해 (수학식 7)
여기서, P=(I2 + Q2)은 순시 포락선 전력이다. Am은 증폭기가 포화로 깊게 구동되는 것을 방지하기 위해 파라미터 A에 부여된 최대값이다. Am의 전형적인 값은 2지만, 상세한 디자인에 따라 변화될 수 있다. Pb는 파라미터 B가 수학식 6 및 7 사이에서 전이되는 중지점이다. Pb는 그의 값이 최적화 알고리즘에 의해 얻어지는 최적화 가능 파라미터이다. 이 값은 증폭기로부터 증폭기로 변화된다. 이는 또한 온도에 따라 변화될 수 있다. Bb1 및 Bb2는 수학식 6 및 7을 각각 사용하는 P=Pb에서의 파라미터 B의 값들이다. 수학식 7의 우측의 첫 번째 항은 P=Pb에서 수학식 6 및 7을 연속적이게 하도록 의도된다. C0 내지 C9는 특정 증폭기의 전송 함수 특성들에 속하고 온도, 증폭기 부품들의 시효 등에 따라 변화될 수 있는 계수들이다. Pb에 의해, 최적화 알고리즘들은 최적화된 결과들을 제공하는 계수들 C0 내지 C9를 위한 값들을 구한다.
물론, 적절한 상황들에서, 2개의 다항식들이 파라미터 A 뿐만 아니라 파라미터 B에 대해 사용될 수도 있다는 것을 이해해야 한다. 더욱이, 다수의 경우들에서, 수학식 4 및 6이 선형 P 항보다 고차의 항들을 배제하도록 감소되어 수학식 4' 내지 7'을 이하와 같이 형성하는데:
A=C0+C1P P≤Pb 에 대해 (수학식 4')
A=(Ab1-Ab2)+C2P+C3P2+C4P3 P<Pb 에 대해 (수학식 5')
B=C5P P≤Pb 에 대해 (수학식 6')
B=(Bb1-Bb2)+C6P+C7P2+C8P3 P>Pb 에 대해 (수학식 7')
여기서 Ab1 및 Ab2는 수학식 4' 및 5'를 각각 사용하는 P=Pb에서의 파라미터 A의 값들이다. 상기와 같이, 최대 한도 Am은 파라미터 A의 값에 배치될 수 있다. 또한, 필요하다면, 하나의 다항식으로부터 다른 다항식으로의 전이가 수행되는 중 지점(Pb)이 B 식들에 대해서와는 상이한 A 식들에 대한 값을 가질 수 있다.
계수들(예를 들면, 수학식 4 내지 7의 C0 내지 C9)의 시간 가변 특성을 수용하기 위해, 적응성 체계가 이 전치 왜곡 기술에 이용되고, 이에 의해 계수들의 값들이 최소 또는 감소된 의사 송출들을 유지하도록 적어도 간헐적으로 최적화된다(또는 조작된다). 도 1을 재차 참조하면, 증폭기(16)의 출력에서의 커플러(17)는 출력을 샘플링하고, 의사 송출들이 감소되거나 최소화되는 주파수 구역으로 조정된 수신기(18)는 수신된 전력에 비례하는 전압을 발생시킨다. 다중 수신기들이 하나 이상의 주파수에서 의사 송출들을 샘플링하는데 사용될 수 있고, 또는 단일의 수신기가 상이한 관련 주파수들에 순차적으로 조정할 수 있다. 다음, 상이한 주파수들에서 얻어진 전압들은 그의 값이 감소되거나 최소화되는 단일의 양으로 조합된다. 일반적으로 충분한 2개의 주파수들이 사용될 때, 최종 전압들 V1 및 V2는 수학식 8에 따라 이하와 같이 조합될 수 있는데:
V=V1+V2+｜(V1-V2)｜ (수학식 8)
여기서, ｜(V1-V2)｜는 (V1-V2)의 절대값이다. 이러한 절대값의 사용은 2개의 값들의 합을 단순히 제공하는 대신에, V1 및 V2 모두를 감소시키거나 최소화되게 한다. 단지 수학식 8의 우측의 첫 번째 2개의 항들이 사용되면, 알고리즘은 하나의 전압을 매우 작게 하고 다른 전압을 상당히 크게함으로써 거짓 최적화(false optimum)를 구할 수도 있다. 수학식 8의 대안은 V=max(V1, V2)이고, 여기서 max는 값들의 최대값을 선택하는 것을 의미한다.
V, 및 따라서 의사 송출들을 감소시키거나 최소화시키는 계수들의 값들을 구하는 적합한 알고리즘은 본원에 참조에 의해 합체되어 있는 넬더(Nelder) 및 메드(Mead)의 "A Simplex Method For Function Minimization", Computer Journal, Vol. 7, pp. 308-3 13(1965)에 의해 설명된 공지된 심플렉스 알고리즘(simplex algorithm)이다. 이하에 설명하는 바와 같이, 알고리즘은 변형된 형태로 구현된다.
도 2를 재차 참조하면, 도 1의 수신기(18)로부터의 피드백 신호에 기초하여, 처리 모듈(32)은 룩업 테이블(30)에 저장된 파라미터들 A 및 B의 값들을 갱신하기 위한 변형된 심플렉스 알고리즘을 구현한다. 처리 모듈(32)은 마이크로프로세서, 디지털 신호 프로세서, 또는 FPGA 디바이스들을 사용하는 처리 회로와 같은 다양한 형태들을 취할 수도 있다는 것을 이해해야 한다. 심플렉스 알고리즘은 그의 숙독시에 당 기술 분야의 숙련자들에게 명백할 수 있는 하드웨어 및 소프트웨어의 적절한 조합들을 이용하는 임의의 적합한 방식으로 구현될 수도 있다는 것을 또한 이해해야 한다. 물론, 알고리즘을 구현하는데 사용된 디바이스[여기서, 모듈(32)]는 알고리즘을 실행하는데 필요한 코드 및 데이터를 저장하고 유지하는 적합한 저장 용량을 포함해야 한다.
각각의 반복에서, 알고리즘에 의해 유도된 계수들의 값들은 다음 반복을 위한 알고리즘에 의해 사용된 테이블을 생성하도록 상술된 A 및 B를 위한 식들에 사용된다. 알고리즘은 계수값들이 시간 경과에 따라 발생하는 변화들을 트래킹하도 록 연속적으로, 또는 적어도 간헐적으로 실행되는 것이 허용된다.
넬더 및 메드에 의해 개발된 바와 같은 심플렉스 최적화 알고리즘은 수학적 계산들에 의해 얻어지는 함수값들을 최소화하거나 감소시키기 위해 의도된다. 이 연산 모드의 중요한 양태는, 계산이 반복되면 동일한 함수값이 얻어진다는 것이다. 이는 노이즈 및 변동들이 필연적으로 가변 측정된 값들을 초래하는 부대 설비 상에서의 측정들에 의해 얻어진 값들과 대조된다. 이 차이는 부대 설비 상에서의 실시간으로 심플렉스 알고리즘을 사용하려는 시도가 행해질 때 중요한 결과를 갖는다.
심플렉스 알고리즘의 본질은, 각각의 반복에서, 가장 열악한 함수값과 연관되는 계수들의 세트가 더 양호한 함수값을 제공하는 신규한 세트로 대체되는 것이다. 이 신규값은 그 때까지 얻어진 가장 양호한 함수값보다 양호하거나 양호하지 않을 수도 있지만, 알고리즘이 진행함에 따라 더욱 더 양호한 함수값들이 얻어질 수 있는 것으로 기대된다. 측정들의 노이즈 및 변동들의 결과로서, 예외적으로 양호하지만 오류적인 값이 얻어진다고 가정한다. 얻어진 후속값들이 모두 오류적인 값보다 열악하면, 알고리즘은 오류적인 값에 수렴될 수 있다. 따라서, 그의 통상적인 형태에서, 알고리즘은 상당한 변동들이 본 경우와 같이 최적화되거나 조작되는 양에 존재하는 상황들에 사용하기에 매우 적합하지 않다.
이 어려움을 회피하기 위해, 심플렉스 알고리즘은 변형된 형태로 사용된다. 각각의 반복의 종료점에서, 이전의 가장 양호한 값이 더 양호한 값으로 대체되면, 알고리즘은 다음의 반복으로 진행한다. 그러나, 반복이 신규한 가장 양호한 값을 산출하지 않으면, 현존하는 가장 양호한 지점이 재평가되고 신규한 값이 이전값에 대체된다. 따라서, 알고리즘은 변동 측정들에 기인하여 오류적 데이터로부터 복구하는 것이 가능하다. 이들 변동들은 소정 지점(최적 지점일 수 있는)에 도달하기 위해 다수의 반복들을 초래할 수도 있지만, 소정 지점이 도달되는 것을 방지하지는 않는다.
심플렉스 알고리즘의 다른 변형은 온도 변화들, 부품들의 시효, 또는 다른 방해 요인들에 의해 발생되는 증폭기 특성들의 변화들을 연속적으로 트래킹하도록 동작하는 것을 가능하게 하는 것이다. 알고리즘의 통상적인 구현에서, 출구 기준이 설정되고(기준은 일반적으로 가장 열악한 및 가장 양호한 심플렉스의 지점들 사이의 함수값들의 부분적 편차에 관련됨) 알고리즘은 기준이 만족될 때 종료된다. 소정의 또는 최적 지점이 접근됨에 따라, 알고리즘은 통상적으로 소정 지점이 도달될 때 매우 작아지게 되는 심플렉스의 크기를 감소시킨다. 일단 이것이 발생하면, 알고리즘은 더 이상 증폭기 특성들의 변화들에 반응할 수 없다.
바람직한 구현들에서, 심플렉스의 크기는 각각의 반복의 시작시에 미리 설정된 최소값과 같은 값에 이를 비교함으로써 너무 작아지게 되는 것을 방지하고 그 이하로 감소되어 있으면 그 값으로 크기가 증가되는 것을 방지한다. 값은 알고리즘이 증폭기 특성들의 변화를 트래킹하는 것이 가능하도록 충분히 크지만 소정(또는 최적) 지점이 도달할 수 없도록 너무 크지는 않도록 선택된다. 적합한 값은 심플렉스의 가장 열악한 지점에서의 각각의 계수의 값이 5 내지 10%만큼 가장 양호한 지점에서의 대응값과 상이한 값이다.
도 2를 계속 참조하면, 샘플링 모듈(26)의 출력은 또한 지연 회로(34)에 접 속되고, 이어서 지연 회로(34)로부터의 지연된 업샘플링된 신호 및 룩업 테이블(30)로부터 검색된 파라미터들 A 및 B의 값들에 기초하여 출력 신호를 생성하는 출력 모듈(36)에 접속된다. 지연 회로(34)에 의해 인가된 지연은 (I 및 Q) 및 (A 및 B)의 적절한 값들이 동시에 출력 모듈(36)에 도달하도록 모듈들(28, 30)의 처리를 수행하는 것에 수반되는 지연에 동등한 것이 바람직하다.
도 3은 도 2의 인덱스 계산 모듈(28), 지연(34), 룩업 테이블(30), 및 출력 모듈(36)의 예시적인 FPGA 구현(300)의 블록 다이어그램을 도시한다. I 및 Q 데이터 경로들은 I2 및 Q2을 각각 생성하도록 곱셈기들(302, 304)에서 독립적으로 제곱된다. 이들 2개의 값들은, 도 3에서, 파라미터들 A 및 B를 각각 포함하는 2개의 개별 2중 포트 RAM 메모리 블록들(308, 310)의 형태를 취하는 룩업 테이블(30)을 위한 인덱스 어드레스를 형성하도록 가산기 블록(306)에서 함께 가산된다. 메모리 블록들로부터의 파라미터들 출력은 4개의 값들 I×A, I×B, Q×A, 및 Q×B를 생성하도록 곱셈기들(312, 314, 316, 318)에서 지연된 I 및 Q 값들만큼 곱셈된다. 이들은 I' 및 Q'로서 출력되는 (IA-QB) 및 (QA+IB)를 각각 형성하도록 가산기 및 감산기 블록들(320, 322)에 의해 조합된다.
부가의 회로(324)가 표준 메모리 인터페이스 신호들을 사용하여 처리 모듈(32)에서 생성된 파라미터 데이터를 갖는 2중 포트 메모리 블록들(308, 310)을 로딩한다. 2중 포트 메모리의 사용은 전치 왜곡 프로세스에 의해 파라미터 값들의 접속을 방해하지 않고 룩업 테이블들의 실시간 갱신을 허용한다.
룩업 테이블 구성은 예를 들면 처리 모듈이 "필요에 따른" 기초에서 A 및 B 파라미터들의 획득을 허용하도록 충분히 높은 처리 속도를 갖는 경우에는 필요하지 않다. 이 경우, 처리 모듈은 적절한 계수들을 계산하고, A 및 B 파라미터들은 룩업 테이블 내에 이러한 파라미터들을 저장하지 않고 필요에 따라 또는 원하는 바에 따라 처리 모듈에 의해 순차적으로 계산된다.
도 1을 재차 참조하면, 디지털 전치 왜곡 적응성 피드백 루프 내의 수신기(18)는 특정 주파수에서의 협대역폭에 걸쳐 RF 전력을 측정하는데 사용된다. 이 조정된 주파수는 예를 들면 CDMA 캐리어 주파수로부터 오프셋되고 의사 송출들이 최적화 알고리즘에 의해 최소화되는 주파수이다.
도 4는 도 1의 수신기(18)의 예시적인 단일 채널, 단일 변환 구현의 블록 다이어그램이다. 본 구현에서, 수신기(18)는 혼합기(52)에 접속되는 주파수 합성기(50)를 포함한다. 혼합기(52)의 출력은 저대역 필터(54)에 접속되고, 이어서 중간 주파수(IF) 체인(56)에 접속된다. IF 체인(56)의 출력은 아날로그-디지털 변환기(ADC)(58)에 접속되고, 이는 이어서 도 2의 처리 모듈(32)로의 입력을 제공한다. 도 4의 3개의 중요한 주파수들은 인접한 전력 레벨이 측정되는 RF 주파수, 수신기를 조정하도록 필요에 따라 변화되는 국부 발진기(LO) 주파수, 및 고정된 중간 주파수(IF)이다. LO 주파수는 LO=RF-IF에 의해 구해진다.
특히, 도 1에 도시된 바와 같이, 수신기(18)의 RF 입력은 커플러(17)에 의해 전력 증폭기(16)의 출력에 결합된다. 이 광대역 RF 신호는 혼합기(52)에서 중간 주파수(IF)로 다운 컨버팅되고, 여기서 IF=RF-LO이다. 혼합기(52)를 위한 LO 주파 수는 위상 로킹 루프(PLL) 주파수 합성기(50)에 의해 생성된다. 이 LO 주파수는 마이크로프로세서[예를 들면, 도 2의 처리 모듈(32)]로부터의 (디지털) 조정 명령들에 의해 설정된다.
저대역 필터(54)는 RF+LO 주파수 곱들, 뿐만 아니라 RF 및 LO 피드 스루(feed-through), 및 혼합기(52)에 의해 생성된 임의의 더 높은 주파수 곱들을 필터링하는데 사용된다. 수신기 IF 체인(56)은 도 4에 단일 블록으로서 도시되어 있다. 일 구현에서, IF 체인(56)은 실제로 증폭기들 및 협대역 통과 필터를 포함하고, 이는 측정되는 전력이 조정 주파수에서의 실제 전력이고 예를 들면, 주 CDMA 캐리어로부터의 전력을 포함하지 않는 것을 보장한다. IF 체인(56)은, IF 전력에 비례하고 이어서 RF 전력에 비례하는 수신 신호 강도 지시기(RSSI) 전압 출력을 생성한다. RSSI 전압은 ADC(58)에 의해 샘플링되고, 여기서 최종 디지털화된 RSSI는 도 2의 처리 모듈(32)에 의해 구현된 최적화 알고리즘에 의해 사용된 디지털 워드(조정 주파수에서의 전력 레벨을 표현하는)이다.
몇몇 구현들에서, 최적화 알고리즘은 다중 주파수 지점들에서의 의사 송출들을 모니터링하고, 이 경우 도 4의 단일 채널 수신기가 각각의 상이한 주파수를 위해 재조정될 수도 있다. 이 재조정은 이하와 유사한 절차에 의해 수행될 수도 있다:
· 마이크로프로세서[예를 들면, 처리 모듈(32)]가 LO 주파수(및 따라서 수신기의 조정 주파수)를 설정하도록 주파수 합성기에 조정 명령을 전송한다.
· 마이크로프로세서가 PLL 및 RSSI가 정착되기를 대기한다.
· 디지털화된 RSSI 값이 마이크로프로세서에 의해 판독된다. 평균 RSSI가 사용되면 다중 판독들이 취해질 수 있다.
· 이들 단계들은 다음 주파수에 대해 반복된다.
'490 출원의 전치 왜곡 기술은 기저 대역 신호의 크기(주로 파라미터 A를 사용하여 성취되는) 뿐만 아니라 위상(주로 파라미터 B를 사용하여 성취되는) 모두를 전치 왜곡함으로써 증폭기의 비선형성들의 적어도 일부를 교정하도록 설계된다. 그러나, 신호의 특성들(단일 채널 TDMA 시스템에서와 같이 1에 근접한 평균 전력에 대한 최고 전력의 비)이 크기의 상당한 팽창을 허용하지 않아 증폭기의 크기 비선형성이 가장 바람직하게 교정될 수 없도록 하는 적용들이 존재한다. 이들 적용들에서, 상당한 향상이 위상을 가능한 한 많이 교정하고(파라미터 B를 경유하여) Am 값의 적절한 설정에 의해 부분적으로 크기를 교정함으로써 얻어질 수 있다.
주파수 의존 크기 및 위상 전치 왜곡
이전 섹션에서 설명한 바와 같이, '490 출원의 전치 왜곡 기술은 의사 송출들의 상당한 감소를 성취하는데 사용될 수 있지만, 빈번히 소정의 잔류 의사 송출들이 여전히 존재하는 것을 관찰된다. 수학식 4 내지 7(또는 수학식 4' 내지 7')의 계수들을 변형함으로써 이들 잔류 의사 송출들을 감소시키기 위한 시도는, 통신 채널의 저주파측 상의 의사 송출들의 감소가 채널의 고주파측 상의 의사 송출들의 증가를 수반하고, 또는 그 반대의 경우가 되어, 성능의 전체 열화 또는 적어도 전 체적인 향상이 없는 결과를 초래하는 비대칭 상황을 초래한다.
'289 및 '446 출원들의 실시예들에 따르면, '490 출원의 (주파수 의존) 전치 왜곡 기술에 의해 성취된 것보다 낮은 레벨로 의사 송출들을 감소시키기 위해, 그의 크기 및 위상이 주파수 의존성이 있는 전치 왜곡이 또한 인가된다.
증폭기에 의해 발생된 왜곡은 2개의 부분들로 구성되는 것으로 고려될 수 있다. 신호 대역폭에 독립적이며 '490 출원(및 다른 종래의 주파수 의존 전치 왜곡 기술들)에 의해 접근된 제1 부분은 AM-AM(진폭 대 진폭) 및 AM-PM(진폭 대 위상) 형태의 왜곡들을 초래하는 증폭기의 전송 함수의 곡률과 연관된다. '490 출원의 전치 왜곡은 전송 함수의 곡률을 교정함으로써 증폭기의 왜곡의 이 부분을 효과적으로 취급한다.
증폭기 왜곡의 제2 부분은 협대역폭 신호들에서는 무시할만 하지만, 대역폭이 증가함에 따라 점점 중요하게 된다. 증폭기 왜곡의 이 부분은 캐리어 주파수의 양측에 ±90°의 위상 시프트 및 캐리어 주파수로부터의 주파수 오프셋에 비례하는 크기를 갖는다. 이들 특성들은 미분기의 특성들과 정합되기 때문에, 증폭기의 왜곡의 이 부분의 교정은 미분 필터 회로를 사용하여 성취될 수 있다.
2개의 교정들의 조합은 수학식 9에 의해 이하와 같이 표현될 수 있는데:
I'+jQ'=(I+jQ)(A+jB)+d{(I+jQ)(X+jY)}/dt (수학식 9)
여기서, I 및 Q는 전치 왜곡 이전의 입력 신호의 위상내 및 구적 성분들이고, I' 및 Q'는 전치 왜곡 후의 대응 성분들이며, j는 -1의 제곱근이고, 순시 전력 P(P=I2 + Q2)의 함수들인 A, B, X 및 Y는 전치 왜곡 파라미터들이다. 부호 d/dt는 시간에 대한 미분을 표현한다. 수학식 9의 우측의 첫 번째 항은 전치 왜곡의 대역폭 독립 부분을 나타내고, 두 번째 항은 대역폭 의존 부분을 나타낸다.
본 발명의 실시예들에 따르면, 수학식 9는 수학식 10에 의해 이하와 같이 대체되는데:
I'+jQ'=(I+jQ)(A+jB)+P[d{(I+jQ)(T+jU)}/dt]+N[d{(I+jQ)(V+jW)}/dt]
(수학식 10)
여기서, T, U, V 및 W는 전력 P의 함수들이고, P는 스펙트럼의 포지티브 주파수 성분들만을 통과하는 연산(예를 들면, 필터)을 나타내고, N은 스펙트럼의 네가티브 주파수 성분들만을 통과하는 유사한 연산을 나타낸다. [본 명세서에서, 포지티브 및 네가티브 주파수들은 신호의 기저 대역 표현을 칭한다. 비-기저 대역 도메인들(예를 들면, RF)에서, 포지티브 주파수들은 중심 주파수보다 크고, 네가티브 주파수들은 중심 주파수보다 작다.] 네가티브 주파수들로부터 포지티브 주파수들을 분리하고 전력 P의 상이한 함수들(즉, 포지티브 주파수들에 대해 T 및 U, 네가티브 주파수들에 대해 V 및 W)을 사용함으로써 그렇지 않으면 교정이 어려운 주파수 특성들의 간단한 방식의 비대칭성들을 수용하는 것이 가능하다.
구현에 따라서, P 및 N 연산들은 푸리어 변환들, 힐버트 변환들, 또는 필터들을 사용하는 것을 포함하는 다양한 방식들로 성취될 수 있다. 필터들은 FPGA(필드 프로그램 가능 게이트 어레이) 또는 ASIC(응용 특정 집적 회로) 내에 통합을 위 해 양호하게 적합화되기 때문에 바람직한 구현이다.
2개의 비대칭 필터들을 사용하는 기저 대역 도메인에서의 주파수 의존 전치 왜곡
도 5는 2개의 비대칭 필터들(520, 528)을 사용하는 전치 왜곡기(500)의 하드웨어(예를 들면, FPGA, ASIC, 또는 DSP) 구현의 블록 다이어그램을 도시한다. 전치 왜곡기(500)는 수학식 10의 모든 디지털 기저 대역 구현에 대응한다. 수학식 10에 따르면, 전치 왜곡기(500)는 '490 출원에 설명된 바와 같은 메인(주파수 독립) 전치 왜곡 신호(수학식 10의 우측의 첫 번째 항에 대응하는) 및 2개의 전치 왜곡 신호(수학식 10의 우측의 두 번째 항에 대응하는 포지티브 주파수 전치 왜곡 신호 및 수학식 10의 우측의 세 번째 항에 대응하는 네가티브 주파수 전치 왜곡 신호)를 발생시키고, 이들의 크기들 및 위상들은 주파수 의존성이 있다. 주 전치 왜곡 신호 및 2개의 2차 전치 왜곡 신호들은 증폭기로의 인가를 위한 전치 왜곡 신호를 발생시키도록 조합된다. 전치 왜곡기(500)에서, 전치 왜곡은 기저 대역 도주 내의 디지털 입력 신호에 인가되고, 여기서 미분 및 필터링이 디지털 도주 내에서 수행된다.
특히, 디지털 기저 대역 입력 신호들(I 및 Q)의 카피들이 인덱스 계산 모듈(502) 및 지연 블록(504) 모두에 인가된다. 인덱스 계산 모듈(502)은, 인덱스의 카피들이 룩업 테이블들(506, 514, 522)에 인가되는 디지털 인덱스 신호(I2 + Q2)(I 및 Q에 의해 규정된 입력 신호의 전력에 대응하는)를 발생시킨다. 룩업 테이블(506)에 의해 검색된 값들 A 및 B는 수학식 10의 우측의 첫 번째 항을 생성하도록 복소 곱셈기(508)에서 지연 블록(504)으로부터 지연된 I 및 Q 데이터만큼 곱셈된다. 이 복소수 곱은 지연 블록(510)에 인가되고, 최종 지연된 곱이 조합기(512)에 인가된다.
지연 블록들(504, 510)의 목적은 상이한 신호 경로들 사이의 동기화를 보장하는 것이다. 특히, 지연 블록(504)은 인덱스 계산 블록(502) 내에서 발생되는 지연을 보상하고, 지연 블록(510)은 미분 필터들(518, 526) 및 P 및 N 필터들(520, 528)에 의해 도입된 지연을 보상한다.
룩업 테이블(514)로부터 검색된 값들(T, U)은 복소 곱셈기(516)에서 지연 블록(504)으로부터의 지연된 I 및 Q 데이터만큼 곱셈된다. 최종 복소수 곱은 미분 필터(518)로 인가되고, 이는 시간에 대해 복소수 곱을 미분한다. 최종 미분 신호들은 포지티브 주파수 성분들만을 조합기(512)로 통과시키는 포지티브 주파수(P) 필터(520)로 인가된다. P 필터(520)로부터의 신호들은 수학식 10의 우측의 두 번째 항에 대응한다.
도 6a 및 도 6b는 신호의 포지티브 주파수 성분들만을 통과시키는 대표적인 유한 임펄스 응답(FIR) 필터의 임펄스 응답의 실제 및 가상 성분들을 도시한다. 이와 같이, P 필터(520)는 도 6a 및 도 6b의 성분들에 기초하여 FIR 필터를 사용하여 구현될 수 있다.
룩업 테이블(522)로부터 검색된 값들 V 및 W는 복소 곱셈기(524)에서 지연 블록(504)으로부터의 지연된 I 및 Q 데이터만큼 곱셈된다. 최종 복소수 곱은 미분 필터(526)로 인가되고, 이는 시간에 대해 복소수 곱을 미분한다. 최종 미분 신호들은 네가티브 주파수 성분들만을 조합기(512)로 통과시키는 네가티브 주파수(N) 필터(528)로 인가된다. N 필터(528)로부터의 신호들은 수학식 10의 우측의 세 번째 항에 대응한다.
도 7a 및 도 7b는 신호의 네가티브 주파수 성분들만을 통과시키는 대표적인 유한 임펄스 응답(FIR) 필터의 임펄스 응답의 실제 및 가상 성분들을 도시한다. 이와 같이, N 필터(528)는 도 7a 및 도 7b의 성분들에 기초하여 FIR 필터를 사용하여 구현될 수 있다.
조합기(512)는 디지털 전치 왜곡된 출력 신호들(I' 및 Q')을 형성하도록 지연 블록(510), P 필터(520), 및 N 필터(528)로부터의 신호들을 조합한다. 디지털 전치 왜곡된 출력 신호들(I' 및 Q')은, 이후에 IF 또는 RF 전치 왜곡 신호를 생성하도록 통상적인 IQ 변조기에 인가되는 아날로그 신호들로 DAC들을 사용하여 변환될 수 있다. 대안적으로, 디지털 출력들(I' 및 Q')은 이어서 디지털-아날로그 변환 후에 RF 신호로 업컨버팅되는 디지털 IF 신호로 변환될 수 있다.
도 5에 도시된 구현에서, 파라미터들 A, B, T, U, V, 및 W는 룩업 테이블들로서 구현된 것으로 도시되어 있다. 대안적으로, 이들은 적절한 다항식들의 값들을 계산함으로써 실시간 평가될 수 있다. 어느 경우든, 이들 파라미터들을 생성하는데 사용된 계수들은 심플렉스 알고리즘을 사용하여 생성되어 적응적으로 갱신될 수 있다.
도 5는 P 필터(520)의 앞에 미분 필터(518)를 및 N 필터(528) 앞에 미분 필터(526)를 도시하지만, 이들 순서들은 반전될 수 있다. 대안적으로, 필터들의 임의의 쌍(518 및 520 또는 526 및 528)이 단일의 조합된 필터로서 구현될 수 있다.
미분 필터들(518, 526)은 '289 및 '446 출원들에 설명된 바와 같이 다수의 방식들로 구현될 수 있다. 비교적 간단한 구현은 단지 3개의 계수들: [0.5, 0, -0.5]를 갖는 필터로 구성된다.
단일 비대칭 필터를 사용하는 기저 대역 도메인에서의 주파수 의존 전치 왜곡
이전의 섹션은 수학식 10을 구현하기 위해 2개의 비대칭 필터들(520, 528)을 사용하는 전치 왜곡기(500)를 설명하였다. 이 섹션은 전치 왜곡기(500)의 2개의 비대칭 필터들 중 하나가 제거되어 단지 단일의 비대칭 필터만을 사용하여 구현됨으로써 전치 왜곡기의 하드웨어의 복잡성을 감소시키는 전치 왜곡기들을 설명한다.
R=V-T 및 S=W-U를 수학식 10에 대입하면 이하와 같이 수학식 11에 제공되는데:
I'+jQ'=(I+jQ)(A+jB)+d{(I+jQ)(T+jU)}/dt+N[d{(I+jQ)(R+jS)}/dt]
(수학식 11)
여기서, T, U, R 및 S는 전력 P의 함수들이고, N은 스펙트럼의 네가티브 주파수 성분들만을 통과하는 연산을 나타낸다.
대안적으로, K=T-V 및 L=U-W를 수학식 10에 대입하면 이하와 같이 수학식 12가 제공되는데:
I'+jQ'=(I+jQ)(A+jB)+d{(I+jQ)(V+jW)}/dt+P[d{(I+jQ)(K+jL)}/dt]
(수학식 12)
여기서, V, W, K 및 L은 전력 P의 함수들이고, P는 스펙트럼의 포지티브 주파수 성분들만을 통과하는 연산을 나타낸다.
수학식 11 및 12의 우측의 두 번째 항들은 입력 신호를 위한 주파수 성분들의 전체 세트에 대응하는 대칭 주파수 의존 전치 왜곡 신호들에 대응하고, 이들 수학식들의 세 번째 항들은 입력 신호를 위한 주파수 성분들의 부분 집합(즉, 수학식 11의 경우 단지 네가티브 주파수 성분만이 수학식 12의 경우 단지 포지티브 주파수 성분들만이)에 대응하는 비대칭 주파수 의존 전치 왜곡 신호들에 대응한다는 것을 주목하라.
도 8은 단일의 비대칭 필터(828)를 사용하는 전치 왜곡기(800)의 하드웨어(예를 들면, FPGA, ASIC, 또는 DSP) 구현의 블록 다이어그램을 도시한다. 전치 왜곡기(800)는 수학식 11의 모든 디지털 기저 대역 구현에 대응한다. 수학식 11에 따르면, 전치 왜곡기(800)는 (i) '490 출원에 설명된 바와 같은 메인(주파수 독립) 전치 왜곡 신호(수학식 11의 우측의 첫 번째 항에 대응하는) 및 (ii) 2개의 2차 전치 왜곡 신호[수학식 11의 우측의 두 번째 항에 대응하는 대칭 전치 왜곡 신호 및 수학식 11의 우측의 세 번째 항에 대응하는 비대칭(즉, 네가티브 주파수) 전치 왜곡 신호]를 발생시키고, 2개의 2차 전치 왜곡 신호들의 크기들 및 위상들은 주파수 의존성이 있다. 주 전치 왜곡 신호 및 2개의 2차 전치 왜곡 신호들은 증폭기로의 인가를 위한 전치 왜곡 신호를 발생시키도록 조합된다. 전치 왜곡기(800)에서, 전치 왜곡은 기저 대역 도주 내의 디지털 입력 신호에 인가되고, 여기서 미분 및 필터링이 디지털 도주 내에서 수행된다.
특히, 디지털 기저 대역 입력 신호들(I 및 Q)의 카피들이 인덱스 계산 모듈(802) 및 지연 블록(804) 모두에 인가된다. 인덱스 계산 모듈(802)은, 인덱스의 카피들이 룩업 테이블들(806, 814, 822)에 인가되는 디지털 인덱스 신호(I2 + Q2)(I 및 Q에 의해 규정된 입력 신호의 전력에 대응하는)를 발생시킨다. 룩업 테이블(806)에 의해 검색된 값들 A 및 B는 수학식 11의 우측의 첫 번째 항을 생성하도록 복소 곱셈기(808)에서 지연 블록(804)으로부터 지연된 I 및 Q 데이터만큼 곱셈된다. 이 복소수 곱은 지연 블록(810)에 인가되고, 최종 지연된 곱이 조합기(812)에 인가된다.
지연 블록들(804, 810)의 목적은 상이한 신호 경로들 사이의 동기화를 보장하는 것이다. 특히, 지연 블록(804)은 인덱스 계산 블록(802) 내에서 발생되는 지연을 보상하고, 지연 블록(810)은 미분 필터들(818, 826), 지연 블록(820), 및 N 필터(828)에 의해 도입된 지연을 보상한다.
룩업 테이블(814)로부터 검색된 값들(T, U)은 복소 곱셈기(816)에서 지연 블록(804)으로부터의 지연된 I 및 Q 데이터만큼 곱셈된다. 최종 복소수 곱은 미분 필터(818)로 인가되고, 이는 시간에 대해 복소수 곱을 미분한다. 최종 미분 신호 들은 N 필터(828)에 의해 도입된 지연을 보상하는 지연 블록(820)에 인가된다. 조합기(812)로 통과되는 지연 블록(820)으로부터의 신호들은 수학식 11의 우측의 두 번째 항에 대응한다.
룩업 테이블(822)로부터 검색된 값들 R 및 S는 복소 곱셈기(824)에서 지연 블록(804)으로부터의 지연된 I 및 Q 데이터만큼 곱셈된다. 최종 복소수 곱은 미분 필터(826)로 인가되고, 이는 시간에 대해 복소수 곱을 미분한다. 최종 미분 신호들은 네가티브 주파수 성분들만을 조합기(812)로 통과시키는 네가티브 주파수(N) 필터(528)로 인가된다. N 필터(828)로부터의 신호들은 수학식 11의 우측의 세 번째 항에 대응한다. N 필터(528)는 도 7a 및 도 7b의 성분들에 기초하여 FIR 필터를 사용하여 구현될 수 있다.
조합기(812)는 디지털 전치 왜곡된 출력 신호들(I' 및 Q')을 형성하도록 지연 블록(810), 지연 블록(820), 및 N 필터(828)로부터의 신호들을 조합한다. 디지털 전치 왜곡된 출력 신호들(I' 및 Q')은, 이후에 IF 또는 RF 전치 왜곡 신호를 생성하도록 통상적인 IQ 변조기에 인가되는 아날로그 신호들로 DAC들을 사용하여 변환될 수 있다. 대안적으로, 디지털 출력들(I' 및 Q')은 이어서 디지털-아날로그 변환 후에 RF 신호로 업컨버팅되는 디지털 IF 신호로 변환될 수 있다.
도 8에 도시된 구현에서, 파라미터들 A, B, T, U, V, 및 W는 룩업 테이블들로서 구현된 것으로 도시되어 있다. 대안적으로, 이들은 적절한 다항식들의 값들을 계산함으로써 실시간 평가될 수 있다. 어느 경우든, 이들 파라미터들을 생성하는데 사용된 계수들은 심플렉스 알고리즘을 사용하여 생성되어 적응적으로 갱신될 수 있다.
도 8은 지연 블록(820)의 앞에 미분 필터(818)를 및 N 필터(828) 앞에 미분 필터(826)를 도시하지만, 이들 순서들은 반전될 수 있다. 대안적으로, 필터들(826, 828)이 단일의 조합된 필터로서 구현될 수 있다.
미분 필터들(818, 826)은 '289 및 '446 출원들에 설명된 바와 같이 다수의 방식들로 구현될 수 있다. 비교적 간단한 구현은 단지 3개의 계수들: [0.5, 0, -0.5]를 갖는 필터로 구성된다.
도 9는 단일 비대칭 필터가 도 8에서와 같이 N 필터(828)인 대신에 P 필터(920)인 전치 왜곡기(900)의 하드웨어(예를 들면, FPGA, ASIC, 또는 DSP) 구현의 블록 다이어그램을 도시한다. 전치 왜곡기(900)는 도 8에 도시된 수학식 11과 유사한 수학식 12의 구현이고, 여기서 도 9의 요소들(902 내지 928)의 각각은 도 8의 전치 왜곡기(800)의 요소와 유사하다.
대안 실시예들
특정 적용에 따라, 도 5, 도 8 및 도 9에 도시된 구성들은 도 2의 균등화 필터(20), 클리핑 모듈(22), 저대역 필터(24), 및 샘플링 모듈(26)과 유사한 모듈들을 포함하는 회로의 개념으로 구현될 수 있다. 본 발명의 대안적인 구현들에서, 이들 부품들의 하나 이상 및 심지어는 전체가 생략될 수도 있고 및/또는 하나 이상의 다른 처리 부품들이 특정 통신 네트워크의 요건들 및 입력 신호들의 특성에 따라 포함될 수도 있다.
본 발명은 본 발명의 주파수 의존 크기 및 위상 전치 왜곡이 '490 출원의 (주파수 독립) 크기 및 위상 전치 왜곡과 조합되는 구성들의 개념으로 설명되었지만, 본 발명은 이에 한정되는 것은 아니다. 특히, '490 출원의 전치 왜곡을 수행하지 않고 본 발명의 주파수 의존 크기 및 위상 전치 왜곡을 수행하는 것이 가능하다. 또한 주파수 의존 위상 전치 왜곡을 구현하지 않고, '490 출원의 주파수 독립 전치 왜곡을 갖거나 갖지 않고 주파수 의존 크기 전치 왜곡을 구현하는 것이 가능하다.
본 발명은 기지국으로부터 무선 통신 네트워크의 하나 이상의 모바일 유닛들로 전송된 무선 신호들의 개념으로 설명되었지만, 본 발명은 이에 한정되는 것은 아니다. 이론적으로, 본 발명의 실시예들은 모바일 유닛으로부터 하나 이상의 기지국들로 전송된 무선 신호들을 위해 구현될 수 있다. 본 발명은 또한 선형성을 향상시키도록 다른 무선 및 심지어는 유선 통신 네트워크들의 개념으로 구현되는 것도 가능하다.
본 발명의 실시예들은 단일의 집적 회로 상의 가능한 구현을 포함하는 회로 기반 프로세스들로서 구현될 수도 있다. 당 기술 분야의 숙련자에게 명백한 바와 같이, 회로 소자들의 다양한 함수들은 소프트웨어 프로그램에서의 처리 단계들로서 구현될 수도 있다. 이러한 소프트웨어는 예를 들면 디지털 신호 프로세서, 마이크로 제어기, 또는 범용 컴퓨터에 채용될 수도 있다.
본 발명은 방법들 및 이들 방법들을 실시하기 위한 장치들의 형태로 실시될 수 있다. 본 발명은 또한 플로피 디스켓들, CD-롬들, 하드 드라이브들, 또는 임의의 기계 판독 가능 저장 매체와 같은 유형 매체에 실시된 프로그램 코드의 형태로 실시될 수 있고, 프로그램 코드가 컴퓨터와 같은 기계에 의해 로딩되어 실행될 때 기계는 본 발명을 실시하기 위한 장치가 된다. 본 발명은 또한 예를 들면 기계에 의해 로딩된 저장 매체 내에 저장되거나 전기 배선 또는 케이블을 통해, 광 파이버를 통해, 또는 전자기 복사를 경유하는 바와 같이 소정 전송 매체 또는 캐리어에 의해 전송되는 프로그램 코드의 형태로 실시될 수 있고, 프로그램 코드가 컴퓨터와 같은 기계에 의해 로딩되어 실행될 때 기계는 본 발명을 실시하기 위한 장치가 된다. 범용 프로세서 상에 구현될 때, 프로그램 코드 세그먼트들은 특정 논리 회로들과 유사하게 동작하는 고유 디바이스를 제공하도록 프로세서와 조합된다.
본 발명의 특성을 설명하기 위해 설명되고 도시된 부분들의 상세들, 재료들, 및 배열들의 다양한 변경들이 이하의 청구범위에 표현된 바와 같은 본 발명의 범주로부터 일탈하지 않고 당 기술 분야의 숙련자들에 의해 수행될 수도 있다는 것을 또한 이해할 수 있을 것이다.

Claims (11)

  1. 전치 왜곡 신호(pre-distorted signal)가 증폭기에 인가되어 증폭 신호를 생성할 때, 전치 왜곡이 상기 증폭 신호에서의 의사 송출들(spurious emissions)을 감소시키기 위하여, 상기 전치 왜곡 신호(I', Q')를 생성하도록 크기가 주파수 의존성이 있는 상기 전치 왜곡을 입력 신호(I, Q)에 인가함으로써 상기 증폭 신호에서의 의사 송출들을 감소시키기 위한 방법(500; 800; 900)으로서, 상기 전치 왜곡 신호가,
    (a) 상기 입력 신호를 위한 주파수 성분들의 제 1 세트(도 5의 Ip, Qp; 도 8의 I1, Q1; 도 9의 I2, Q2)에 대응하는 제1 주파수 의존 전치 왜곡 신호를 생성하는 단계(514 내지 520; 814 내지 820; 922 내지 928);
    (b) 상기 입력 신호를 위한 주파수 성분들의 제 2 세트(도 5의 In, Qn; 도 8의 In, Qn; 도 9의 Ip, Qp)에 대응하는 제2 주파수 의존 전치 왜곡 신호를 생성하는 단계(522 내지 528; 822 내지 828; 914 내지 920)로서, 상기 주파수 성분들의 제 1 세트는 상기 주파수 성분들의 제 2 세트와는 상이한, 상기 제2 주파수 의존 전치 왜곡 신호를 생성하는 단계(522 내지 528; 822 내지 828; 914 내지 920); 및
    (c) 상기 전치 왜곡 신호를 생성하도록 상기 제1 및 제2 주파수 의존 전치 왜곡 신호들을 조합하는 단계(512, 812, 912)에 의해 생성되는, 증폭 신호에서의 의사 송출들을 감소시키기 위한 방법.
  2. 제1항에 있어서, 상기 입력 신호로부터 주파수 독립 전치 왜곡 신호(I0, Q0)를 생성하는 단계(506 내지 510; 806 내지 810; 906 내지 910)를 더 포함하며, 상기 주파수 독립 전치 왜곡 신호 및 상기 제1 및 제2 주파수 의존 전치 왜곡 신호들은 상기 전치 왜곡 신호를 생성하도록 조합되는(512, 812, 912), 증폭 신호에서의 의사 송출들을 감소시키기 위한 방법.
  3. 전치 왜곡 신호가 증폭기에 인가되어 증폭 신호를 생성할 때, 전치 왜곡이 상기 증폭 신호에서의 의사 송출들을 감소시키기 위하여, 상기 전치 왜곡 신호(I', Q')를 생성하도록 상기 전치 왜곡을 입력 신호(I, Q)에 인가하기 위한 장치(500; 800; 900)에 있어서,
    (a) 상기 입력 신호로부터 주 전치 왜곡 신호(I0, Q0)를 생성하도록 구성된 제1 신호 처리 경로(506 내지 510; 806 내지 810; 906 내지 910);
    (b) 상기 입력 신호를 위한 주파수 성분들의 제 1 세트(도 5의 Ip, Qp; 도 8의 I1, Q1; 도 9의 I2, Q2)에 대응하는 제1 주파수 의존 전치 왜곡 신호를 생성하도록 구성된 제2 신호 처리 경로(514 내지 520; 814 내지 820; 922 내지 928);
    (c) 상기 입력 신호를 위한 주파수 성분들의 제 2 세트(도 5의 In, Qn; 도 8의 In, Qn; 도 9의 Ip, Qp)에 대응하는 제2 주파수 의존 전치 왜곡 신호를 생성하도록 구성된 제3 신호 처리 경로(522 내지 528; 822 내지 828; 914 내지 920)로서, 상기 주파수 성분들의 제 1 세트는 상기 주파수 성분들의 제 2 세트와는 상이한, 상기 제3 신호 처리 경로(522 내지 528; 822 내지 828; 914 내지 920); 및
    (d) 상기 전치 왜곡 신호를 생성하도록 상기 제1 및 제2 주파수 의존 전치 왜곡 신호들을 상기 주 전치 왜곡 신호와 조합하도록 구성된 조합기(512, 812, 912)를 포함하는, 전치 왜곡을 입력 신호에 인가하기 위한 장치.
  4. 제1항에 있어서,
    상기 전치 왜곡의 위상은 또한 주파수 의존성이 있고,
    상기 입력 신호는 기저 대역 도메인에서 나타내어지고,
    상기 제1 및 제2 주파수 의존 전치 왜곡 신호들은 디지털 도메인에서 생성되는, 증폭 신호에서의 의사 송출들을 감소시키기 위한 방법.
  5. 제1항에 있어서,
    상기 주파수 성분들의 제 1 세트(도 5의 Ip, Qp)는 상기 입력 신호의 포지티브 주파수 성분들에 대응하고;
    상기 주파수 성분들의 제 2 세트(도 5의 In, Qn)는 상기 입력 신호의 네가티브 주파수 성분들에 대응하는, 증폭 신호에서의 의사 송출들을 감소시키기 위한 방법.
  6. 제5항에 있어서,
    상기 제1 주파수 의존 전치 왜곡 신호는:
    (1) 하나 이상의 전치 왜곡 파라미터들의 제1 세트(도 5의 T, U)에 대응하는 하나 이상의 파형들의 제1 세트를 생성하는 단계(516);
    (2) 하나 이상의 미분된 파형들의 제1 세트를 생성하도록 상기 하나 이상의 파형들의 제1 세트를 시간에 대해 미분하는 단계(518); 및
    (3) 상기 제1 주파수 의존 전치 왜곡 신호를 생성하도록 포지티브 주파수 오퍼레이터(520)에 상기 하나 이상의 미분된 파형들의 제1 세트를 인가하는 단계에 의해 생성되고,
    상기 제2 주파수 의존 전치 왜곡 신호는:
    (1) 하나 이상의 전치 왜곡 파라미터들의 제2 세트(도 5의 V, W)에 대응하는 하나 이상의 파형들의 제2 세트를 생성하는 단계(524);
    (2) 하나 이상의 미분된 파형들의 제2 세트를 생성하도록 상기 하나 이상의 파형들의 제2 세트를 시간에 대해 미분하는 단계(526); 및
    (3) 상기 제2 주파수 의존 전치 왜곡 신호를 생성하도록 네가티브 주파수 오퍼레이터(528)에 상기 하나 이상의 미분된 파형들의 제2 세트를 인가하는 단계에 의해 생성되는, 증폭 신호에서의 의사 송출들을 감소시키기 위한 방법.
  7. 제1항에 있어서,
    상기 주파수 성분들의 제 1 세트(도 8의 I1, Q1; 도 9의 I2, Q2)는 상기 입력 신호의 포지티브 및 네가티브 주파수 성분들에 대응하고;
    상기 주파수 성분들의 제 2 세트(도 9의 Ip, Qp)는 단지 상기 입력 신호의 포지티브 주파수 성분들 또는 단지 네가티브 주파수 성분들(도 8의 In, Qn)에만 대응하는, 증폭 신호에서의 의사 송출들을 감소시키기 위한 방법.
  8. 제7항에 있어서,
    상기 제1 주파수 의존 전치 왜곡 신호는:
    (1) 하나 이상의 전치 왜곡 파라미터들의 제1 세트(도 8의 T, U; 도 9의 V, W)에 대응하는 하나 이상의 파형들의 제1 세트를 생성하는 단계(816; 924); 및
    (2) 상기 제1 주파수 의존 전치 왜곡 신호를 생성하도록 상기 하나 이상의 파형들의 제1 세트를 시간에 대해 미분하는 단계(818; 926)에 의해 생성되고;
    상기 제2 주파수 의존 전치 왜곡 신호는:
    (1) 하나 이상의 전치 왜곡 파라미터들의 제2 세트(도 8의 R, S; 도 9의 K, L)에 대응하는 하나 이상의 파형들의 제2 세트를 생성하는 단계(824; 916);
    (2) 하나 이상의 미분된 파형들의 제2 세트를 생성하도록 상기 하나 이상의 파형들의 제2 세트를 시간에 대해 미분하는 단계(826; 918); 및
    (3) 상기 제2 주파수 의존 전치 왜곡 신호를 생성하도록 네가티브 주파수 오퍼레이터(828) 또는 포지티브 주파수 오퍼레이터(920)에 상기 하나 이상의 미분된 파형들의 제2 세트를 인가하는 단계에 의해 생성되는, 증폭 신호에서의 의사 송출들을 감소시키기 위한 방법.
  9. 제3항에 있어서,
    상기 제1 신호 처리 경로는:
    (1) 상기 입력 신호의 포락선 전력(envelope power)에 비례하는 인덱스 값들을 생성하도록 구성된 인덱스 발생기(502; 802; 902);
    (2) 상기 인덱스 값들을 사용하여 제1 및 제2 전치 왜곡 파라미터들(A, B)을 제공하도록 구성된 제1 룩업 테이블(506; 806; 906); 및
    (3) 상기 주 전치 왜곡 신호를 생성하도록 상기 제1 및 제2 전치 왜곡 파라미터들을 상기 입력 신호에 곱하도록 구성된 제1 곱셈기(508; 808; 908)를 포함하고,
    상기 제2 신호 처리 경로는:
    (1) 상기 인덱스 값들을 사용하여 제3 및 제4 전치 왜곡 파라미터들(도 5의 T, U; 도 8의 T, U; 도 9의 V, W)을 제공하도록 구성된 제2 룩업 테이블(514; 814; 922);
    (2) 제1 곱셈 신호를 생성하도록 상기 제3 및 제4 전치 왜곡 파라미터들을 상기 입력 신호에 곱하도록 구성된 제2 곱셈기(516; 816; 924); 및
    (3) 제1 미분 신호들을 생성하도록 상기 제1 곱셈 신호들을 시간에 대해 미분하도록 구성된 제1 미분기(518; 818; 926)를 포함하고,
    상기 제3 신호 처리 경로는:
    (1) 상기 인덱스 값들을 사용하여 제5 및 제6 전치 왜곡 파라미터들(도 5의 V, W; 도 8의 R, S; 도 9의 K, L)을 제공하도록 구성된 제3 룩업 테이블(522; 822; 914);
    (2) 제2 곱셈 신호를 생성하도록 상기 제5 및 제6 전치 왜곡 파라미터들을 상기 입력 신호에 곱하도록 구성된 제3 곱셈기(524; 824; 916); 및
    (3) 제2 미분 신호들을 생성하도록 상기 제2 곱셈 신호들을 시간에 대해 미분하도록 구성된 제2 미분기(526; 826; 918)를 포함하는, 전치 왜곡을 입력 신호에 인가하기 위한 장치.
  10. 제9항에 있어서,
    상기 제2 신호 처리 경로는 상기 제1 주파수 의존 전치 왜곡 신호를 생성하기 위해 상기 제1 미분 신호들을 필터링하도록 구성된 포지티브 주파수 필터(520)를 더 포함하고;
    상기 제3 신호 처리 경로는 상기 제2 주파수 의존 전치 왜곡 신호를 생성하기 위해 상기 제2 미분 신호들을 필터링하도록 구성된 네가티브 주파수 필터(528)를 더 포함하는, 전치 왜곡을 입력 신호에 인가하기 위한 장치.
  11. 제9항에 있어서,
    상기 제1 미분 신호들은 상기 제1 주파수 의존 전치 왜곡 신호이고;
    상기 제3 신호 처리 경로는 상기 제2 주파수 의존 전치 왜곡 신호를 생성하기 위해 상기 제2 미분 신호들을 필터링하도록 구성된 포지티브 주파수 필터(920) 또는 네가티브 주파수 필터(928)를 더 포함하는, 전치 왜곡을 입력 신호에 인가하기 위한 장치.
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