[go: up one dir, main page]

KR101009402B1 - 바이폴라 트랜지스터 및 그의 제조방법 - Google Patents

바이폴라 트랜지스터 및 그의 제조방법 Download PDF

Info

Publication number
KR101009402B1
KR101009402B1 KR1020080110231A KR20080110231A KR101009402B1 KR 101009402 B1 KR101009402 B1 KR 101009402B1 KR 1020080110231 A KR1020080110231 A KR 1020080110231A KR 20080110231 A KR20080110231 A KR 20080110231A KR 101009402 B1 KR101009402 B1 KR 101009402B1
Authority
KR
South Korea
Prior art keywords
layer
base layer
emitter
forming
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020080110231A
Other languages
English (en)
Other versions
KR20100051196A (ko
Inventor
임현철
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080110231A priority Critical patent/KR101009402B1/ko
Publication of KR20100051196A publication Critical patent/KR20100051196A/ko
Application granted granted Critical
Publication of KR101009402B1 publication Critical patent/KR101009402B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/133—Emitter regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/137—Collector regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs

Landscapes

  • Bipolar Transistors (AREA)

Abstract

바이폴라 트랜지스터 및 그의 제조방법이 개시된다. 상기 바이폴라 트랜지스터는 반도체 기판 상의 콜렉터층과, 콜렉터층 내에 배치되고, 일측이 요철 모양으로 돌출된 베이스층 및 베이스층 내에 배치되고, 상기 베이스층의 요철과 소정 간격을 두고 일측이 요철 모양으로 돌출된 에미터층을 포함하고, 상기 에미터층 일측의 요철 모양은 상기 베이스층의 일측의 요철 모양과 동일한 모양인 것을 특징으로 한다. 그러므로, 본 발명은 에미터 및 베이스의 일측을 돌출된 요철 모양으로 형성하여 에미터 및 베이스 접합 면적을 늘림으로써 전류이득을 향상시킬 수 있는 효과가 있다.
에미터, 베이스, 접합 면적

Description

바이폴라 트랜지스터 및 그의 제조방법{Bipolar transistor and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로서, 특히 바이폴라 트랜지스터 및 그의 제조방법에 관한 것이다.
일반적으로, 바이폴라 트랜지스터(Bipolar Junction Transistor, BJT)의 구조에서 중요한 요소 중 한가지는 전류이득이다. 바이폴라 트랜지스터 소자의 전류 이득은 에미터-베이스-콜렉터의 접촉면적과 밀접한 관계를 갖는다.
BJT 소자의 노멀 액티브 모드(normal active mode)에서 콜렉터 전류는 에미터와 베이스 사이에 리버스 바이어스(reverse bias)가 걸렸을 때의 커런트 값인 리버스 새츄레이션 커런트(Is)에 따라 급격하게 증가한다.
베이스 및 에미터 간의 전압은 동일하게 유지하면서 전류 이득을 늘리기 위해서는 Is를 키워야하는데, 이를 위해서는 정션 영역(junction area)의 면적을 키우거나, 베이스 깊이(Base depth)를 줄이는 방법이 있다.
그러나, Base depth를 줄이면 낮은 도우즈(dose)의 베이스로 인하여 에미터와 콜렉터에서의 공핍층(depletion area)끼리 붙을 가능성이 커져 소자의 내압특성 이 나빠지게 된다.
또한, 일반적인 바이폴라 트랜지스터의 제조방법은 제한된 에미터의 면적으로 인하여 충분한 전류 이득을 얻을 수 없는 단점이 있다.
본 발명이 이루고자하는 기술적 과제는 바이폴라 트랜지스터의 디멘젼(dimension)을 증가시키지 않고도 에미터층과 베이스층간의 접합면적을 증가시킬 수 있는 바이폴라 트랜지스터 및 그의 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 바이폴라 트랜지스터는 반도체 기판 상의 콜렉터층과, 콜렉터층 내에 배치되고, 일측이 요철 모양으로 돌출된 베이스층 및 베이스층 내에 배치되고, 상기 베이스층의 요철과 소정 간격을 두고 일측이 요철 모양으로 돌출된 에미터층을 포함하고, 상기 에미터층 일측의 요철 모양은 상기 베이스층의 일측의 요철 모양과 동일한 모양인 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 바이폴라 트랜지스터의 제조방법은 반도체 기판 상에 콜렉터층을 형성하는 단계와, 상기 콜렉터층 내에 일측이 요철 모양으로 돌출된 베이스층을 형성하는 단계 및 상기 베이스층 내에 일측이 요철 모양으로 돌출된 에미터층을 형성하는 단계를 포함하고, 상기 베이스층을 형성하는 단계는 상기 기판상에 일측이 평평한 1차 베이스층을 형성하기 위해 불순물을 도핑하는 단계와, 상기 기판 상에 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 마스크로 상기 1차 베이스층의 하단에 추가로 불순물을 도핑하여 일측이 돌출된 요철 모양의 2차 베이스층을 형성하는 단계를 포함함을 특징으로 한다.
본 발명의 실시 예에 따른 바이폴라 트랜지스터 및 그 제조 방법은 에미터 및 베이스의 일측을 돌출된 요철 모양으로 형성하여 에미터 및 베이스 접합 면적을 늘림으로써 전류이득을 향상시킬 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명의 일실시예에 의한 바이폴라 트랜지스터를 도시한 도면이다.
도 1을 참조하면, 반도체 기판(미도시) 상에 컬렉터층(200)이 배치된다. 컬렉터층(200)은 제 1 도전형의 단결정 실리콘층일 수 있다. 컬렉터층(200) 내에 제 2 도전형의 베이스층(310)이 배치되고, 베이스층(310) 내에 제 1 도전형의 에미터층(400)이 배치된다.
여기서, 베이스층(310)은 반도체 기판을 향하는 방향으로 요철 모양을 갖는다. 또한, 베이스층(310) 내에 형성되는 에미터층(410)도 반도체 기판을 향하는 방향으로 요철 모양을 갖고, 에미터층(410)의 요철 굴곡은 베이스층(310)의 요철 굴곡과 동일하게 형성될 수 있다.
따라서, 베이스층(310) 및 에미터층(410)이 요철 굴곡을 가짐으로써, 베이스층(310)과 에미터층(410)의 접합 면적이 증가하여 전류이득을 향상시킬 수 있다.
또한, 에미터층(410)과 콜렉터층(310)의 일측이 너무 가까우면 내압특성이 나빠지게 되기 때문에 에미터(410)의 요철 굴곡에 따라 베이스층(310)에 동일한 요철 굴곡을 갖게 함으로써, 에미터층(410)과 콜렉터층(310)의 각 일측 간에 거리를 둘 수 있다.
이하, 도 2a 내지 도 2e를 참조하여 본 발명의 일 실시예에 의한 바이폴라 트랜지스터의 제조방법을 설명한다.
도 2a를 참조하면, 반도체 기판 상에 콜렉터층(200)을 형성한다. 예를 들어, 반도체 기판 상에 단결정 실리콘층을 에피택셜 성장시켜 형성할 수 있다. 콜렉터층(200)은 N-타입 도전형의 불순물들로 도핑된다. 이 경우에, N-타입의 불순물들은 콜렉터층(200)을 에피택셜 성장시키는 동안에 인시투(in-situ) 도핑될 수 있다.
그리고, 콜렉터층(200)의 소정 영역 위에 별도의 제 1 감광막 패턴(미도시)를 이용하여 P-타입으로 도핑하여 1차적으로 일측이 고른 베이스층(300)을 형성한다.
도 2b에 도시된 바와 같이, 기판 상에 베이스층(300)의 소정 부위에 제 2 감광막 패턴(미도시)을 형성한 다음, 제 2 감광막 패턴(250)을 이온주입 마스크로 이용하여 콜렉터층(200) 내에 추가로 P-타입 불순물을 도핑하여 돌출된 베이스층(310)을 형성한다.
여기서, 제 2 감광막 패턴(250)은 베이스층(300)의 일측이 요철 모양으로 돌출되도록 형성되고, 이에 따라 베이스층(310)의 일측은 돌출된 요철 모양을 갖게된다.
즉, 이러한 공정으로 베이스층(300)보다 일측이 돌출된 베이스층(310)은 추가적으로 형성된 도핑된 요철 영역만큼 넓은 면적을 갖게 된다.
도 2c에 도시된 바와 같이, 베이스층(310) 상에 제 3 감광막 패턴(350)을 형성하고, 베이스층(310) 내에 에미터층(410)을 형성하기 위해 임플란트 공정을 이용하여 에미터층(410)을 형성한다.
여기서, 돌출된 에미터층(410)의 요철 굴곡은 베이스층(310)의 굴곡과 소정 간격을 유지하기 위하여 제 3 감광막 패턴(350)의 간격을 제 2 감광막 패턴과 동일하게 할 수 있다.
도 2d에 도시된 바와 같이, 애싱 공정(ashing)을 이용하여 제 3 감광막 패턴(350)을 제거한 후, 에미터층(410)을 형성하기 위한 영역의 마스크로써 기판 상에 제 4 감광막 패턴(450)을 형성한다.
도 2e에 도시된 바와 같이, 에미터층(410) 형성을 위한 임플란트 공정 후, 애싱 공정으로 제 4 감광막 패턴(450)을 제거한다.
제 4 감광막 패턴(450)을 제거한 후 열공정을 진행하여 주입된 불순물을 확산시켜 에미터층(410)이 형성되도록 한다. 상기 열공정은 요철 모양의 에미터층(410) 및 베이스층(310)을 형성하기 위한 공정의 에너지보다 낮은 에너지로 수행함이 바람직하다.
상술한 바와 같이, 본 발명의 일 실시예에 의하면, 임플란트 공정을 통하여 베이스층(310)의 일측을 돌출된 요철 모양으로 형성한 후, 베이스층(310) 내에 에미터층(410) 베이스층(310)의 돌출된 요철 모양에 따라 동일한 요철 모양으로 접합을 형성하게 함으로써, 그들 간에 접합 면적을 얻게 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 바이폴라 트랜지스터의 단면도.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 바이폴라 트랜지스터의 제조를 위한 공정 단면도.

Claims (7)

  1. 반도체 기판 상의 콜렉터층;
    상기 콜렉터층 내에 배치되고, 일측이 요철 모양으로 돌출된 베이스층; 및
    상기 베이스층 내에 배치되고, 상기 베이스층의 요철과 소정 간격을 두고 일측이 요철 모양으로 돌출된 에미터층을 포함하고,
    상기 에미터층 일측의 요철 모양은
    상기 베이스층의 일측의 요철 모양과 동일한 모양임을 특징으로 하는 바이폴라 트랜지스터.
  2. 삭제
  3. 반도체 기판 상에 콜렉터층을 형성하는 단계;
    상기 콜렉터층 내에 일측이 요철 모양으로 돌출된 베이스층을 형성하는 단계; 및
    상기 베이스층 내에 일측이 요철 모양으로 돌출된 에미터층을 형성하는 단계를 포함하고,
    상기 베이스층을 형성하는 단계는
    상기 기판 상에 일측이 평평한 1차 베이스층을 형성하기 위해 불순물을 도핑하는 단계;
    상기 기판 상에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 1차 베이스층의 하단에 추가로 불순물을 도핑하여 일측이 돌출된 요철 모양의 2차 베이스층을 형성하는 단계를 포함함을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 에미터층을 형성하는 단계는
    상기 기판 상에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 일측이 요철 모양으로 돌출된 에미터층이 되도록 불순물을 주입하는 단계;
    상기 감광막 패턴을 제거하고, 열공정을 진행하여 주입된 상기 불순물을 확산시키는 단계;
    를 포함함을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 열공정은
    상기 에미터층 및 베이스층을 형성하기 위한 공정의 에너지보다 낮은 에너지 로 수행함을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  7. 제 3 항에 있어서,
    상기 에미터층 일측의 요철 모양은
    상기 베이스층의 일측의 요철 모양과 동일한 모양으로 형성됨을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
KR1020080110231A 2008-11-07 2008-11-07 바이폴라 트랜지스터 및 그의 제조방법 Expired - Fee Related KR101009402B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080110231A KR101009402B1 (ko) 2008-11-07 2008-11-07 바이폴라 트랜지스터 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080110231A KR101009402B1 (ko) 2008-11-07 2008-11-07 바이폴라 트랜지스터 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20100051196A KR20100051196A (ko) 2010-05-17
KR101009402B1 true KR101009402B1 (ko) 2011-01-19

Family

ID=42276999

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080110231A Expired - Fee Related KR101009402B1 (ko) 2008-11-07 2008-11-07 바이폴라 트랜지스터 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR101009402B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065617A (ja) * 1992-06-23 1994-01-14 Mitsubishi Electric Corp 半導体装置とその製造方法
JPH07176540A (ja) * 1993-12-20 1995-07-14 Nec Corp 半導体装置およびその製造方法
US5455185A (en) 1991-02-08 1995-10-03 Siemens Aktiengesellschaft Method for manufacturing a bipolar transistor having base and collector in a vertical sequence

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455185A (en) 1991-02-08 1995-10-03 Siemens Aktiengesellschaft Method for manufacturing a bipolar transistor having base and collector in a vertical sequence
JPH065617A (ja) * 1992-06-23 1994-01-14 Mitsubishi Electric Corp 半導体装置とその製造方法
JPH07176540A (ja) * 1993-12-20 1995-07-14 Nec Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20100051196A (ko) 2010-05-17

Similar Documents

Publication Publication Date Title
CN102903633B (zh) 用于制备阳极短路的场阑绝缘栅双极晶体管的方法
TWI690081B (zh) 引入外延層場闌區的反向傳導igbt及其製備方法
US8847224B2 (en) Fin-based bipolar junction transistor and method for fabrication
KR101228367B1 (ko) 바이폴라 트랜지스터와 그 제조 방법
JP5558243B2 (ja) 半導体装置
KR100928204B1 (ko) 실리콘 에피층을 이용한 ｃｍｏｓ 기반의 평판형 애벌란시포토다이오드 및 그 제조 방법
US9048210B2 (en) Transistors and methods of manufacturing the same
US9508869B2 (en) High voltage depletion mode N-channel JFET
JP7295867B2 (ja) 高電流能力を有するフィーダ設計
JP2002043573A (ja) 半導体装置および半導体装置の製造方法
JPH1074945A (ja) 半導体装置及びその製造方法
KR101009402B1 (ko) 바이폴라 트랜지스터 및 그의 제조방법
CN102881588B (zh) 一种双极结型晶体管的制作方法
CN118335773A (zh) 用于在n掺杂的sic层中制造p掺杂栅格的方法
TW202303710A (zh) 晶圓及晶圓的製造方法
JP2001298187A (ja) 高電圧トランジスタの製造方法
WO2014132616A1 (ja) 半導体装置及びその製造方法
JP4065135B2 (ja) 半導体装置の製造方法
JP2004335758A (ja) ダイオード素子及びその製法
JP2729870B2 (ja) 可変容量ダイオードとその製造方法
JPH05102173A (ja) 半導体基板の製法
JP2000058834A (ja) 導電性強化型ｍｏｓ―ゲ―ト半導体装置の製造方法
CN106997898B (zh) 半导体结构及其制备方法
CN107230628A (zh) 氮化镓场效应晶体管及其制造方法
KR0163876B1 (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20140113

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20140113

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000