KR101006506B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 소자분리막에 의해 한정된 실리콘 기판의 액티브 영역 상에 실리콘 재질의 게이트를 형성하는 단계와, 상기 게이트 및 기판 내에 산화 속도를 늦춰주는 N2 이온주입을 수행하는 단계와, 상기 게이트 형성시의 식각 데미지를 제거해주기 위해 게이트 재산화 공정을 수행하여 기판 표면 및 게이트 표면에 제1두께로 산화막을 성장시킴과 동시에 상기 게이트 측벽에 상기 제1두께 보다 두꺼운 제2두께로 산화막을 성장시키는 단계와, 상기 기판 결과물에 LDD 이온주입을 수행하는 단계와, 상기 기판 결과물 상에 질화막을 증착하는 단계와, 상기 질화막과 산화막을 블랭킷 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계와, 상기 기판 전면에 소오스/드레인 이온주입을 수행하는 단계와, 상기 기판 결과물을 어닐링하여 게이트 양측의 기판 표면 내에 LDD 영역을 갖는 소오스/드레인 영역을 형성하는 단계를 포함한다. 본 발명에 따르면, N 이온주입 및 게이트 재산화 공정을 통해 게이트 폴리 측벽에서 산화막이 상대적으로 두껍게 성장되도록 하고, 이를 LDD 이온주입시의 이온주입 장벽으로 이용함으로써, 단채널효과 및 역단채널효과를 효과적으로 개선시킬 수 있으며, 특히, 단위 공정들이 생략 가능하도록 만듦으로써 공정 단순화를 이룰 수 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}

도 1은 노치드 트랜지스터 구조를 도시한 사진.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 실리콘 기판 2 : 소자분리막

3 : 게이트산화막 4 : 폴리실리콘막

5 : 게이트 6 : 산화막

7 : 스페이서 8 : 소오스/드레인 영역

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 단채널효과(short channel effect)를 개선하면서 공정 단순화를 이룰 수 있는 반도체 소자의 제조방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라 소자 특성 및 공정 신뢰성을 확보하기 위한 다양한 기술들이 제안되고 있다. 특히, 0.13㎛ 및 0.15㎛급 소자를 제조 함에 있어서 pMOS에서는 단채널효과(short channel effect)가 큰 문제가 되고 있는 바, 이를 해결할 수 있는 다양한 기술들이 제안되고 있다.

한 예로, 단채널효과를 억제하기 위해 초저 에너지(ultra low energy) 이온주입기 및 스파이크 급속열처리(spike RTA) 등 저온 활성화 장비를 이용하고 있다. 그러나, 이들 만으로는 현재의 소자 특성을 만족시키기란 쉽지 않다.

이와 같은 기술적 한계를 극복하기 위한 한가지 방법으로 노치드 트랜지스터 (notched transistor) 구조가 제안되었으며, ["A 100㎚ CMOS technology sidewall-notched 40㎚ transistor and SiC-capped Cu-/VLK interconnects for high performance microprocessor application" VLSI Technolpgy Digest of Technical Paper 2002 Symposium, 2002 pp 66-67, T.Sugii, et al.]에 이를 이용하여 40㎚ pMOS 를 제조하는 방법이 발표되었다.

상기 문헌에 따르면, 도 1에 도시된 바와 같은 노치드 트랜지스터 구조를 이용하여 실질적인 게이트 CD(critical dimension)를 증대시킴으로써 LDD 이온주입 및 후속 열처리시에 소오스-드레인간의 펀치스루(punchthrough)를 막을 수 있으며, 그래서, 0.13㎛ 및 0.15㎛급 소자를 안정적으로 제조할 수 있다.

그러나, 전술한 방법을 자세하게 도시하고 설명하지는 않았지만, 그 제조시, 박막 산화막과 박막 질화막의 증착, 질화막 에치백 및 산화막 습식 식각 공정 등 추가 공정이 많기 때문에 전체 공정 절차가 복잡해지는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 단채널효과를 개선하면서도 공정 단순화를 이룰 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막에 의해 한정된 실리콘 기판의 액티브 영역 상에 실리콘 재질의 게이트를 형성하는 단계; 상기 게이트 및 기판 내에 산화 속도를 늦춰주는 N2 이온주입을 수행하는 단계; 상기 게이트 형성시의 식각 데미지를 제거해주기 위해 게이트 재산화 공정을 수행하여 기판 표면 및 게이트 표면에 제1두께로 산화막을 성장시킴과 동시에 상기 게이트 측벽에 상기 제1두께 보다 두꺼운 제2두께로 산화막을 성장시키는 단계; 상기 기판 결과물에 LDD 이온주입을 수행하는 단계; 상기 기판 결과물 상에 질화막을 증착하는 단계; 상기 질화막과 산화막을 블랭킷 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 기판 전면에 소오스/드레인 이온주입을 수행하는 단계; 및 상기 기판 결과물을 어닐링하여 게이트 양측의 기판 표면 내에 LDD 영역을 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

여기서, 상기 N 이온주입은 소오스로서 N+ 또는 N2+를 이용하여 수행하며, N2+ 이온주입은 에너지를 100keV 이하로 하면서 도우즈량을 5E13∼3E15원자/㎤로 하여 수행한다.

또한, 본 발명의 방법은 상기 LDD 이온주입을 수행하는 단계 후, 그리고, 상기 스페이서를 형성하는 단계 전, 데미지를 제거하기 위한 RTP(Rapid Thermal Process)를 추가로 수행할 수 있다.

본 발명에 따르면, N 이온주입 및 게이트 재산화 공정을 통해 게이트 폴리 측벽에서 산화막이 상대적으로 두껍게 성장되도록 하고, 이를 LDD 이온주입시의 이온주입 장벽으로 이용함으로써, 단채널효과 및 역단채널효과를 효과적으로 개선시킬 수 있으며, 특히, 단위 공정들이 생략 가능하도록 만듦으로써 공정 단순화를 이룰 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

본 발명은 N이 함유된 실리콘의 산화 속도가 그렇지 않은 실리콘의 산화 속도 보다 느리다는 성질을 이용하여, 게이트 형성후에 N을 이온주입하여 후속하는 게이트 재산화 공정시 기판 액티브 영역 보다 게이트 폴리의 측벽에서 더 두껍게 산화막 성장이 이루어지도록 하며, 그리고, 이렇게 상대적으로 두껍게 성장된 게이트 폴리 측벽의 산화막을 마스크로 이용하여 후속하는 이온주입 공정을 진행한다.

이 경우, 본 발명의 방법은 게이트 측벽에 별도의 스페이서 형성을 위한 산화막을 증착하지 않아도 되므로, 종래와 비교해서 공정 단순화를 이룰 수 있다.

특히, 게이트 폴리의 측벽에 형성된 산화막을 마스크로 이용하는 바, LDD 이온주입시에 이온주입을 깊게, 또한, 많은 양을 이온주입해도 단채널효과에 상대적으로 강해지게 된다.

아울러, 일반적인 방법을 사용할 경우, 포켓 이온주입시 게이트 밑 영역의 웰 농도가 국부적으로 높아짐으로써 역단채널효과(reverse short channel effect) 가 일어나게 되지만, 본 발명의 방법은 이러한 역단채널효과 또한 줄일 수 있다.

자세하게, 이하에서는 도 2a 내지 도 2d를 참조해서 본 발명에 따른 반도체 소자의 제조방법을 간략하게 설명하도록 한다.

도 2a를 참조하면, 실리콘 기판(1)의 필드 영역에 얕은 트렌치 분리(Shallow Trench Isolation) 공정에 따라 소자분리막(2)을 형성한 후, 기판(1) 내에 웰 이온주입 및 채널 이온주입을 차례로 수행한다.

그런다음, 기판(1)의 전면 상에 차례로 게이트산화막(3)과 폴리실리콘막(4)을 형성한 후, 이들을 식각하여 소자분리막(2)에 의해 한정된 기판 액티브 영역 상에 게이트(5)를 형성한다.

이어서, 상기 기판 결과물 전면에 수직으로 N을 이온주입한다. 이때, 상기 N 이온주입은 N+ 또는 N2+를 모두 이용할 수 있으며, N2+ 기준으로 에너지를 100keV 이하로 하면서 도우즈량을 5E13∼3E15원자/㎤ 정도로 하여 수행한다.

도 2b를 참조하면, 게이트 식각시의 식각 데미지를 제거하기 위해 기판 결과물에 대해 게이트 재산화(gate reoxidation) 공정을 진행한다. 여기서, 상기 게이트 재산화 공정으로 인해 기판 액티브 표면 및 게이트 표면에는 산화막(6)이 형성되며, 이때, 실리콘의 산화 속도는 N 이온을 함유한 경우에 느리다는 성질에 따라 기판 액티브 영역의 표면 및 게이트 상부 표면에서는 산화막(6)이 상대적으로 얇게 성장되는 반면, N2 이온주입시 상대적으로 N 이온이 적게 이온주입되거나 이온주입되지 못한 게이트(5)의 측벽에서는 산화막(6)이 상대적으로 두껍게 성장된다.

한편, 상기 게이트 재산화의 결과로 게이트의 측벽 일부가 산화되고, 이는 게이트로 작용하지 않는 바, 실질적으로 게이트 CD는 감소하게 되며, 그래서, 리소그라피 툴로 디파인할 수 있는 것 보다 작은 미세 CD의 게이트, 즉, 소자를 구현할 수 있게 된다.

도 2c를 참조하면, 게이트(5)의 측벽에 상대적으로 두껍게 성장된 산화막(6)이 성장된 상태로 LDD 이온주입을 수행한다. 여기서, 상기 산화막(6)은 게이트 측벽에서는 두껍고 LDD 영역, 즉, 기판 표면에서는 얇기 때문에, 이온주입된 도펀트들이 측면 확산되더라도 소오스와 드레인간의 펀치스루 마진을 갖게 할 수 있으며, 아울러, 이온주입 에너지를 높이지 않아도 되어 도펀트 프로파일(dopant profile)을 정확하고 가파르게(steep) 제어할 수 있다.

이어서, 상기 LDD 이온주입이 수행된 기판 결과물에 대해 RTP(Rapid Thermal Process)를 수행한다. 이때, 상기 RTP는 후속 스페이서 물질 증착시 이온주입에 의해 형성된 결함에 의한 도펀트의 TED(Trasient Enhanced Diffusion) 현상을 막기 위한 것으로, 생략 가능하다.

도 2d를 참조하면, 스페이서 형성을 위해 필요한 질화막을 증착한다. 그런다음, 질화막 및 산화막을 블랭킷 식각하여 게이트(5)의 양측벽에 스페이서(7)를 형성한다. 그런다음, 상기 기판 전면에 소오스/드레인 이온주입을 수행하고, 연이어, 어닐링을 행하여 스페이서(7)를 포함한 게이트 양측의 기판 표면에 LDD 영역을 갖는 소오스/드레인 영역(8)을 형성한다.

이후, 공지된 일련의 후속 공정들을 진행하여 본 발명의 반도체 소자를 완성한다.

이상에서와 같이, 본 발명은 게이트 형성후에 N 이온주입을 행하여 후속하는 게이트 재산화 공정에서 게이트 폴리 측벽에서 산화막이 두껍게 성장되도록 하고, 이를 LDD 이온주입시의 이온주입 장벽으로 이용함으로써, 단채널효과 및 역단채널효과를 효과적으로 개선시킬 수 있으며, 특히, 단위 공정들을 일부 생략함으로써 공정 단순화를 이룰 수 있다.

또한, 본 발명은 실질적인 게이트 CD를 산화를 이용해서 줄일 수 있으므로, 상대적으로 더 큰 게이트 CD를 디파인하는 리소그라피 장비로도 더 작은 CD의 소자를 구현할 수 있으며, 그래서, 고집적 소자의 제조에 유용하게 적용할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

1. 소자분리막에 의해 한정된 실리콘 기판의 액티브 영역 상에 실리콘 재질의 게이트를 형성하는 단계;

   상기 게이트 및 기판 내에 산화 속도를 늦춰주는 N 이온주입을 수행하는 단계;

   상기 게이트 형성시의 식각 데미지를 제거해주기 위해 게이트 재산화 공정을 수행하여 기판 표면 및 게이트 표면에 제1두께로 산화막을 성장시킴과 동시에 상기 게이트 측벽에 상기 제1두께 보다 두꺼운 제2두께로 산화막을 성장시키는 단계;

   상기 기판 전면에 LDD 이온주입을 수행하는 단계;

   상기 LDD 이온주입이 수행된 기판 결과물에 대해 RTP(Rapid Thermal Process)를 수행하는 단계;

   상기 기판 결과물 상에 질화막을 증착하는 단계;

   상기 질화막과 산화막을 블랭킷 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계;

   상기 기판 전면에 소오스/드레인 이온주입을 수행하는 단계; 및

   상기 기판 결과물을 어닐링하여 게이트 양측의 기판 표면 내에 LDD 영역을 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 N 이온주입은 소오스로서 N+ 또는 N2+를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 2 항에 있어서, 상기 N2+ 이온주입은 에너지를 100keV 이하로 하면서 도우즈량을 5E13∼3E15원자/㎤로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 삭제

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