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KR100972704B1 - Method of forming contact plug of semiconductor device - Google Patents

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KR100972704B1
KR100972704B1 KR1020070064545A KR20070064545A KR100972704B1 KR 100972704 B1 KR100972704 B1 KR 100972704B1 KR 1020070064545 A KR1020070064545 A KR 1020070064545A KR 20070064545 A KR20070064545 A KR 20070064545A KR 100972704 B1 KR100972704 B1 KR 100972704B1
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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층 상에 패터닝 된 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각 마스크로 이용한 식각 공정으로 상기 절연층을 식각하여 상기 절연층에 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 상기 절연층 상에 시드막을 형성하는 단계와, 상기 콘택홀에 제1 콘택 플러그층을 형성하는 단계와, 상기 제1 콘택 플러그층에 대해 수직한 방향으로 실시되는 이방성 식각 공정으로 상기 콘택홀의 개구부에 형성된 상기 제1 콘택 플러그층을 제거하는 단계 및 상기 콘택홀이 채워지도록 제2 콘택 플러그층을 형성하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하기 때문에, 심(seam)이 발생되지 않는 콘택 플러그를 형성할 수 있다.The present invention relates to a method for forming a contact plug of a semiconductor device, the method comprising: forming an insulating layer on a semiconductor substrate, forming a patterned hard mask on the insulating layer, and etching using the hard mask as an etching mask Etching the insulating layer to form a contact hole in the insulating layer, forming a seed layer on the insulating layer including the contact hole, and forming a first contact plug layer in the contact hole. Removing the first contact plug layer formed in the opening of the contact hole by an anisotropic etching process performed in a direction perpendicular to the first contact plug layer, and forming a second contact plug layer to fill the contact hole. And forming a contact plug so as to form a contact plug in which a seam is not generated. Can.

텅스텐, 콘택 플러그, 심, 오버행 Tungsten, Contact Plug, Shim, Overhang

Description

반도체 소자의 콘택 플러그 형성 방법{Method of forming contact plug in semiconductor device}Method of forming contact plug in semiconductor device

도 1a 내지 도 1j는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1J are cross-sectional views of a device for explaining a method for forming a contact plug of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 반도체 기판 104 : 제1 절연층102 semiconductor substrate 104 first insulating layer

106 : 하드 마스크 108 : 금속 장벽층106: hard mask 108: metal barrier layer

110 : 시드막 112 : 제1 콘택 플러그층110: seed film 112: first contact plug layer

114 : 제2 콘택 플러그층 116 : 제2 절연층114: second contact plug layer 116: second insulating layer

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 특히 콘택홀을 도전 물질로 매립할 때 결함이 발생되는 것을 방지할 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.The present invention relates to a method of forming a contact plug of a semiconductor device, and more particularly, to a method of forming a contact plug of a semiconductor device capable of preventing defects from occurring when a contact hole is filled with a conductive material.

반도체 소자 중 플래시 메모리(flash memory)는 전원이 차단되었을 때 데이터를 보관할 수 있는 불휘발성 메모리 중의 하나이다. 플래시 메모리는 전기적으로 프로그램(program)과 소거(erase)가 가능하며 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 특징을 갖는다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해서 크게 NOR 플래시 메모리와 NAND 플래시 메모리로 나뉜다. NOR 플래시 메모리는 복수의 워드 라인(word line)이 병렬로 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하여 고속의 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면 NAND 플래시 메모리는 복수의 메모리 셀 트랜지스터(memory cell transistor)가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스(source)와 드레인(drain)에 연결되어 있는 구조로서 고집적 데이터 보관 응용 분야에서 주로 사용된다.Among memory devices, flash memory is one of nonvolatile memories capable of storing data when power is cut off. The flash memory is electrically programmable and erased, and does not require a refresh function to rewrite data at regular intervals. Such flash memory devices are classified into NOR flash memory and NAND flash memory according to the cell structure and operating conditions. NOR flash memory is mainly used in applications that require high-speed operation because a plurality of word lines are connected in parallel and can be programmed and erased at an arbitrary address. NAND flash memory, on the other hand, is a structure in which a plurality of memory cell transistors are connected in series to form one string, and one string is connected to a source and a drain. Mainly used in data archiving applications.

이러한 NAND 플래시 메모리에서, 소스/드레인 영역이 형성된 반도체 기판과 금속 배선 사이를 연결하는 소스/드레인 콘택 플러그는, 주로 반도체 기판과 금속 배선 사이에 절연층을 형성한 뒤 절연층에 콘택홀을 형성하고 콘택홀을 도전 물질, 예를 들면 텅스텐으로 갭필하여 소스/드레인 콘택 플러그를 형성한다. 그런데, 메모리가 점차 고집적화되고 초소형화됨에 따라 콘택홀의 폭이 점차 좁아지고, 이에 따라 콘택홀을 텅스텐으로 갭필(gap fill)할 때 오버행이 발생되어 콘택 플러그 내부에 심(seam)이 발생될 수 있다. 이렇게 발생되는 심은 후속하는 평탄화 공정시 사용되는 슬러리(slurry)의 H2O2로 인하여 심 주위의 텅스텐이 손실될 수 있다.In such a NAND flash memory, a source / drain contact plug connecting a metal substrate and a semiconductor substrate having a source / drain region formed therebetween mainly forms an insulating layer between the semiconductor substrate and the metal wiring and then forms contact holes in the insulating layer. The contact holes are gapfilled with a conductive material, for example tungsten, to form source / drain contact plugs. However, as the memory is increasingly integrated and miniaturized, the width of the contact hole is gradually narrowed. Accordingly, when the contact hole is gap-filled with tungsten, an overhang may occur and a seam may be generated inside the contact plug. . The shims thus generated may lose tungsten around the shims due to the H 2 O 2 of the slurry used in subsequent planarization processes.

본 발명은 콘택홀을 도전 물질로 갭필한 뒤 이때 발생되는 오버행을 제거하 고 다시 도전 물질로 나머지 콘택홀을 갭필함으로써, 심이 발생되지 않는 콘택 플러그를 형성할 수 있다.The present invention can form a contact plug in which a seam is not generated by gapfilling a contact hole with a conductive material and then removing an overhang generated at this time and gapfilling the remaining contact hole with a conductive material.

본 발명의 일실시예에 다른 반도체 소자의 콘택 플러그 형성 방법은, 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층 상에 패터닝 된 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각 마스크로 이용한 식각 공정으로 상기 절연층을 식각하여 상기 절연층에 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 상기 절연층 상에 시드막을 형성하는 단계와, 상기 콘택홀에 제1 콘택 플러그층을 형성하는 단계와, 상기 제1 콘택 플러그층에 대해 수직한 방향으로 실시되는 이방성 식각 공정으로 상기 콘택홀의 개구부에 형성된 상기 제1 콘택 플러그층을 제거하는 단계 및 상기 콘택홀이 채워지도록 제2 콘택 플러그층을 형성하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.In another embodiment, a method of forming a contact plug in a semiconductor device may include forming an insulating layer on a semiconductor substrate, forming a patterned hard mask on the insulating layer, and etching the hard mask. Forming a contact hole in the insulating layer by etching the insulating layer by using an etching process, forming a seed layer on the insulating layer including the contact hole, and forming a first contact plug layer in the contact hole. Removing the first contact plug layer formed in the opening of the contact hole by an anisotropic etching process in a direction perpendicular to the first contact plug layer, and forming a second contact to fill the contact hole. Forming a plug layer to form a contact plug.

상기 제1 콘택 플러그층은 물리 기상 증착 방법으로 형성될 수 있다. 상기 제2 콘택 플러그층은 화학 기상 증착 방법으로 형성될 수 있다. 상기 제1 콘택 플러그층 또는 상기 제2 콘택 플러그층은 텅스텐으로 형성할 수 있다. 상기 콘택홀의 개구부에 형성된 상기 제1 콘택 플러그층의 오버행을 제거할 수 있다. 상기 하드 마스크는 물리 기상 증착 방법으로 형성되는 텅스텐으로 형성할 수 있다. 상기 하드 마스크는 1000∼1200Å의 두께로 형성할 수 있다. 상기 시드막은 WSix로 형성할 수 있다. 상기 시드막은 20∼50Å의 두께로 형성할 수 있다. 상기 시드막을 형성하기 전에 상기 절연층 상에 금속 장벽층을 형성하는 단계를 더욱 포함할 수 있다. 상기 금속 장벽층은 Ti/TiN의 적층막으로 형성할 수 있다. 상기 금속 장벽층은 20∼50Å의 두께로 형성할 수 있다.The first contact plug layer may be formed by a physical vapor deposition method. The second contact plug layer may be formed by a chemical vapor deposition method. The first contact plug layer or the second contact plug layer may be formed of tungsten. An overhang of the first contact plug layer formed in the opening of the contact hole may be removed. The hard mask may be formed of tungsten formed by a physical vapor deposition method. The hard mask may be formed to a thickness of 1000 to 1200 GPa. The seed layer may be formed of WSix. The seed film may be formed to a thickness of 20 ~ 50Å. The method may further include forming a metal barrier layer on the insulating layer before forming the seed layer. The metal barrier layer may be formed of a laminated film of Ti / TiN. The metal barrier layer may be formed to a thickness of 20 to 50 kPa.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.1A to 1I are cross-sectional views illustrating a device for explaining a method for forming a contact plug of a semiconductor device according to the present invention.

도 1a를 참조하면, 통상의 공정을 통해 트랜지스터나 플래시 메모리 셀, 소스 및 드레인 영역과 같은 여러 요소(도시하지 않음)가 형성된 반도체 기판(102) 상에 제1 절연층(104)을 형성한다. 제1 절연층(104)은 반도체 기판(102)상에 형성된 여러 요소(도시하지 않음)들을 완전히 덮을 수 있는 두께로 형성하며, 산화막으로 형성하는 것이 바람직하다. 제1 절연층(104) 상에는 하드 마스크(106)를 형성한다. 하드 마스크(106)는 물리 기상 증착(Physical Vapor Deposition; PVD) 방법을 이용한 텅스텐(W)으로 형성하며, 1000∼1200Å의 두께로 형성하는 것이 바람직하다. Referring to FIG. 1A, a first insulating layer 104 is formed on a semiconductor substrate 102 on which various elements (not shown), such as a transistor or a flash memory cell, a source and a drain region, are formed through a conventional process. The first insulating layer 104 is formed to a thickness that can completely cover the various elements (not shown) formed on the semiconductor substrate 102, and is preferably formed of an oxide film. The hard mask 106 is formed on the first insulating layer 104. The hard mask 106 is formed of tungsten (W) using a physical vapor deposition (PVD) method, and preferably, the hard mask 106 is formed to a thickness of 1000 to 1200 kPa.

도 1b를 참조하면, 콘택 플러그가 형성될 제1 절연층(104)의 일부가 오픈되도록 하드 마스크(106)에 대해 패터닝을 실시한다.Referring to FIG. 1B, the hard mask 106 is patterned to open a part of the first insulating layer 104 on which the contact plug is to be formed.

도 1c를 참조하면, 하드 마스크(106)를 이용하는 식각 공정으로 콘택 플러그가 형성되는 영역의 제1 절연층(104)을 식각하여 콘택홀(A)을 형성한다. 콘택홀(A)의 하부에는 반도체 기판(102)의 일부, 예를 들면 접합 영역이 노출된다. 이때, 하드 마스크(106)가 일부 식각되어 200∼500Å 두께가 잔류한다.Referring to FIG. 1C, a contact hole A is formed by etching the first insulating layer 104 in the region where the contact plug is formed by an etching process using the hard mask 106. A portion of the semiconductor substrate 102, for example, a junction region, is exposed under the contact hole A. FIG. At this time, the hard mask 106 is partially etched, leaving a thickness of 200 to 500 mm 3.

도 1d를 참조하면, 콘택홀(A)을 포함하는 반도체 기판(102) 상에 금속 장벽층(barrier metal layer; 108)을 형성한다. 금속 장벽층(108)은 콘택홀(A)의 형상을 유지할 수 있는 최소한의 두께, 예를 들면 20∼50Å로 형성하는 것이 바람직하다. 특히, 콘택홀(A) 측벽에 대한 스텝 커버리지(step coverage)가 좋지 않은 방식으로 금속 장벽층(108)을 형성한다. 금속 장벽층(108)은 금속 장벽층(108)상에 형성되는 금속층이 하부로 확산되는 것을 방지하며 저항을 감소시킬 수 있다. 금속 장벽층(108)은 티탄/질화티탄(Ti/TiN)의 적층막으로 형성하는 것이 바람직하다. Referring to FIG. 1D, a barrier metal layer 108 is formed on the semiconductor substrate 102 including the contact hole A. Referring to FIG. The metal barrier layer 108 is preferably formed to a minimum thickness that can maintain the shape of the contact hole A, for example, 20 to 50 kPa. In particular, the metal barrier layer 108 is formed in such a manner that the step coverage of the contact hole A sidewall is poor. The metal barrier layer 108 may prevent the metal layer formed on the metal barrier layer 108 from spreading downward and reduce resistance. The metal barrier layer 108 is preferably formed of a laminated film of titanium / titanium nitride (Ti / TiN).

도 1e를 참조하면, 금속 장벽층(108) 상에 시드막(seed layer; 110)을 형성한다. 시드막(110)은 미세한 시드가 다수 형성되어 시드막(110) 상에 형성되는 도전층의 저항을 낮출 수 있으며, WSix로 형성하는 것이 바람직하다. 또한, 시드막(110)은 콘택홀(A)의 형상을 유지할 수 있는 두께, 예를 들면 20∼50Å로 형성하는 것이 바람직하다. 특히, 시드막(110)은 콘택홀(A) 측벽에 대한 스텝 커버리지(step coverage)가 우수한 방식, 예를 들면 화학 기상 증착 방식으로 형성하여, 시드막(110)이 콘택홀(A) 내부에 균일한 두께로 형성될 수 있도록 한다. Referring to FIG. 1E, a seed layer 110 is formed on the metal barrier layer 108. The seed film 110 may be formed of a plurality of fine seeds to lower the resistance of the conductive layer formed on the seed film 110, preferably formed of WSix. In addition, the seed film 110 is preferably formed to a thickness capable of maintaining the shape of the contact hole A, for example, 20 to 50 kPa. In particular, the seed film 110 is formed in a method having excellent step coverage for the sidewall of the contact hole A, for example, by chemical vapor deposition, so that the seed film 110 is formed inside the contact hole A. It can be formed to a uniform thickness.

도 1f를 참조하면, 콘택홀(A)을 포함하는 시드막(110) 상에 제1 콘택 플러그층(112)을 형성한다. 제1 콘택 플러그층(112)은 도전 물질, 예를 들면 물리 기상 증착 방식으로 형성하는 텅스텐으로 형성할 수 있다. 이때 콘택홀(A)의 개구부에는 제1 콘택 플러그층(112)으로 인한 오버행(over hang)이 발생되며, 제1 콘택 플러그층(112)은 오버행으로 인하여 콘택홀(A)의 개구부가 거의 막힐 때까지 형성한다. 이때 콘택홀(A)의 측벽 및 하부에 형성된 제1 콘택 플러그층(112)은 콘택홀(A)의 개구부에 형성된 제1 콘택 플러그층(112)의 두께보다 얇은 두께로 형성된다. 또한, 콘택홀(A)의 측벽 및 하부에 형성된 제1 콘택 플러그층(112)은 하부에 형성된 시드막(110)으로 인하여 그레인(grain)이 증가되어 낮은 저항을 가질 수 있다.Referring to FIG. 1F, a first contact plug layer 112 is formed on the seed layer 110 including the contact hole A. Referring to FIG. The first contact plug layer 112 may be formed of a conductive material, for example, tungsten formed by physical vapor deposition. In this case, an overhang occurs due to the first contact plug layer 112 in the opening of the contact hole A, and the opening of the contact hole A is almost blocked due to the overhang of the first contact plug layer 112. Until form. In this case, the first contact plug layer 112 formed on the sidewalls and the lower portion of the contact hole A may have a thickness thinner than the thickness of the first contact plug layer 112 formed in the opening of the contact hole A. FIG. In addition, the first contact plug layer 112 formed on the sidewalls and the lower portion of the contact hole A may have low resistance due to an increase in grain due to the seed layer 110 formed on the lower portion.

도 1g를 참조하면, 제1 콘택 플러그층(112), 시드막(110) 및 금속 장벽층(108)에 대해 수직한 방향으로 이방성 식각 공정을 실시하여 콘택홀(A)의 개구부에 형성된 오버행을 제거한다. 이로써, 콘택홀(A)의 개구부는 오픈되며, 콘택홀(A)의 측벽에만 금속 장벽층(108), 시드막(110) 및 제1 콘택 플러그층(112)이 잔류한다. 한편, 하드 마스크(106) 상에 형성된 금속 장벽층(108), 시드막(110) 및 제1 콘택 플러그층(112)은 모두 제거된다.Referring to FIG. 1G, an anisotropic etching process is performed in a direction perpendicular to the first contact plug layer 112, the seed layer 110, and the metal barrier layer 108 to form an overhang formed in the opening of the contact hole A. FIG. Remove As a result, the opening of the contact hole A is opened, and the metal barrier layer 108, the seed layer 110, and the first contact plug layer 112 remain only on the sidewalls of the contact hole A. FIG. Meanwhile, the metal barrier layer 108, the seed layer 110, and the first contact plug layer 112 formed on the hard mask 106 are all removed.

도 1h를 참조하면, 콘택홀(A)을 포함하는 반도체 기판(102) 상에 제2 콘택 플러그층(114)을 형성하여 콘택홀(A)을 채운다. 제2 콘택 플러그층(114)은 도전 물질, 예를 들면 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법으로 형성되는 텅스텐으로 형성하는 것이 바람직하다. 이때, 텅스텐은 시드(seed) 역할을 하는 결정핵생성 단계(nucleation step)을 생략하고 벌크 증착(bulk deposition) 한다.Referring to FIG. 1H, a second contact plug layer 114 is formed on the semiconductor substrate 102 including the contact hole A to fill the contact hole A. FIG. The second contact plug layer 114 may be formed of a conductive material, for example, tungsten formed by a chemical vapor deposition (CVD) method. In this case, tungsten is bulk deposited by omitting a nucleation step that serves as a seed.

도 1i를 참조하면, 제1 절연층(104) 상에 형성된 제2 콘택 플러그층(114)에 대해 화학 물리 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공 정을 실시하여 제1 절연층(104)상에 형성된 제2 콘택 플러그층(114)을 제거한다. 이때, 하드 마스크(106; 도 1h 참조)가 함께 제거될 수 있다. 이로써, 제1 콘택 플러그층(112) 및 제2 콘택 플러그층(114)을 포함하며 반도체 기판(102)과 연결되는 콘택 플러그가 제1 절연층(104)에 형성된다.Referring to FIG. 1I, a planarization process, such as a chemical mechanical polishing (CMP) method, may be performed on the second contact plug layer 114 formed on the first insulating layer 104 to form a first insulating layer ( The second contact plug layer 114 formed on the 104 is removed. At this time, the hard mask 106 (see FIG. 1H) may be removed together. As a result, a contact plug including the first contact plug layer 112 and the second contact plug layer 114 and connected to the semiconductor substrate 102 is formed on the first insulating layer 104.

도 1j를 참조하면, 제1 절연층(104) 상에 금속 배선 등이 형성되는 제2 절연층(116)을 형성한다.Referring to FIG. 1J, a second insulating layer 116 is formed on the first insulating layer 104 to form a metal wiring.

본 발명의 반도체 소자의 콘택 플러그 형성 방법에 따르면, 콘택홀을 도전 물질로 갭필한 뒤 이때 발생되는 오버행을 제거하고 다시 도전 물질로 나머지 콘택홀을 갭필함으로써, 심이 발생되지 않는 콘택 플러그를 형성할 수 있다. 또한, 도전 물질 하부에는 시드막이 형성되어 도전 물질의 저항을 감소시키기 때문에, 보다 낮은 저항 특성을 갖는 콘택 플러그를 형성할 수 있다.According to the method for forming a contact plug of a semiconductor device of the present invention, a contact plug without gaps can be formed by gap contacting a contact hole with a conductive material, removing the overhang generated at this time, and gapfilling the remaining contact hole with a conductive material. have. In addition, since a seed film is formed under the conductive material to reduce the resistance of the conductive material, a contact plug having a lower resistance property may be formed.

Claims (13)

반도체 기판상에 절연층을 형성하는 단계;Forming an insulating layer on the semiconductor substrate; 상기 절연층 상에 패터닝 된 하드 마스크를 형성하는 단계;Forming a patterned hard mask on the insulating layer; 상기 하드 마스크를 식각 마스크로 이용한 식각 공정으로 상기 절연층을 식각하여 상기 절연층에 콘택홀을 형성하는 단계;Forming a contact hole in the insulating layer by etching the insulating layer in an etching process using the hard mask as an etching mask; 상기 콘택홀을 포함하는 상기 절연층 상에 시드막을 형성하는 단계;Forming a seed film on the insulating layer including the contact hole; 상기 콘택홀에 제1 콘택 플러그층을 형성하는 단계;Forming a first contact plug layer in the contact hole; 상기 제1 콘택 플러그층에 대해 수직한 방향으로 실시되는 이방성 식각 공정으로 상기 콘택홀의 개구부에 형성된 상기 제1 콘택 플러그층을 제거하는 단계;Removing the first contact plug layer formed in the opening of the contact hole by an anisotropic etching process performed in a direction perpendicular to the first contact plug layer; 상기 콘택홀이 채워지도록 제2 콘택 플러그층을 형성하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.And forming a contact plug by forming a second contact plug layer so that the contact hole is filled. 제1항에 있어서,The method of claim 1, 상기 제1 콘택 플러그층은 물리 기상 증착 방법으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.The method of claim 1, wherein the first contact plug layer is formed by a physical vapor deposition method. 제1항에 있어서,The method of claim 1, 상기 제2 콘택 플러그층은 화학 기상 증착 방법으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.And the second contact plug layer is formed by a chemical vapor deposition method. 제1항에 있어서,The method of claim 1, 상기 제1 콘택 플러그층 또는 상기 제2 콘택 플러그층은 텅스텐으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.And the first contact plug layer or the second contact plug layer is formed of tungsten. 제1항에 있어서,The method of claim 1, 상기 콘택홀의 개구부에 형성된 상기 제1 콘택 플러그층의 오버행을 제거하는 반도체 소자의 콘택 플러그 형성 방법.And forming an overhang of the first contact plug layer formed in the opening of the contact hole. 제1항에 있어서,The method of claim 1, 상기 하드 마스크는 물리 기상 증착 방법으로 형성되는 반도체 소자의 콘택 플러그 형성 방법.And the hard mask is formed by a physical vapor deposition method. 제6항에 있어서,The method of claim 6, 상기 하드 마스크는 텅스텐으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.And the hard mask is formed of tungsten. 제7항에 있어서,The method of claim 7, wherein 상기 하드 마스크는 1000∼1200Å의 두께로 형성하는 반도체 소자의 콘택 플러그 형성 방법.And the hard mask is formed to a thickness of 1000 to 1200 GPa. 제1항에 있어서,The method of claim 1, 상기 시드막은 WSix로 형성하는 반도체 소자의 콘택 플러그 형성 방법.And the seed layer is formed of WSix. 제1항에 있어서,The method of claim 1, 상기 시드막은 20∼50Å의 두께로 형성하는 반도체 소자의 콘택 플러그 형성 방법.And a seed plug having a thickness of 20 to 50 microseconds. 제1항에 있어서,The method of claim 1, 상기 시드막을 형성하기 전에 상기 절연층 상에 금속 장벽층을 형성하는 단계를 더욱 포함하는 반도체 소자의 콘택 플러그 형성 방법.And forming a metal barrier layer on the insulating layer before forming the seed layer. 제11항에 있어서,The method of claim 11, 상기 금속 장벽층은 Ti/TiN의 적층막으로 형성하는 반도체 소자의 콘택 플러그 형성 방법.And the metal barrier layer is formed of a Ti / TiN laminated film. 제11항에 있어서,The method of claim 11, 상기 금속 장벽층은 20∼50Å의 두께로 형성하는 반도체 소자의 콘택 플러그 형성 방법.And the metal barrier layer is formed to a thickness of 20 to 50 GPa.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040061264A (en) * 2002-12-30 2004-07-07 주식회사 하이닉스반도체 A method for forming a metal line of semiconductor device
KR20050011479A (en) * 2003-07-23 2005-01-29 주식회사 하이닉스반도체 Method for Forming Tungsten Contact Plug of Semiconductor Device
KR20050052105A (en) * 2003-11-29 2005-06-02 주식회사 하이닉스반도체 Manufacturing method for semiconductor device
KR20050071760A (en) * 2004-01-02 2005-07-08 삼성전자주식회사 Method for forming a tungsten contact plug improving a contact fill capability

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040061264A (en) * 2002-12-30 2004-07-07 주식회사 하이닉스반도체 A method for forming a metal line of semiconductor device
KR20050011479A (en) * 2003-07-23 2005-01-29 주식회사 하이닉스반도체 Method for Forming Tungsten Contact Plug of Semiconductor Device
KR20050052105A (en) * 2003-11-29 2005-06-02 주식회사 하이닉스반도체 Manufacturing method for semiconductor device
KR20050071760A (en) * 2004-01-02 2005-07-08 삼성전자주식회사 Method for forming a tungsten contact plug improving a contact fill capability

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