KR100975814B1

KR100975814B1 - 레이아웃 면적을 감소시키는 소스 드라이버

Info

Publication number: KR100975814B1
Application number: KR1020080113199A
Authority: KR
Inventors: 전용원
Original assignee: 주식회사 티엘아이
Priority date: 2008-11-14
Filing date: 2008-11-14
Publication date: 2010-08-13
Anticipated expiration: 2028-11-14
Also published as: CN101739931B; TWI409746B; KR20100054323A; TW201019297A; CN101739931A; US20100123690A1; US8373634B2

Abstract

레이아웃 면적을 감소시키는 소스 드라이버가 게시된다. 본 발명의 소스 드라이버에서는, 제1 및 제2 로딩 극성 제어신호와 디먹싱 래치 신호가 상기 제1 및 상기 제2 디지털 데이터의 로딩 타이밍에 대한 정보와 상기 제1 및 제2 계조전압의 극성에 대한 정보를 동시에 포함한다. 그리고, 소스 드라이버의 각 라인 페어 구동 블락의 디먹싱부는 제1 및 제2 로딩 극성 제어신호와 디먹싱 래치 신호에 의하여 제어된다. 이와 같이, 디먹싱부가 로딩 타이밍에 대한 정보와 극성에 대한 정보를 동시에 포함하는 신호들에 의하여 제어됨으로 인하여, 그 구성요소들을 감소시킬 수 있으며, 그 결과, 본 발명의 소스 드라이버에 의하면, 레이아웃 면적이 최소화될 수 있다.

Description

레이아웃 면적을 감소시키는 소스 드라이버{Source driver for reducing layout area}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 일반적인 디스플레이 장치의 구성을 나타내는 블락도이다.

도 2는 도 1에서의 디스플레이 패널을 구성을 설명하기 위한 도면이다.

도 3은 디스플레이 패널의 데이터 인버젼 구동 방식을 설명하기 위한 도면이다.

도 4는 본 발명의 일실시예에 따른 소스 드라이버를 설명하기 위한 블락도이다.

도 5는 도 4의 라인 페어 구동 블락을 자세히 나타내는 블락도이다.

도 6은 도 5의 디먹싱부를 더욱 구체적으로 나타내는 회로도이다.

도 7은 도 4의 제어블락을 구체적으로 나타내는 회로도이다.

도 8은 도 7의 제어블락에서의 주요신호의 동작을 설명하기 위한 타이밍도이다.

도 9는 본 발명의 비교예에 따른 소스 드라이버의 하나의 라인 페어 구동 블 락을 나타내는 도면이다.

도 10은 도 9의 디먹싱부를 구체적으로 나타내는 회로도이다.

본 발명은 소스 드라이버에 관한 것으로서, 서로 분리되는 레이아웃 영역에 배치되는 양극성 디코더와 음극성 디코더를 포함하는 소스 드라이버에 관한 것이다.

엘씨디(LCD: Liquid Crystal Display)와 같은 디스플레이 장치는 컴퓨터의 모니터 등에 널리 사용되고 있다. 일반적으로 디스플레이 장치는, 도 1에 도시되는 바와 같이, 제공되는 데이터에 따라 이미지를 디스플레이하는 디스플레이 패널(DISPAN), 상기 디스플레이 패널(DISPAN)의 게이트 라인(GL)을 선택하여 구동하는 게이트 드라이버(GDRV), 그리고, 상기 디스플레이 패널(DISPAN)의 데이터 라인(DL)에 디스플레이되는 이미지의 값에 따른 계조전압을 제공하도록 구동되는 소스 드라이버(SDRV)를 포함하여 구성된다. 이때, 상기 계조전압은 컨틀로러(UCON)로부터 데이터 버스(DA_BUS)를 통하여 제공되는 디지털 데이터(DDAT)에 대응하는 레벨이다. 또한, 도 1의 컨트롤러(UCON)는 상기 게이트 드라이버(GDRV) 및 소스 드라이버(SDRV)를 제어하는 제어신호들을 발생한다.

그리고, 디스플레이 패널(DISPAN)에는, 도 2에 도시되는 바와 같이, 다수개 의 데이터 라인(DL)들과 다수개의 게이트 라인(GL)들의 교차점에는 픽셀(PIX)들이 배열된다. 상기 픽셀(PIX)들은 자신의 데이터 라인(DL)을 통하여 공급되는 데이터에 대응하는 계조전압으로 구동된다. 그리고, 상기 계조전압은 소스 드라이버에 의하여 디스플레이 패널(DISPAN)에 공급된다.

한편, 디스플레이 패널(DISPAN)의 픽셀(PIX)들은, 일반적으로 데이터 인버젼 구동방식으로 구동된다. 데이터 인버젼 구동방식에 의하면, 도 3에 도시되는 바와 같이, 디스플레이 패널의 각 픽셀들은 공통전압을 중심으로, 양극성(+)의 계조전압과 음극성(-)의 계조전압으로 교번 반전되어 구동된다. 예를 들어, 도 3의 임의의 픽셀(11)은 제1 필드에서 양극성의 계조전압을 가지며, 제2 필드에서는 음극성의 계조전압을 가진다. 이러한 데이터 인버젼 구동방식에 의하면, 직류전압을 인가함으로써 발생하는 액정의 열화와, 필드(field)에 따라 화소 전압이 변화하여 발생되는 플리커(flicker)와, 정지화면이 장시간 출력될 때 나타나는 잔상효과가 감소되는 등의 효과가 발생된다.

디스플레이 패널(DISPAN)의 픽셀(PIX)들을 데이터 인버젼 구동방식으로 구동하기 위한 소스 드라이버는, 각 데이터 라인(DL)에 대응하는 디스플레이 데이터를 디코딩하는 양극성 디코더와 음극성 디코더를 분리하여 내장한다. 여기서, 양극성 디코더는 디스플레이 데이터를 디코딩하여 양극성의 계조전압을 생성하는 디코더로서, '피모스 디코더'로 구현될 수 있다. 그리고, 음극성 디코더는 디스플레이 데이터를 디코딩하여 음극성의 계조전압을 생성하는 디코더로서, '앤모스 디코더'로 구현될 수 있다.

이러한 양극성 디코더와 음극성 디코더는 레이아웃 효율을 위하여, 2개의 데이터 라인(DL)이 공유하는 구조로 구현되는 것이 일반적이다. 이 경우, 각 데이터 라인(DL)에 대응하는 디스플레이 데이터를 상기 양극성 디코더와 음극성 디코더에 교번적으로 제공하는 패스가 요구된다. 그리고, 이를 위하여, 비교적 많은 수의 트랜지스터 등의 회로 소자가 필요하게 된다.

따라서, 각 데이터 라인(DL)에 대응하는 디스플레이 데이터를 양극성 디코더와 음극성 디코더에 교번적으로 커플링시키는 패스를 포함하는 소스 드라이버로서, 소요되는 회로 소자의 수를 최소화하여 레이아웃 면적을 감소시키는 소스 드라이버가 요구된다.

본 발명의 목적은 각 데이터 라인에 대응하는 디스플레이 데이터를 양극성 디코더와 음극성 디코더에 교번적으로 제공하는 패스를 포함하는 소스 드라이버로서, 소요되는 회로 소자의 수를 최소화하여 레이아웃 면적을 감소시키는 소스 드라이버를 제공하는 데 있다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 디스플레이 패널을 구동하는 소스 드라이버로서, 각각이 디스플레이 패널 상의 인접하는 제1 및 제2 데이터 라인으로 이루어진 대응하는 데이터 라인 쌍을 드라이빙하는 다수개의 라인 페어 구동 블락들을 포함하는 소스 드라이버에 관한 것이다. 본 발명에서의 상기 라인 페어 구동 블락들 각각은 데이터 버스의 제1 및 제2 디지털 데이터를 수신하는 데이터 수신부; 상기 데이터 수신부에 의하여 수신되는 상기 제1 및 제2 디지털 데이터를 디먹싱하여, 제1 및 제2 디먹싱 데이터로 제공하는 디먹싱부로서, 상기 제1 및 제2 디먹싱 데이터는 제1 및 제2 로딩 극성 제어신호에 따라 상기 제1 및 제2 디지털 데이터가 선택적으로 대응되며, 디먹싱 래치 신호에 응답하여 래치되는 디먹싱부; 상기 제1 디먹싱 데이터를 디코딩하여 양극성의 제1 아날로그 데이터로 발생하며, 상기 제2 디먹싱 데이터를 디코딩하여 음극성의 제2 아날로그 데이터로 발생하는 디코딩부; 및 상기 제1 및 제2 아날로그 데이터를 먹싱하여 제1 및 제2 계조전압으로 생성하며, 생성된 상기 제1 및 제2 계조전압으로 상기 제1 및 제2 데이터 라인을 드라이빙하는 먹싱부로서, 상기 제1 계조전압은 상기 제1 디지털 데이터에 대응하며, 상기 제2 계조전압은 상기 제2 디지털 데이터에 대응하는 상기 먹싱부를 구비한다. 그리고, 본 발명의 소스 드라이버는 로딩 신호 및 극성 신호를 수신하여 상기 제1 및 제2 로딩 극성 제어신호와 상기 디먹싱 래치 신호를 생성하는 제어블락으로서, 상기 로딩 신호는 상기 제1 및 상기 제2 디지털 데이터의 로딩 타이밍에 대한 정보를 포함하며, 상기 극성 신호는 상기 제1 및 제2 계조전압의 극성에 대한 정보를 포함하는 상기 제어블락을 더 구비한다.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.

도 4는 본 발명의 일실시예에 따른 소스 드라이버를 설명하기 위한 블락도이다. 도 4에는, 설명의 명료화를 위하여, 소스 드라이버의 모든 구성요소들이 도시되지는 않으며, 본 발명을 설명하기에 필요한 구성요소들만이 도시되고 기술되었다. 하지만, 미도시된 소스 드라이버의 구성요소들은 당업자에게는 널리 알려진 사실들이므로, 당업자에 의하여 용이하게 이해될 수 있을 것이다.

도 4의 소스 드라이버는 디스플레이 패널을 구동하며, 다수개의 라인 페어 구동 블락들(LPDBK1~LPDBKn)을 구비한다. 본 실시예에서, 상기 라인 페어 구동 블락들(LPDBK1~LPDBKn) 각각은 대응하는 데이터 라인 쌍을 드라이빙한다. 여기서, 데이터 라인 쌍은 디스플레이 패널(DISPAN) 상에서 인접하는 제1 및 제2 데이터 라인으로 구현된다.

예를 들면, 라인 페어 구동 블락(LPDBK1)은 디지털 데이터(DDAT_1)와 디지털 데이터(DDAT_2)를 수신하여 데이터 라인(DL_1)과 데이터 라인(DL_2)으로 구성되는 데이터 라인 쌍을 드라이빙하며, 라인 페어 구동 블락(LPDBK2)은 디지털 데이터(DDAT_3)와 디지털 데이터(DDAT_3)를 수신하여 데이터 라인(DL_3)과 데이터 라 인(DL_4)으로 구성되는 데이터 라인 쌍을 드라이빙한다. 그리고, 라인 페어 구동 블락(LPDBKn)은 디지털 데이터(DDAT_2n-1)와 디지털 데이터(DDAT_2n)를 수신하여 데이터 라인(DL_2n-1)과 데이터 라인(DL_2n)으로 구성되는 데이터 라인 쌍을 드라이빙한다.

이때, 상기 디지털 데이터들(DDAT_1~DDAT_2n)은, 데이터 버스(DA_BUS)를 통하여 전송되는 버스 데이터(DBUS)로부터, 자신의 라인 페어 구동 블락들(LPDBK1~LPDBKn)에 의하여 적절한 타이밍으로 래치된다.

한편, 도 4의 각 라인 페어 구동 블락들(LPDBK1~LPDBKn) 각각은 서로 유사한 형태로 구현될 수 있으며, 다만, '제1'과 '제2'로 지칭되는 구성요소의 특정 방식에 차이가 있을 수 있을 뿐이다. 본 명세서에는, 설명의 편의를 위하여, 도 4에서 맨 위쪽에 도시되는 라인 페어 구동 블락(LPDBK1)이 대표적으로 기술된다.

도 5는 도 4의 라인 페어 구동 블락(LPDBK1)을 자세히 나타내는 블락도이다. 도 5를 참조하면, 상기 라인 페어 구동 블락(LPDBK1)은 데이터 수신부(BDIN), 디먹싱부(BDMUX), 디코딩부(BDEC) 및 먹싱부(BMUX)를 구비한다.

상기 데이터 수신부(BDIN)는 상기 버스 데이터(DBUS)의 상기 제1 및 제2 디지털 데이터(DDAT_1, DDAT_2)를 수신한다. 바람직하기로는, 상기 데이터 수신부(BDIN)는 제1 샘플링 래치(SLT1) 및 제2 샘플링 래치(SLT2)를 구비한다. 상기 제1 샘플링 래치(SLT1)는 상기 버스 데이터(DBUS)의 상기 제1 디지털 데이터(DDAT_1)를 적절한 타이밍으로 샘플링하여 래치한다. 그리고, 상기 제2 샘플링 래치(SLT2)는 상기 버스 데이터(DBUS)의 상기 제2 디지털 데이터(DDAT_2)를 적절한 타이밍으 로 샘플링하여 래치한다.

상기 디먹싱부(BDMUX)는 상기 데이터 수신부(BDIN)에 의하여 수신되는 상기 제1 및 제2 디지털 데이터(DDAT_1, DDAT_2)를 디먹싱하여, 제1 및 제2 디먹싱 데이터(DDM1, DDM2)로 제공한다. 본 실시예에서, 상기 제1 및 제2 디먹싱 데이터(DDM1, DDM2)는 제1 및 제2 로딩 극성 제어신호(XLP1, XLP2)에 따라 제1 및 제2 디지털 데이터(DDAT_1, DDAT_2)가 선택적으로 대응된다. 이때, 제1 및 제2 로딩 극성 제어신호(XLP1, XLP2)는 서로 비중복적으로 활성화된다. 그리고, 상기 제1 및 제2 디먹싱 데이터(DDM1, DDM2)는 디먹싱 래치 신호(XDLT)에 응답하여 래치된다.

바람직하기로는, 상기 디먹싱부(BDMUX)는 제1 디먹서(DMUX1), 제2 디먹서(DMUX2), 제1 버퍼 래치(BLT1) 및 제2 버퍼 래치(BLT2)를 구비한다. 상기 제1 디먹서(DMUX1)는 상기 제1 및 제2 로딩 극성 제어신호(XLP1, XLP2)에 따라 상기 제1 디지털 데이터(DDAT_1)를 디먹싱하여, 제1 및 제2 프리 데이터(DPR1, DPR2) 중의 어느 하나로 제공한다. 그리고, 상기 제2 디먹서(DMUX2)는 상기 제1 및 제2 로딩 극성 제어신호(XLP1, XLP2)에 따라 상기 제2 디지털 데이터(DDAT_2)를 디먹싱하여, 제1 및 제2 프리 데이터(DPR1, DPR2) 중의 다른 어느 하나로 제공한다.

참고로, 도 5의 예에서, 상기 디먹싱부(BDMUX)의 제1 및 제2 디먹서(DMUX1, DMUX2)에 제공되는 상기 제1 및 제2 디지털 데이터(DDAT_1, DDAT_2)는 데이터 수신부(BDIN)의 제1 및 제2 샘플링 래치(SLT1, SLT2)에 래치된 데이터이다.

상기 제1 버퍼 래치(BLT1)는 상기 제1 프리 데이터(DPR1)를 래치하여 상기 제1 디먹싱 데이터(DDM1)로 생성한다. 그리고, 상기 제2 버퍼 래치(BLT2)는 상기 제2 프리 데이터(DPR2)를 래치하여 상기 제2 디먹싱 데이터(DDM2)로 생성한다.

도 6은 도 5의 디먹싱부(BDMUX)를 더욱 구체적으로 나타내는 회로도이다. 도 6을 참조하여, 상기 디먹싱부(BMUX) 및 이의 구성요소들의 동작이 구체적으로 살펴보면, 다음과 같다.

상기 제1 로딩 극성 제어신호(XLP1)가 "H"의 활성화 상태이고, 상기 제2 로딩 극성 제어신호(XLP2)가 "L"의 비활성화 상태이면, 상기 제1 디먹서(DMUX1)는 상기 제1 디지털 데이터(DDAT_1)를 상기 제1 프리 데이터(DPR1)로 제공하며, 상기 제2 디먹서(DMUX2)는 상기 제2 디지털 데이터(DDAT_2)를 상기 제2 프리 데이터(DPR2)로 제공한다.

그리고, 상기 제1 로딩 극성 제어신호(XLP1)가 "L"의 비활성화 상태이고, 상기 제2 로딩 극성 제어신호(XLP2)가 "H"의 활성화 상태이면, 상기 제1 디먹서(DMUX1)는 상기 제1 디지털 데이터(DDAT_1)를 상기 제2 프리 데이터(DPR2)로 제공하며, 상기 제2 디먹서(DMUX2)는 상기 제2 디지털 데이터(DDAT_2)를 상기 제1 프리 데이터(DPR1)로 제공한다.

상기 제1 버퍼 래치(BLT1)는, 상기 디먹싱 래치 신호(XDLT)가 "L"상태일 때, 상기 제1 프리 데이터(DPR1)를 버퍼링하여 상기 제1 디먹싱 데이터(DDM1)로서 제공한다. 또한, 상기 제1 디먹싱 데이터(DDM1)로 제공된 상기 제1 프리 데이터(DPR1)는 상기 디먹싱 래치 신호(XDLT)가 "H"상태로 될 때, 래치된다.

그리고, 상기 제2 버퍼 래치(BLT2)는, 상기 디먹싱 래치 신호(XDLT)가 "L"상태일 때, 상기 제2 프리 데이터(DPR2)를 버퍼링하여 상기 제2 디먹싱 데이터(DDM2) 로서 제공한다. 그리고, 상기 제2 디먹싱 데이터(DDM2)로 제공된 상기 제2 프리 데이터(DPR2)는 상기 디먹싱 래치 신호(XDLT)가 "H"상태로 될 때, 래치된다.

다시 도 5를 참조하면, 상기 디코딩부(BDEC)는 상기 제1 디먹싱 데이터(DDM1)를 디코딩하여 양극성의 제1 아날로그 데이터(DANG1)로 발생하며, 상기 제2 디먹싱 데이터(DDM2)를 디코딩하여 음극성의 제2 아날로그 데이터(DANG2)로 발생한다.

바람직하기로는, 상기 디코딩부(BDEC)는 양극성 디코더(PDEC) 및 음극성 디코더(NDEC)를 포함한다. 상기 양극성 디코더(PDEC)는 상기 제1 디먹싱 데이터(DDM1)를 디코딩하여 상기 제1 아날로그 데이터(DANG1)로 발생한다. 그리고, 상기 음극성 디코더(NDEC)는 상기 제2 디먹싱 데이터(DDM2)를 디코딩하여 상기 제2 아날로그 데이터(DANG2)로 발생한다.

상기 먹싱부(BMUX)는 상기 제1 및 제2 아날로그 데이터(DANG1, DANG2)를 먹싱하여 제1 및 제2 계조전압(VDR1, VDR2)으로 생성하며, 그리고, 생성된 상기 제1 및 제2 계조전압(VDR1, VDR2)으로 상기 제1 및 제2 데이터 라인(DL_1, DL_2)을 드라이빙한다. 이때, 상기 제1 계조전압(VDR1)은 상기 제1 디지털 데이터(DDAT_1)에 대응하며, 상기 제2 계조전압(VDR2)은 상기 제2 디지털 데이터(DDAT_2)에 대응한다.

바람직하기로는, 상기 먹싱부(BMUX)는 제1 먹서(MUX1), 제2 먹서(MUX2), 제1 증폭기(AMP1) 및 제2 증폭기(AMP2)를 구비한다. 상기 제1 먹서(MUX1)과 상기 제2 먹서(MUX2)는 상기 제1 및 제2 아날로그 데이터(DANG1, DANG2)를 먹싱한다. 이때, 상기 제1 먹서(MUX1)의 출력신호는 상기 제1 디지털 데이터(DDAT_1)에 대응하며, 상기 제2 먹서(MUX2)의 출력신호는 상기 제2 디지털 데이터(DDAT_2)에 대응한다.

그리고, 상기 제1 증폭기(AMP1)는 상기 제1 먹서(MUX1)의 출력신호를 증폭하여 상기 제1 계조전압(VDR1)으로 발생하며, 상기 제2 증폭기(AMP2)는 상기 제2 먹서(MUX2)의 출력신호를 증폭하여 상기 제2 계조전압(VDR2)으로 발생한다.

다시 도 4를 참조하면, 본 발명의 소스 드라이버는 상기 디먹싱부(BDMUX)에 제공되는 상기 제1 및 제2 로딩 극성 제어신호(XLP1, XLP2)와 상기 디먹싱 래치신호(XDLT)를 생성하기 위한 제어블락(BKCON)을 더 구비한다.

상기 제어블락(BKCON)은 로딩 신호(XLD) 및 극성 신호(XPOL)를 수신하여 상기 제1 및 제2 로딩 극성 제어신호(XLP1, XLP2)와 상기 디먹싱 래치 신호(XDLT)를 생성한다.

여기서, 상기 로딩 신호(XLD)와 상기 극성 신호(XPOL)는 컨트롤러 등에서 제공될 수 있는 신호들로서, 상기 로딩 신호(XLD)는 상기 제1 및 상기 제2 디지털 데이터(DDAT_1, DDAT_2)의 로딩 타이밍에 대한 정보를 포함하며, 상기 극성 신호(XPOL)는 상기 제1 및 제2 계조전압(VDR1, VDR2)의 극성에 대한 정보를 포함한다.

이에 따라, 상기 제어블락(BKCON)에서 생성되는 상기 제1 및 제2 로딩 극성 제어신호(XLP1, XLP2)와 상기 디먹싱 래치 신호(XDLT)는, 상기 제1 및 상기 제2 디지털 데이터(DDAT_1, DDAT_2)의 로딩 타이밍에 대한 정보와 상기 제1 및 제2 계조전압(VDR1, VDR2)의 극성에 대한 정보를 동시에 포함하게 된다.

도 7은 도 4의 제어블락(BKCON)을 구체적으로 나타내는 회로도이다. 도 7을 참조하면, 상기 제어블락(BKCON)은 제1 논리 로직(701), 제2 논리 로직(703), 제3 논리 로직(705), 제1 버퍼(707) 및 제 버퍼(709)를 구비한다.

상기 제1 논리 로직(701)은 상기 로딩 신호(XLD)와 상기 극성 신호(XPOL)의 반전신호를 논리곱 반전하며, 상기 제2 논리 로직(703)은 상기 로딩 신호(XLD)와 상기 극성 신호(XPOL)를 논리곱 반전한다.

상기 제3 논리 로직(705)은 상기 제1 논리 로직(701)의 출력신호(N702)와 상기 제2 논리 로직(703)의 출력신호(N704)를 논리곱하여 상기 디먹싱 래치신호(XDLT)를 생성한다.

상기 제1 버퍼(707)는 상기 제1 논리 로직(701)의 출력신호(N702)를 반전 버퍼링하여 상기 제1 로딩 극성 제어신호(XLP1)를 생성하며, 상기 제2 버퍼(709)는 상기 제2 논리 로직(703)의 출력신호(N704)를 반전 버퍼링하여 상기 제2 로딩 극성 제어신호(XLP2)를 생성한다.

도 8은 도 7의 제어블락(BKCON)에서의 주요신호의 동작을 설명하기 위한 타이밍도이다. 도 8을 참조하면, 도 8의 A 구간의 경우 즉, 상기 극성 신호(XPOL)가 "H"인 구간에서 상기 로딩 신호(XLD)가 "H"로 활성화되는 경우에는, 제1 로딩 극성 제어신호(XLP1)는 "L"의 비활성화 상태를 유지하지만, 상기 제2 로딩 극성 제어신호(XLP2)는 "H"로 활성화된다.

그리고, 도 8의 B 구간의 경우, 즉, 상기 극성 신호(XPOL)가 "L"인 구간에서 상기 로딩 신호(XLD)가 "H"로 활성화되는 경우에는, 제2 로딩 극성 제어신 호(XLP2)는 "L"의 비활성화 상태를 유지되는 반면, 상기 제1 로딩 극성 제어신호(XLP1)가 "H"로 활성화된다.

그리고, A 구간과 B 구간 모두에서, 상기 디먹싱 래치신호(XDLT)는 "L"로 비활성화된다.

그 결과, 상기 A 구간에서, 제1 디지털 데이터(DDAT_1)는 제2 데이터 라인(DL_2) 쪽에 배치되는 음극성 디코더(NDEC)를 통하여 음극성의 제1 계조전압(VDR1)으로 변환되어 제1 데이터 라인(DL_1)을 구동하게 되며, 제2 디지털 데이터(DDAT_2)는 제1 데이터 라인(DL_1) 쪽에 배치되는 양극성 디코더(PDEC)를 통하여 양극성의 제2 계조전압(VDR2)으로 변환되어 제2 데이터 라인(DL_2)을 구동하게 된다.

그리고, 상기 B 구간에서, 제1 디지털 데이터(DDAT_1)는 제1 데이터 라인(DL_1) 쪽에 배치되는 양극성 디코더(PDEC)를 통하여 양극성의 제1 계조전압(VDR1)으로 변환되어 제1 데이터 라인(DL_1)을 구동하게 되며, 제2 디지털 데이터(DDAT_2)는 제2 데이터 라인(DL_2) 쪽에 배치되는 음극성 디코더(NDEC)를 통하여 음극성의 제2 계조전압(VDR2)으로 변환되어 제2 데이터 라인(DL_2)을 구동하게 된다.

그 결과, 상기 제1 및 제2 데이터 라인(DL_1, DL_2)는 양극성 및 음극성을 교번하는 제1 및 제2 계조전압(VDR1, VDR2)으로 구동하게 되고, 디스플레이 패널의 각 픽셀들은 데이터 인버젼 구동방식으로 구동될 수 있게 된다.

상기에서와 같이 본 발명의 소스 드라이버에서는, 상기 제1 및 제2 로딩 극 성 제어신호(XLP1, XLP2)와 상기 디먹싱 래치 신호(XDLT)가 상기 제1 및 상기 제2 디지털 데이터(DDAT_1, DDAT_2)의 로딩 타이밍에 대한 정보와 상기 제1 및 제2 계조전압(VDR1, VDR2)의 극성에 대한 정보를 동시에 포함한다. 그리고, 소스 드라이버의 각 라인 페어 구동 블락(LPDBK)의 디먹싱부(BDMUX)는 상기 제1 및 제2 로딩 극성 제어신호(XLP1, XLP2)와 상기 디먹싱 래치 신호(XDLT)에 의하여 제어된다.

이와 같이, 상기 디먹싱부(BDMUX)가 로딩 타이밍에 대한 정보와 극성에 대한 정보를 동시에 포함하는 신호들에 의하여 제어됨으로 인하여, 그 구성요소들을 감소시킬 수 있으며, 그 결과, 본 발명의 소스 드라이버에 의하면, 레이아웃 면적이 최소화될 수 있다.

이와 같은 본 발명의 효과는 도 9 내지 도 10에 도시되는 본 발명의 비교예와 비교함으로써, 더욱 명확히 이해될 수 있다.

도 9는 본 발명의 비교예에 따른 소스 드라이버의 하나의 라인 페어 구동 블락을 나타내는 도면이다. 도 9에서는, 도 5의 본 발명의 일실시예에 따른 소스 드라이버의 하나의 라인 페어 구동 블락과의 비교를 위하여, 동일한 구성요소에 대해서는 동일한 참조부호가 사용되며, 비교되는 구성요소에 대해서는 동일한 참조부호에 첨자(')가 부가된다.

도 9의 비교예의 라인 페어 구동 블락(LPDBK1')에서는, 도 5의 라인 페어 구동 블락(LPDBK1)과 유사하게, 데이터 수신부(BDIN), 디먹싱부(BDMUX'), 디코딩부(BDEC) 및 먹싱부(BMUX)를 구비한다. 그리고, 도 9의 데이터 수신부(BDIN), 디코딩부(BDEC) 및 먹싱부(BMUX)의 구성 및 작용은 도 5의 데이터 수신부(BDIN), 디코 딩부(BDEC) 및 먹싱부(BMUX)와 동일하므로, 본 명세서에서는 그에 대한 구체적인 기술은 생략된다.

도 9의 디먹싱부(BDMUX')는 구체적으로 제1 스위치 래치(WLT1), 제2 스위칭 래치(WLT2), 제1 디먹서(DMUX1'), 제2 디먹서(DMUX2'), 제1 디먹싱 버퍼(DBF1) 및 제2 디먹싱 버퍼(DBF2)를 구비한다.

상기 제1 스위치 래치(WLT1)는 상기 로딩 신호(XLD)에 응답하여, 상기 제1 디지털 데이터(DDAT_1)를 로딩하여 래치한다. 그리고, 상기 제2 스위치 래치(WLT2)는 상기 로딩 신호(XLD)에 응답하여, 상기 제2 디지털 데이터(DDAT_2)를 로딩하여 래치한다.

상기 제1 디먹서(DMUX1')는 상기 극성 신호(XPOL)에 따라 상기 제1 스위치 래치(WLT1)에 의하여 래치된 제1 디지털 데이터(DDAT_1)를 디먹싱하여, 제1 및 제2 디먹싱 버퍼(DBF1, DBF2) 중의 어느 하나로 제공한다. 그리고, 상기 제2 디먹서(DMUX2')는 상기 극성 신호(XPOL)에 따라 상기 제2 스위치 래치(WLT2)에 의하여 래치된 제2 디지털 데이터(DDAT_2)를 디먹싱하여, 제1 및 제2 디먹싱 버퍼(DBF1, DBF2) 중의 다른 어느 하나로 제공한다.

상기 제1 디먹싱 버퍼(DBF1)는 상기 제1 디먹서(DMUX1')의 출력을 버퍼링하여 상기 제1 디먹싱 데이터(DDM1)로 제공하며, 상기 제2 디먹싱 버퍼(DBF2)는 상기 제2 디먹서(DMUX2')의 출력을 버퍼링하여 상기 제2 디먹싱 데이터(DDM2)로 제공한다.

그리고, 도 10은 도 9의 디먹싱부(BMUX')를 구체적으로 나타내는 회로도이 다. 도 10을 참조하면, 상기 디먹싱부(BMUX')의 구성을 위하여, 16개의 트랜지스터와 8개의 인버터 즉, 32개 정도의 트랜지스터가 소요됨을 알 수 있다.

반면에, 도 6에 도시되는 본 발명의 일실시예에 따른 소스 드라이버에서의 디먹싱부(DMUX)에서는, 12개의 트랜지스터와 4개의 인버터 즉, 20개 정도의 트랜지스터가 소요된다.

한편, 본 발명의 소스 드라이버에 의하면, 제어블락(BKCON)의 별도로 구비되어야 한다. 하지만, 라인 페어 구동 블락(LPDBK)이 1024개 정도의 어레이임을 감안하면, 레이아웃 면적에 큰 영향을 주지 못함을 알 수 있다.

따라서, 본 발명의 소스 드라이버에 의하면, 디먹싱부를 구성하는 트랜지스터의 수가 현저히 감소되며, 이에 따라 요구되는 레이아웃 면적이 현저히 감소된다.

상기에서와 같이 본 발명의 소스 드라이버에서는, 제1 및 제2 로딩 극성 제어신호와 디먹싱 래치 신호가 상기 제1 및 상기 제2 디지털 데이터의 로딩 타이밍에 대한 정보와 상기 제1 및 제2 계조전압의 극성에 대한 정보를 동시에 포함한다. 그리고, 소스 드라이버의 각 라인 페어 구동 블락의 디먹싱부는 제1 및 제2 로딩 극성 제어신호와 디먹싱 래치 신호에 의하여 제어된다.

이와 같이, 디먹싱부가 로딩 타이밍에 대한 정보와 극성에 대한 정보를 동시에 포함하는 신호들에 의하여 제어됨으로 인하여, 그 구성요소들을 감소시킬 수 있 으며, 그 결과, 본 발명의 소스 드라이버에 의하면, 레이아웃 면적이 최소화될 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

디스플레이 패널을 구동하는 소스 드라이버로서, 각각이 디스플레이 패널 상의 인접하는 제1 및 제2 데이터 라인으로 이루어진 대응하는 데이터 라인 쌍을 드라이빙하는 다수개의 라인 페어 구동 블락들을 포함하는 소스 드라이버에 있어서,

상기 라인 페어 구동 블락들 각각은

데이터 버스의 제1 및 제2 디지털 데이터를 수신하는 데이터 수신부;

상기 데이터 수신부에 의하여 수신되는 상기 제1 및 제2 디지털 데이터를 디먹싱하여, 제1 및 제2 디먹싱 데이터로 제공하는 디먹싱부로서, 상기 제1 및 제2 디먹싱 데이터는 제1 및 제2 로딩 극성 제어신호에 따라 상기 제1 및 제2 디지털 데이터가 선택적으로 대응되며, 디먹싱 래치 신호에 응답하여 래치되는 디먹싱부;

상기 제1 디먹싱 데이터를 디코딩하여 양극성의 제1 아날로그 데이터로 발생하며, 상기 제2 디먹싱 데이터를 디코딩하여 음극성의 제2 아날로그 데이터로 발생하는 디코딩부; 및

상기 제1 및 제2 아날로그 데이터를 먹싱하여 제1 및 제2 계조전압으로 생성하며, 생성된 상기 제1 및 제2 계조전압으로 상기 제1 및 제2 데이터 라인을 드라이빙하는 먹싱부로서, 상기 제1 계조전압은 상기 제1 디지털 데이터에 대응하며, 상기 제2 계조전압은 상기 제2 디지털 데이터에 대응하는 상기 먹싱부를 구비하며,

상기 소스 드라이버는

로딩 신호 및 극성 신호를 수신하여 상기 제1 및 제2 로딩 극성 제어신호와 상기 디먹싱 래치 신호를 생성하는 제어블락으로서, 상기 로딩 신호는 상기 제1 및 상기 제2 디지털 데이터의 로딩 타이밍에 대한 정보를 포함하며, 상기 극성 신호는 상기 제1 및 제2 계조전압의 극성에 대한 정보를 포함하는 상기 제어블락을 더 구비하는 것을 특징으로 하는 소스 드라이버.
제1 항에 있어서, 상기 데이터 수신부는

상기 제1 디지털 데이터를 수신하여 래치하는 제1 샘플링 래치; 및

상기 제2 디지털 데이터를 수신하여 래치하는 제2 샘플링 래치를 구비하는 것을 특징으로 하는 소스 드라이버.
제1 항에 있어서, 상기 디먹싱부는

상기 제1 및 제2 로딩 극성 제어신호에 따라 상기 제1 디지털 데이터를 디먹싱하여, 제1 및 제2 프리 데이터 중의 어느 하나로 제공하는 제1 디먹서;

상기 제1 및 제2 로딩 극성 제어신호에 따라 상기 제2 디지털 데이터를 디먹싱하여, 상기 제1 및 제2 프리 데이터 중의 다른 어느 하나로 제공하는 제2 디먹서;

상기 제1 프리 데이터를 래치하여 상기 제1 디먹싱 데이터로 생성하는 제1 버퍼 래치; 및

상기 제2 프리 데이터를 래치하여 상기 제2 디먹싱 데이터로 생성하는 제2 버퍼 래치를 구비하는 것을 특징으로 하는 소스 드라이버.
제1 항에 있어서, 상기 디코딩부는

상기 제1 디먹싱 데이터를 디코딩하여 상기 제1 아날로그 데이터로 발생하는 양극성 디코더; 및

상기 제2 디먹싱 데이터를 디코딩하여 상기 제2 아날로그 데이터로 발생하는 음극성 디코더를 구비하는 것을 특징으로 하는 소스 드라이버.
제1 항에 있어서, 상기 먹싱부는

상기 제1 및 제2 아날로그 데이터를 먹싱하되, 상기 제1 디지털 데이터에 대응하는 출력신호를 발생하는 제1 먹서;

상기 제1 및 제2 아날로그 데이터를 먹싱하되, 상기 제2 디지털 데이터에 대응하는 출력신호를 발생하는 제2 먹서;

상기 제1 먹서의 출력신호를 증폭하여 상기 제1 계조전압으로 발생하는 제1 증폭기; 및

상기 제2 먹서의 출력신호를 증폭하여 상기 제2 계조전압으로 발생하는 제2 증폭기를 구비하는 것을 특징으로 하는 소스 드라이버.
제1 항에 있어서, 상기 제어블락은

상기 로딩 신호와 상기 극성 신호의 반전신호를 논리곱 반전하는 제1 논리 로직;

상기 로딩 신호와 상기 극성 신호를 논리곱 반전하는 제2 논리 로직;

상기 제1 논리 로직의 출력신호와 상기 제2 논리 로직의 출력신호를 논리곱하여 상기 디먹싱 래치신호를 생성하는 제3 논리 로직;

상기 제1 논리 로직의 출력신호를 반전 버퍼링하여 상기 제1 로딩 극성 제어신호를 생성하는 제1 버퍼; 및

상기 제2 논리 로직의 출력신호를 반전 버퍼링하여 상기 제2 로딩 극성 제어신호를 생성하는 제2 버퍼를 구비하는 것을 특징으로 하는 소스 드라이버.