KR100947566B1

KR100947566B1 - Method for manufacturing mask ROM cell transistor

Info

Publication number: KR100947566B1
Application number: KR1020020087388A
Authority: KR
Inventors: 최성곤
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2002-12-30
Filing date: 2002-12-30
Publication date: 2010-03-15
Anticipated expiration: 2022-12-30
Also published as: KR20040060581A

Abstract

본 발명은 임계 전압(Vt)의 마진(margin)을 확보할 수 있는 마스크롬 셀 트랜지스터 및 그 제조 방법을 제공하는 것이다. 온(on) 트랜지스터와 오프(off) 트랜지스터를 구비하는 마스크롬 셀 트랜지스터는 액티브 영역과 필드 산화막을 구비하는 반도체 기판과, 필드 산화막 상에 형성된 오프 트랜지스터의 게이트와, 공핍층을 포함한다.
The present invention provides a mask ROM cell transistor capable of securing a margin of the threshold voltage Vt and a method of manufacturing the same. A mask-rom cell transistor including an on transistor and an off transistor includes a semiconductor substrate having an active region and a field oxide film, a gate of an off transistor formed on the field oxide film, and a depletion layer.

공핍층, 기초 어레이, 커스터머 레이어Depletion Layer, Foundation Array, Customer Layer

Description

METHODE FOR MANUFACTURING MASKROM CELL TRANSISTOR

도 1은 본 발명의 바람직한 실시예에 따른 마스크롬 셀 트랜지스터 제조 방법에 의하여 제작된 마스크 롬 셀 트랜지스터의 레이 아웃이다. 1 is a layout of a mask ROM cell transistor manufactured by a method of manufacturing a mask ROM cell transistor according to an exemplary embodiment of the present invention.

도 2a 및 도 2b는 본 발명의 바람직한 실시예에 따른 마스크롬 셀 트랜지스터 제조 방법을 설명하기 위하여 도시된 단면도들이다.2A and 2B are cross-sectional views illustrating a method of manufacturing a mask ROM cell transistor according to an exemplary embodiment of the present invention.

도 3은 본 발명의 바람직한 실시예에 따른 마스크롬 셀 트랜지스터 제조 방법의 공정 흐름도이다.
3 is a process flowchart of a method of manufacturing a mask ROM cell transistor according to a preferred embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-

10, 20 : 반도체 기판 12, 22 : 공핍층 10, 20: semiconductor substrate 12, 22: depletion layer

16, 26 : 필드 산화막 18, 28 : 폴리 게이트16, 26: field oxide film 18, 28: poly gate

100 : 오프 트랜지스터 200 : 온 트랜지스터100: off transistor 200: on transistor

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, MCU(main control chip) 칩 또는 커스터머 소자(customer device) 등에 내장된 마스크롬(MaskROM) 또는 마스크롬 단품으로 사용할 수 있는 마스크롬 셀 트랜지스터 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a mask ROM cell that can be used as a mask ROM or a mask ROM unit embedded in a MCU (main control chip) chip or a customer device. A transistor and a method of manufacturing the same.

일반적으로 종래의 마스크 롬을 제조하는 기술을 크게 2가지로 분류되어 이용되고 있다. In general, two conventional techniques for manufacturing a mask ROM are classified and used.

그 중 하나는 고전적인 방법으로 일반 시모스(complementary metal-oxide semiconductor; CMOS) 트랜지스터 제조 방법과 동일하게 제작하는 방법이다. 이러한 방법은 트랜지스터의 문턱전압을 항상 통하게 하는 것과 통하게 하지 않게 하는 두 종류의 트랜지스터를 조합으로 하여 만들어지며, 0.8 ㎛ 이상의 마스크롬 제조 공정에서 주로 사용되었다. 0.8 ㎛ 이상의 공정에서도 문턱전압을 더욱 세분화하여 가끔 사용되어지기도 하나, 고집적화에 필수적인 반도체의 제조 공정중 평탄화에 대한 문제점을 갖고 있는 관계로 더 이상의 발전이 되어지지 않고 있는 실정이다. One of them is a method of fabricating the same method of manufacturing a complementary metal-oxide semiconductor (CMOS) transistor by a classical method. This method is made of a combination of two kinds of transistors that allow the threshold voltage of the transistor to always pass through and not through, and is mainly used in the process of manufacturing a mask ROM of 0.8 mu m or more. In the process of 0.8 μm or more, the threshold voltage is further subdivided and sometimes used. However, the development of the semiconductor is not progressed due to the problem of planarization in the semiconductor manufacturing process, which is essential for high integration.

다른 하나의 방법은 전술한 방법을 개선하여 보다 진보된 방법으로써, 표준화된 시모스 트랜지스터 제조 방법에서 마스크 롬의 소오스/드레인을 제조하는 공정이 추가된 형태의 변형된 마스크 롬 제조 공정이다. The other method is a more advanced method by improving the above-described method, which is a modified mask ROM manufacturing process in which a process of manufacturing a source / drain of a mask ROM is added in a standardized CMOS transistor manufacturing method.

이러한 마스크 롬을 형성하는 제조공정은 트랜지스터의 게이트 형성 이전에 마스크 롬의 소오스/드레인으로 사용할 단자를 실리콘 기판에 매몰 형식(burried type)으로 형성시킴으로써, 마스크 롬의 제조 공정은 증가하는 단점이 있기는 하나 0.30 ㎛ 공정기술까지 사용할 수 있어서 고집적화를 구현할 수 있는 반면, 트랜지스터 형성 후 고집적에 필요한 평탄화를 하는데 있어서도 유리한 이점을 갖게되어 현재 사용되는 0.30 ㎛ 공정기술로 발전시키는데 많은 공헌을 하였다. Such a manufacturing process of forming the mask ROM has a disadvantage of increasing the manufacturing process of the mask ROM by forming a burried type terminal on the silicon substrate to be used as a source / drain of the mask ROM before the gate is formed. One can use up to 0.30 ㎛ process technology, so that high integration can be realized, while it has an advantageous advantage in planarization required for high integration after transistor formation, and has contributed much to the development of 0.30 ㎛ process technology currently used.

하지만, 이러한 방법도 0.30 ㎛ 이하로 고집적화를 하기 위해서는 마스크롬 셀에서 사용하는 소오스/드레인 전극으로 사용하는 매몰 패턴 형성 문제나 채널이 짧아지면서 마스크 롬 셀 간의 누설전류(leakage current)등 많은 문제점을 여전히 유발하고 있는 실정이다. However, in order to achieve high integration below 0.30 μm, there are still many problems such as the formation of a buried pattern used as a source / drain electrode used in a mask ROM cell or a leakage current between the mask ROM cells as the channel is shortened. It is causing.

또한, 이러한 마스크 롬을 제조 방법은 셀 트랜지스터의 임계 전압(Vt)의 마진(margin)이 로우 임계 전압 -2.0V, 하이 임계 전압 0.7V로 Vt(임계전압) 마진이 1.35로 부족한 문제점이 있으며, 공핍형 트랜지스터(depletion transistor)의 제조 단계가 게이트 산화막의 형성 이전에 실행되어야 함으로써, C/L(customer layer)에 TAT(total around time)가 증가하는 문제점이 존재한다.
In addition, the method of manufacturing the mask ROM has a problem in that the margin of the threshold voltage Vt of the cell transistor is low threshold voltage -2.0V and the high threshold voltage 0.7V, and the Vt margin is 1.35. Since the manufacturing step of the depletion transistor must be performed before the formation of the gate oxide film, there is a problem that the total around time (TAT) increases in the C / L (customer layer).

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 임계 전압(Vt)의 마진(margin)을 확보할 수 있는 마스크롬 셀 트랜지스터 및 그 제조 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and a main object of the present invention is to provide a mask ROM cell transistor capable of securing a margin of a threshold voltage Vt and a method of manufacturing the same.

또한, 본 발명의 다른 목적은 코딩 단계이전에 소오스/드레인 공정이 가능함 으로써 C/L(customer layer)에 대한 TAT(total around time) 단축이 가능한 마스크롬 셀 트랜지스터 및 그 제조 방법을 제공하는 것이다.
In addition, another object of the present invention is to provide a mask ROM cell transistor capable of shortening the total around time (TAT) for a C / L (customer layer) by enabling a source / drain process before a coding step and a method of manufacturing the same.

상기와 같은 목적을 해결하기 위한 본 발명은 온(on) 트랜지스터와 오프(off) 트랜지스터를 구비하는 마스크롬 셀 트랜지스터를 제조하는 방법에 있어서, 상기 방법은: 액티브 영역과 아이솔레이션을 위한 필드 산화막을 구비하는 반도체 기판을 준비하는 단계와, 상기 반도체 기판에 P형 웰 및 N형 웰을 형성하는 단계와, 상기 임계전압 Vt를 조절하기 위하여 이온 주입을 실시하는 단계와, 상기 온 트랜지스터를 형성하기 위하여 상기 필드 산화막 아래에 공핍층을 형성하는 단계와, 트랜지스터의 게이트를 형성하는 단계와, 약하게 도핑된 드레인(lightly doped drain; LDD)을 형성하는 단계와, 소오스/드레인을 형성하는 단계와, 커스터머 레이어 프로세스를 진행하는 단계를 포함하는 것을 특징으로 하는 마스크롬 셀 트랜지스터 제조 방법을 제공한다.
SUMMARY OF THE INVENTION In order to solve the above object, the present invention provides a method of manufacturing a mask-ROM cell transistor having an on transistor and an off transistor, the method comprising: an active region and a field oxide film for isolation. Preparing a semiconductor substrate, forming a P-type well and an N-type well in the semiconductor substrate, performing ion implantation to adjust the threshold voltage Vt, and forming the on transistor. Forming a depletion layer under the field oxide, forming a gate of the transistor, forming a lightly doped drain (LDD), forming a source / drain, and a customer layer process It provides a method for manufacturing a mask ROM cell transistor comprising the step of proceeding.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.

도 1 내지 도 3은 본 발명의 바람직한 실시예에 따른 마스크롬 셀 트랜지스터 제조 방법에 의하여 제작된 마스크 롬 셀 트랜지스터의 레이 아웃, 마스크롬 셀 트랜지스터 제조 방법의 단면도 및 공정 흐름도이다. 1 to 3 are layouts of a mask ROM cell transistor manufactured by a mask ROM cell transistor manufacturing method according to a preferred embodiment of the present invention, a cross-sectional view and a process flowchart of the mask ROM cell transistor manufacturing method.

먼저, 도 1에 도시된 바와 같이, 마스크롬 셀 트랜지스터는 온(On) 트랜지스터와 오프(Off) 트랜지스터로 형성되어 있다. 메모리 디바이스에서 온 트랜지스터와 오프 트랜지스터를 이용하여 데이터를 1과 0으로 인식한다. 즉, 온 트랜지스터라는 것은 전압 인가시 전류가 흐르는 것을 의미하며, 오프 트랜지스터라는 것은 전압 인가시 전류가 흐르지 않는 것을 의미한다. 제조 공법에서는 이를 임계전압(Vt)으로 제어하고 있으며, 오프 트랜지스터를 형성하기 위해서는 높은 임계전압 트랜지스터로 제조한다. First, as shown in FIG. 1, the mask ROM cell transistor is formed of an on transistor and an off transistor. On and off transistors are used in memory devices to recognize data as 1s and 0s. That is, the on transistor means that a current flows when a voltage is applied, and the off transistor means that a current does not flow when a voltage is applied. In the manufacturing method, this is controlled by the threshold voltage (Vt), in order to form an off transistor is manufactured with a high threshold voltage transistor.

이어서, 도 2a 및 도 2b에 도시한 바와 같이, 롬(read only memory; ROM) 셀 트랜지스터의 단면도가 도시된다. 2A and 2B, cross-sectional views of read only memory (ROM) cell transistors are shown.

먼저, 종래의 트랜지스터 제조 방법에서는 폴리 게이트를 액티브 영역에 형성하여 Vt 이온 주입을 하여 높은 임계전압의 Vt를 형성하였으나, 도 2a에 도시된 바와 같이, 본 발명의 바람직한 실시예에서는 폴리 게이트(18)를 필드 산화막(16) 상에 형성하여 오프 트랜지스터(100)를 제조하여 두꺼운 게이트 산화막을 갖는 높은 임계전압의 Vt를 형성한다. First, in the conventional transistor fabrication method, a poly gate is formed in an active region to implant Vt ions to form a high threshold voltage Vt. However, as shown in FIG. 2A, in the preferred embodiment of the present invention, the poly gate 18 is formed. Is formed on the field oxide film 16 to fabricate the off transistor 100 to form a high threshold voltage Vt having a thick gate oxide film.

따라서, 본 발명의 바람직한 실시예는 종래의 Vt 이온 주입 단계를 단순화 시킬 수 있으며, Vt 이온 주입에 의한 정션 브레이크 다운(junction breakdown) 특성 저하를 막으로 수 있는 장점을 갖게 된다. Therefore, the preferred embodiment of the present invention can simplify the conventional Vt ion implantation step, and has the advantage of preventing the junction breakdown characteristic degradation due to Vt ion implantation.

또한, 게이트를 필드 산화막(16) 상에 형성하므로 두꺼운 게이트 산화막을 갖게되어 로우 임계전압 -2.0V은 종래와 같지만 하이 임계전압(Vt)이 15.0V로 증가 하게되어 임계전압 마진은 15.0+2.0=1/2×17=8.5로 기존에 비해 증가하게 되어 센싱에 유리한 조건이 된다.In addition, since the gate is formed on the field oxide film 16, the gate oxide film has a thick gate oxide film, so that the low threshold voltage -2.0V is the same as the conventional one, but the high threshold voltage Vt is increased to 15.0V so that the threshold voltage margin is 15.0 + 2.0 =. 1/2 × 17 = 8.5, which increases compared to the existing one, which is a favorable condition for sensing.

한편, 도 2b에 도시된 바와 같이, 온 트랜지스터(200)의 형성 방법은 오프 트랜지스터(100)와 마찬가지로 필드 산화막(26) 상에 형성하나 공핍층(22)을 필드 산화막(26) 아래에 미리 형성을 시켜 놓고 NSD 이온주입 단계 이후 원하는 트랜지스터에 대해서만 깊은 NSD 이온주입을 하여 미리 형성되어 있는 공핍층(22)을 통하여 트랜지스터(200)의 전류가 흐를 수 있도록 트랜지시터(200)를 제조한다. On the other hand, as shown in FIG. 2B, the method of forming the on transistor 200 is formed on the field oxide layer 26 similarly to the off transistor 100, but the depletion layer 22 is previously formed below the field oxide layer 26. After the NSD ion implantation step, a deep NSD ion implantation is performed on only a desired transistor to prepare a transistor 200 so that a current of the transistor 200 can flow through the previously formed depletion layer 22.

이어서, 본 발명의 바람직한 실시예에 따른 마스크롬 셀 트랜지스터 제조 방법을 도 3에 도시한 공정 흐름도에 따라 설명한다. Next, a method of manufacturing a mask ROM cell transistor according to a preferred embodiment of the present invention will be described with reference to the process flowchart shown in FIG. 3.

먼저, 본 발명의 바람직한 실시예에 따른 마스크롬 셀 트랜지스터 제조 방법은 크게 두 단계로 나누어진다. 즉, 이는 기초 어레이 공정단계(base array process flow) 및 커스터머 레이어 공정단계(customer layer process flow)이다. First, a method of manufacturing a mask rom cell transistor according to a preferred embodiment of the present invention is largely divided into two steps. That is, this is a base array process flow and a customer layer process flow.

그리고, 기초 어레이 공정단계는 다음과 같이 진행된다. 우선, 소정의 하부 구조를 갖는 기판 상에 트랜지스터와 같은 소자간 격리를 위한 아이솔레이션을 실시하는 단계(Iso)를 수행한다. 그리고 나서, 로직 NMOS/ROM 셀 형성을 위한 P형 웰을 형성하는 단계(PW)와 로직 PMOS를 형성하기 위한 N 형 웰을 형성하는 단계(NW)을 수행한다. 이어서, 로직 NMOS의 Vt를 조절하기 위한 이온주입 단계(VTN) 및 로직 PMOS의 Vt를 조절하기 위한 이온주입 단계(VTP)를 실행한다. 다음 단계로, 온 트랜지스터를 형성하기 위하여 필드 산화막 아래에 공핍층을 형성하기 위한 단계(Dep), 트랜지스터의 게이트를 형성하는 단계(Poly), 로직 NMOS의 N-LDD를 형 성하는 단계(NM) 및 로직 PMOS의 P-LDD를 형성하는 단계(PM)을 순차적으로 실행한다. 그리고 나서, 로직 PMOS의 소오스/드레인을 형성하는 단계(PSD) 및 로직 NMOS의 소오스/드레인을 형성하는 단계(NSD)를 수행한다. The basic array process step then proceeds as follows. First, an operation (Iso) of performing isolation for inter-element isolation such as a transistor is performed on a substrate having a predetermined substructure. Then, forming a P-type well for forming a logic NMOS / ROM cell (PW) and forming an N-type well for forming a logic PMOS (NW) are performed. Next, an ion implantation step (VTN) for adjusting Vt of the logic NMOS and an ion implantation step (VTP) for adjusting the Vt of the logic PMOS are performed. In the next step, a step (Dep) for forming a depletion layer under a field oxide layer to form an on transistor (Pod), a step for forming a gate of a transistor (Poly), and a step for forming an N-LDD of a logic NMOS (NM) And sequentially forming the P-LDD of the logic PMOS (PM). Then, forming a source / drain of the logic PMOS (PSD) and forming a source / drain of the logic NMOS (NSD) are performed.

한편, 커스터머 레이어 공정단계는 다음과 같이 수행된다. 여기서, 커스터머 레이어란 고객이 원하는 코딩(coding) 정보를 입수하여 마스크를 제작하여 고객이 원하는 웨이퍼 장수 만큼 시작하는 공정을 말한다. 우선, 온 트랜지스터를 만들고자 하는 소오스/드레인에 대하여 공핍층과 소오스/드레인이 접촉할 수 있도록 이온 주입을 하여 공핍 트랜지스터를 형성하는 단계(Deep NSD)를 수행한다. 그리고 나서, 메탈 배선을 할 수 있도록 컨택을 형성하는 단계(Cont), 배선을 형성하는 단계(M1) 및 와이어 본딩(wire bonding)을 할 수 있도록 본딩 패드(bonding pad)를 개방하는 단계(Pad)를 순차적으로 실행한다.
Meanwhile, the customer layer process step is performed as follows. Here, the customer layer refers to a process of obtaining a coding information desired by a customer and manufacturing a mask to start as many wafers as the customer desires. First, an ion implantation is performed to form a depletion transistor (Deep NSD) so that the depletion layer and the source / drain may contact the source / drain to make an on transistor. Then, forming a contact (Cont) for the metal wiring (Cont), forming a wiring (M1) and opening a bonding pad (Pad) to enable wire bonding (Pad) Run sequentially.

상기한 바와 같이, 본 발명은 공핍층 패턴의 크기는 트랜지스터의 최소 채널 길이와 채널 넓이에 의하여 결정되는 종래의 기술에 비하여 공핍층 패턴을 자유롭게 할 수 있는 효과가 있다. As described above, the present invention has the effect that the size of the depletion layer pattern can free the depletion layer pattern as compared with the prior art which is determined by the minimum channel length and channel width of the transistor.

따라서, 본 발명은 공핍층 패턴의 크기를 크게 할 수 있게 되어 공정 수를 감소시킬 수 있는 효과가 있다. Therefore, the present invention can increase the size of the depletion layer pattern has the effect of reducing the number of processes.

또한, 본 발명은 커스터머의 코드 정보를 입수한 다음 진행하는 레이어 수가 9ea에서 3ea로 감소시킬 수 있으므로 커스터머 레이어 공정 수를 감소시킬 수 있는 효과가 있다. In addition, the present invention has the effect of reducing the number of customer layer processes because the number of layers to proceed after obtaining the customer code information can be reduced from 9ea to 3ea.

또한, 기존의 메모리 제품에서 온 트랜지스터와 오프 트랜지스터의 임계전압 Vt의 차이를 Vt 윈도우라하며 이는 크면 클수록 센싱하는데 굉장히 이점을 가질 수 있는데, 본 발명은 Vt 윈도우 마진을 8.5 이상으로 크게 상승시킬 수 있는 장점을 가진다. In addition, the difference between the threshold voltage Vt of the on transistor and the off transistor in a conventional memory product is called a Vt window, and the larger the value, the greater the sensing effect. The present invention can greatly increase the Vt window margin to 8.5 or more. Has an advantage.

Claims

12. A method of manufacturing a maskrom cell transistor having an on transistor and an off transistor, the method comprising:

Preparing a semiconductor substrate having an active region and a field oxide film for isolation;

Forming a P type well and an N type well in the semiconductor substrate;

Performing ion implantation on the semiconductor substrate to adjust the threshold voltage Vt of the on and off transistors;

Forming a depletion layer under the field oxide layer to form the on transistor;

Forming a gate of the transistor,

Forming a lightly doped drain (LDD),

Forming a source / drain,

To go through the customer layer process

Method of manufacturing a mask-ROM cell transistor comprising a.

The method of claim 1, wherein in the forming of the gate of the transistor, the gate is formed on the field oxide layer.

3. The mask of claim 2, wherein in the forming of the gate of the transistor, if the gate is the gate of the on transistor, the gate of the on transistor is formed on the field oxide layer on which the depletion layer is formed. Method for manufacturing chromium cell transistors.

The process of claim 1 wherein the customer layer process is:

Performing ion implantation so that the depletion layer and the source / drain contact each other with respect to the source / drain to make an on transistor;

Forming a contact to allow metal wiring;

Doing metal wiring,

Opening the pads for wire bonding

A method for manufacturing a mask rom cell transistor further comprising.

The method of claim 1, wherein the threshold voltage (Vt) margin of the transistor is 8.5V at a low threshold voltage of −2.0V and a high threshold voltage of 15.0V.