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KR100945816B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR100945816B1
KR100945816B1 KR1020080086751A KR20080086751A KR100945816B1 KR 100945816 B1 KR100945816 B1 KR 100945816B1 KR 1020080086751 A KR1020080086751 A KR 1020080086751A KR 20080086751 A KR20080086751 A KR 20080086751A KR 100945816 B1 KR100945816 B1 KR 100945816B1
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KR
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synchronous
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이지왕
김용주
한성우
송희웅
오익수
김형수
황태진
최해랑
장재민
박창근
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주식회사 하이닉스반도체
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Abstract

본 발명의 반도체 메모리 장치는, 내부 클럭을 생성하는 클럭 제너레이터; 데이터 패드를 통해 입력되는 데이터를 버퍼링하여 버퍼링 데이터를 출력하는 비동기식 데이터 입력 버퍼; 및 상기 내부 클럭에 동기하여 상기 버퍼링 데이터를 버퍼링하는 동기식 데이터 입력 버퍼;를 포함하며, 상기 내부 클럭을 상기 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이와 상기 버퍼링 데이터를 상기 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이는 같은 것을 특징으로 한다.
Figure R1020080086751
반도체 메모리 장치, 비동기식 데이터 입력 버퍼, 동기식 데이터 입력 버퍼

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 데이터 입력 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터 입력 동작을 수행하기 위해, 복수 개의 데이터 패드를 구비하고, 각각의 데이터 패드에 연결되는 복수 개의 데이터 입력 버퍼를 구비한다. 각 데이터 입력 버퍼는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로로부터 전달되는 내부 클럭에 동기하여 데이터를 버퍼링하는 동작을 수행한다. 각 데이터 입력 버퍼가 정상적으로 동작하기 위해서는, 상기 내부 클럭과 각각의 입력 데이터가 각 데이터 입력 버퍼에 전달되는 타이밍이 일치하여야만 한다. 그런데, 반도체 메모리 장치의 동작이 점점 더 고속화 구현됨에 따라, 각 데이터 입력 버퍼에 전달되는 내부 클럭과 데이터 간의 타이밍 마진은 점점 더 줄어들게 되었다. 게다가, 내부 클럭이 각 데이터 입력 버퍼에 전달되는 타이밍의 차이가 저속 동작시보다 더 부각됨에 따라, 데이터 입력 회로의 동작의 안정성이 점점 더 저하되었다.
종래의 반도체 메모리 장치는 이와 같은 문제점을 해결하기 위해, 각 데이터 입력 버퍼를 상호 인접시켜 조밀하게 배치하는 구성을 활용하였다. 또한, 이와 같은 구성에 의해, 각 데이터 패드와 각 데이터 입력 버퍼의 거리가 불균일해지는 문제를 해결하기 위해 데이터의 입력 라인의 길이를 각각 같게 하는 구성을 구비하였다.
종래의 반도체 메모리 장치의 데이터 입력 회로를 도 1을 참조하여 보다 상세히 설명하면 다음과 같다.
도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로의 구성도로서, 설명의 편의상 5개의 데이터 패드를 통해 입력되는 데이터를 버퍼링하는 구성들만을 개략적으로 나타낸 것이다.
도 1을 참조하면, 종래의 반도체 메모리 장치의 데이터 입력 회로에는 5개의 데이터 패드(1-1 ~ 1-5)가 구비되어 있고, 각 데이터 패드(1-1 ~ 1-5)는 각 데이터 라인(2-1 ~ 2-5)을 통해 5개의 데이터 입력 버퍼(3-1 ~ 3-2)와 연결된다. 상기 5개의 데이터 입력 버퍼(3-1 ~ 3-5)는 각각의 데이터 라인(2-1 ~ 2-5)을 통해 입력되는 입력 데이터(din1 ~ din5)를 각각 버퍼링하여 버퍼링 데이터(dbuf1 ~ dbuf5)로서 반도체 메모리 장치의 내부로 출력한다. 이러한 버퍼링 동작을 위해, 상기 5개의 데이터 입력 버퍼(3-1 ~ 3-5)는 각각 내부 클럭(clk_int)을 입력 받는다.
앞서 설명했던 것과 같이, 상기 5개의 데이터 입력 버퍼(3-1 ~ 3-5)는 서로 인접하여 배열되는 구조로서 배치된다. 이에 따라, 상기 내부 클럭(clk_int)이 고주파의 클럭으로서 구현되더라도, 상기 5개의 데이터 입력 버퍼(3-1 ~ 3-5)에 각각 전달되는 타이밍 간의 차이는 그리 크지 않게 된다. 그리고, 상기 5개의 데이터 패드(1-1 ~ 1-5)와 상기 5개의 데이터 입력 버퍼(3-1 ~ 3-5) 사이에 구비되는 상기 5개의 데이터 라인(2-1 ~ 2-5)은 모두 동일한 길이를 갖는다. 도시한 것처럼, 상기 5개의 데이터 라인(2-1 ~ 2-5)은 서로 다른 형태로 배치되며, 일부는 꼬인 형태를 갖는다.
그러나, 5개로 표현된 복수 개의 데이터 입력 버퍼(3-1 ~ 3-5)가 모두 인접 배치되어야 하므로, 일정 면적 이상의 점유 면적을 필요로 하게 되며, 이에 따라 반도체 메모리 장치의 고집적화 구현이 저해되는 결과가 초래된다. 아울러, 꼬인 형태의 데이터 라인들(2-1 ~ 2-5)로 인해, 입력 데이터(din<1:5>)에 커플링 노이즈(Coupling Noise)가 발생할 가능성이 있으며, 이에 따라 데이터 입력 동작의 안정성이 저하된다는 문제점 또한 존재하게 된다.
이와 같이, 종래의 반도체 메모리 장치의 데이터 입력 회로는, 점유 면적 및 안정성에 취약한 구조로 구성되어 있었으며, 이에 따라 고속화 및 고집적화 구현이 용이하지 않다는 문제점 및 단점을 가지고 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 데이터 입력 동작에 있어서의 안정성을 확보함과 동시에 면적 효율을 향상시키는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 내부 클럭을 생성하는 클럭 제너레이터; 데이터 패드를 통해 입력되는 데이터를 버퍼링하여 버퍼링 데이터를 출력하는 비동기식 데이터 입력 버퍼; 및 상기 내부 클럭에 동기하여 상기 버퍼링 데이터를 버퍼링하는 동기식 데이터 입력 버퍼;를 포함하며, 상기 내부 클럭을 상기 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이와 상기 버퍼링 데이터를 상기 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이는 같은 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 내부 클럭을 생성하는 클럭 제너레이터; 제 1 데이터 패드를 통해 입력되는 데이터를 버퍼링하여 제 1 버퍼링 데이터를 출력하는 제 1 비동기식 데이터 입력 버퍼; 상기 내부 클럭에 동기하여 상기 제 1 버퍼링 데이터를 버퍼링하는 제 1 동기식 데이터 입력 버퍼; 제 2 데이터 패드를 통해 입력되는 데이터를 버퍼링하여 제 2 버퍼링 데이터를 출력하는 제 2 비동기식 데이터 입력 버퍼; 및 상기 내부 클럭에 동기하여 상기 제 2 버퍼링 데이터를 버퍼링하는 제 2 동기식 데이터 입력 버퍼;를 포함하며, 상기 내부 클럭을 상기 제 1 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이와 상기 버퍼링 데이터를 상기 제 1 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이는 서로 같고, 상기 내부 클럭을 상기 제 2 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이와 상기 버퍼링 데이터를 상기 제 2 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이는 서로 같은 것을 특징으로 한다.
본 발명의 반도체 메모리 장치는, 데이터 입력 버퍼를 비동기식 데이터 입력 버퍼와 동기식 데이터 입력 버퍼로 분리하고, 동기식 데이터 입력 버퍼는 데이터와 클럭을 동시에 전송 받도록 함으로써, 데이터 입력 동작에 있어서의 안정성을 확보하는 효과를 창출한다.
아울러, 본 발명의 반도체 메모리 장치는, 복수 개의 데이터 입력 버퍼를 인접하여 배치하지 않음으로써, 면적 효율을 향상시켜 고집적화 구현을 용이하게 하는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도로서, 설명의 편의상 3개의 데이터 패드를 통해 입력되는 데이터를 버퍼링하는 구성들만을 개략적으로 나타낸 것이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제 1 내지 제 3 데이터 패드(10-1 ~ 10-3); 상기 제 1 내지 제 3 데이터 패드(10-1 ~ 10-3)에 각각 연결된 제 1 내지 제 3 데이터 라인(20-1 ~ 20-3); 상기 제 1 내지 제 3 데이터 라인(20-1 ~ 20-3)으로부터 각각 전달되는 입력 데이터(din1 ~ din3)를 각각 버퍼링하여 제 1 내지 제 3 버퍼링 데이터(dbuf1 ~ dbuf3)를 생성하는 제 1 내지 제 3 비동기식 데이터 입력 버퍼(30-1 ~ 30-3); 상기 제 1 내지 제 3 버퍼링 데이터(dbuf1 ~ dbuf3)를 각각 구동하여 제 1 내지 제 3 구동 데이터(ddrv1 ~ ddrv3)를 생성하는 제 1 내지 제 3 데이터 드라이버(40-1 ~ 40-3); 내부 클럭(clk_int)을 생성하는 클럭 제너레이터(50); 상기 내부 클럭(clk_int)을 각각 구동하여 제 1 내지 제 3 구동 클럭(clk_drv1 ~ clk_drv3)을 생성하는 제 1 내지 제 3 클럭 드라이버(60-1 ~ 60-3); 및 상기 제 1 내지 제 3 구동 클럭(clk_drv1 ~ clk_drv3) 중 어느 하나에 동기하여 상기 제 1 내지 제 3 구동 데이터(ddrv1 ~ ddrv3) 중 기 설정된 어느 하나를 버퍼링하여 제 1 내지 제 3 동기 버퍼링 데이터(dsbuf1 ~ dsbuf3)를 각각 생성하는 제 1 내지 제 3 동기식 데이터 입력 버퍼(70-1 ~ 70-3);를 포함한다.
여기에서, 상기 제 1 내지 제 3 데이터 드라이버(40-1 ~ 40-3)와 상기 제 1 내지 제 3 클럭 드라이버(60-1 ~ 60-3)는 반드시 구비되어야만 하는 구성은 아니다. 그러나, 상기 제 1 내지 제 3 데이터 드라이버(40-1 ~ 40-3)와 상기 제 1 내지 제 3 클럭 드라이버(60-1 ~ 60-3)가 구비됨으로 인해, 각각의 데이터와 각각의 클럭의 신호 특성이 향상될 수 있다. 이 때, 상기 제 1 데이터 드라이버(40-1)와 상기 제 1 클럭 드라이버(60-1), 상기 제 2 데이터 드라이버(40-2)와 상기 제 2 클럭 드라이버(60-2) 및 상기 제 3 데이터 드라이버(40-3)와 상기 제 3 클럭 드라이버(60-3)는 각각 서로 같은 구동력을 갖도록 그 사이즈(Size)가 조절되어야만 한다.
상기 클럭 제너레이터(50)는 DLL 회로 또는 PLL 회로를 이용함에 의해 구현될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치에서는 상술한 것과 같이 데이터 입력 버퍼가 비동기식 입력 버퍼와 동기식 입력 버퍼로 구분된다. 상기 제 1 내지 제 3 비동기식 데이터 입력 버퍼(30-1 ~ 30-3)는 클럭의 입력과 무관하게 상기 제 1 내지 제 3 입력 데이터(din1 ~ din3)를 각각 버퍼링하는 동작을 수행한다. 반면에, 상기 제 1 내지 제 3 동기식 데이터 입력 버퍼(70-1 ~ 70-3)는 상기 내부 클럭(clk_int)을 구동하여 생성한 상기 제 1 내지 제 3 구동 클럭(clk_drv1 ~ clk_drv3)을 각각 이용하여, 상기 제 1 내지 제 3 구동 데이터(ddrv1 ~ ddrv3)를 각각 버퍼링하는 동작을 수행한다.
도 2를 참조하면, 상기 제 1 비동기식 데이터 입력 버퍼(30-1)로부터 출력되는 상기 제 1 버퍼링 데이터(dbuf1)가 상기 제 1 데이터 드라이버(40-1)를 거쳐 상기 제 1 구동 데이터(ddrv1)로서 상기 제 1 동기식 데이터 입력 버퍼(70-1)에 전달되기까지의 신호 라인의 길이와, 상기 제 1 클럭 제너레이터(50)로부터 출력되는 상기 내부 클럭(clk_int)이 상기 제 1 클럭 드라이버(60-1)를 거쳐 상기 제 1 구동 클럭(clk_drv1)으로서 상기 제 1 동기식 데이터 입력 버퍼(70-1)에 전달되기까지의 신호 라인의 길이는 같도록 설계된다. 마찬가지로, 상기 제 2 버퍼링 데이 터(dbuf2)와 상기 제 3 버퍼링 데이터(dbuf3)가 각각 상기 제 2 동기식 데이터 입력 버퍼(70-2)와 상기 제 3 동기식 데이터 입력 버퍼(70-3)에 전달되기까지의 신호 라인의 길이와, 상기 내부 클럭(clk_int)이 상기 제 2 동기식 데이터 입력 버퍼(70-2)와 상기 제 3 동기식 데이터 입력 버퍼(70-3)에 전달되기까지의 신호 라인의 길이는 각각 같도록 설계된다.
이처럼, 상기 제 1 동기식 데이터 입력 버퍼(70-1)는 상기 제 1 구동 클럭(clk_drv1)과 상기 제 1 구동 데이터(ddrv1)를 같은 타이밍에 입력 받을 수 있고, 상기 제 2 동기식 데이터 입력 버퍼(70-2)는 상기 제 2 구동 클럭(clk_drv2)과 상기 제 2 구동 데이터(ddrv2)를 같은 타이밍에 입력 받을 수 있으며, 상기 제 3 동기식 데이터 입력 버퍼(70-3)는 상기 제 3 구동 클럭(clk_drv3)과 상기 제 3 구동 데이터(ddrv3)를 같은 타이밍에 입력 받을 수 있다. 이에 따라, 상기 제 1 내지 제 3 동기식 데이터 입력 버퍼(70-1 ~ 70-3)에 각각 입력되는 데이터들과 클럭들 간의 타이밍 마진이 증가하게 되어, 보다 안정적으로 입력 데이터에 대한 버퍼링 동작이 수행되는 결과가 도출된다.
물론, 상기 제 1 내지 제 3 동기 버퍼링 데이터(dsbuf1 ~ dsbuf3)의 발생 타이밍은 각각 다를 수 있다. 그러나, 반도체 메모리 장치의 데이터 입력 동작의 안정성을 향상시키는 기술에 있어서, 상기 제 1 내지 제 3 동기 버퍼링 데이터(dsbuf1 ~ dsbuf3)는 안정적으로 생성되는지 여부가 중요하며, 그 발생 타이밍은 그다지 중요한 요소가 아님은 자명한 사실이다.
한편, 도 2를 참조하면, 상기 제 1 내지 제 3 비동기식 데이터 입력 버 퍼(30-1 ~ 30-3)는 서로 인접하여 배치될 필요가 없으며, 이는 상기 제 1 내지 제 3 동기식 데이터 입력 버퍼(70-1 ~ 70-3) 또한 마찬가지이다. 따라서, 상기 반도체 메모리 장치 내부의 공간을 활용함에 있어서 크게 제약이 되는 요인이 없게 되며, 결과적으로 면적 효율이 향상되는 이점을 취할 수 있게 된다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치는 데이터 입력 버퍼를 비동기식 데이터 입력 버퍼와 동기식 데이터 입력 버퍼로 구분하여 구비한다. 그리고 동기식 데이터 입력 버퍼와 비동기식 입력 버퍼 사이의 신호 라인의 길이와, 동기식 데이터 입력 버퍼와 클럭 제너레이터 사이의 신호 라인의 길이를 동일하게 한다. 이에 따라, 동기식 입력 버퍼에 입력되는 데이터와 클럭 간의 타이밍 마진이 향상되므로, 입력 데이터에 대한 버퍼링 동작의 안정성이 향상된다. 또한, 본 발명의 반도체 메모리 장치에서의 데이터 입력 버퍼들의 배치로 인해, 반도체 메모리 장치 내부의 면적 효율이 향상된다. 이처럼, 본 발명의 반도체 메모리 장치는 고속화 및 고집적화 구현을 보다 용이하게 하는 기술적 요소들을 제공한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 반도체 메모리 장치의 데이터 입력 회로의 구성도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
30-1 : 제 1 비동기식 데이터 입력 버퍼
30-2 : 제 2 비동기식 데이터 입력 버퍼
30-3 : 제 3 비동기식 데이터 입력 버퍼
50 : 클럭 제너레이터
70-1 : 제 1 동기식 데이터 입력 버퍼
70-2 : 제 2 동기식 데이터 입력 버퍼
70-3 : 제 3 동기식 데이터 입력 버퍼

Claims (6)

  1. 내부 클럭을 생성하는 클럭 제너레이터;
    데이터 패드를 통해 입력되는 데이터를 버퍼링하여 버퍼링 데이터를 출력하는 비동기식 데이터 입력 버퍼; 및
    상기 내부 클럭에 동기하여 상기 버퍼링 데이터를 버퍼링하는 동기식 데이터 입력 버퍼;
    를 포함하며,
    상기 내부 클럭을 상기 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이와 상기 버퍼링 데이터를 상기 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이는 같은 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 클럭 제너레이터로부터 출력되는 상기 내부 클럭을 구동하여 상기 동기식 데이터 입력 버퍼에 전송하는 클럭 드라이버; 및
    상기 비동기식 데이터 입력 버퍼로부터 출력되는 상기 버퍼링 데이터를 구동하여 상기 동기식 데이터 입력 버퍼에 전송하는 데이터 드라이버;
    를 추가로 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 클럭 드라이버와 상기 데이터 드라이버는 서로 같은 구동력을 갖도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  4. 내부 클럭을 생성하는 클럭 제너레이터;
    제 1 데이터 패드를 통해 입력되는 데이터를 버퍼링하여 제 1 버퍼링 데이터를 출력하는 제 1 비동기식 데이터 입력 버퍼;
    상기 내부 클럭에 동기하여 상기 제 1 버퍼링 데이터를 버퍼링하는 제 1 동기식 데이터 입력 버퍼;
    제 2 데이터 패드를 통해 입력되는 데이터를 버퍼링하여 제 2 버퍼링 데이터를 출력하는 제 2 비동기식 데이터 입력 버퍼; 및
    상기 내부 클럭에 동기하여 상기 제 2 버퍼링 데이터를 버퍼링하는 제 2 동기식 데이터 입력 버퍼;
    를 포함하며,
    상기 내부 클럭을 상기 제 1 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이와 상기 제 1 버퍼링 데이터를 상기 제 1 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이는 서로 같고, 상기 내부 클럭을 상기 제 2 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이와 상기 제 2 버퍼링 데이터를 상기 제 2 동기식 데이터 입력 버퍼까지 전송하는 라인의 길이는 서로 같은 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 클럭 제너레이터로부터 출력되는 상기 내부 클럭을 구동하여 상기 제 1 동기식 데이터 입력 버퍼에 전송하는 제 1 클럭 드라이버;
    상기 제 1 비동기식 데이터 입력 버퍼로부터 출력되는 상기 제 1 버퍼링 데이터를 구동하여 상기 제 1 동기식 데이터 입력 버퍼에 전송하는 제 1 데이터 드라이버;
    상기 클럭 제너레이터로부터 출력되는 상기 내부 클럭을 구동하여 상기 제 2 동기식 데이터 입력 버퍼에 전송하는 제 2 클럭 드라이버; 및
    상기 제 2 비동기식 데이터 입력 버퍼로부터 출력되는 상기 제 2 버퍼링 데이터를 구동하여 상기 제 2 동기식 데이터 입력 버퍼에 전송하는 제 2 데이터 드라이버;
    를 추가로 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 클럭 드라이버와 상기 제 1 데이터 드라이버는 서로 같은 구동력을 갖고, 상기 제 2 클럭 드라이버와 상기 제 2 데이터 드라이버는 서로 같은 구동력을 갖도록 구성됨을 특징으로 하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101047054B1 (ko) 2009-07-31 2011-07-06 주식회사 하이닉스반도체 반도체 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121083B (zh) * 2020-08-26 2025-03-28 长鑫存储技术(上海)有限公司 接口电路、数据传输电路以及存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010045596A (ko) * 1999-11-05 2001-06-05 윤종용 연속적인 읽기 동작을 지원하는 동기형 마스크 롬 장치
KR20020018142A (ko) * 2000-08-31 2002-03-07 아끼구사 나오유끼 동기형 반도체 기억 장치 및 그 입력 회로의 제어 방법
KR20050068323A (ko) * 2003-12-30 2005-07-05 삼성전자주식회사 반도체 메모리장치의 데이터 억세스회로
KR20050100262A (ko) * 2004-04-13 2005-10-18 주식회사 하이닉스반도체 동기 및 비동기 병용 모드 레지스터 세트를 포함하는ｐｓｒａｍ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3810020A1 (de) 1988-03-24 1989-10-05 Lucas Ind Plc Verfahren zum regeln des bremsdruckes in einer abs-fahrzeugbremsanlage
JP2742220B2 (ja) * 1994-09-09 1998-04-22 松下電器産業株式会社 半導体記憶装置
US5657289A (en) * 1995-08-30 1997-08-12 Micron Technology, Inc. Expandable data width SAM for a multiport RAM
US5923195A (en) * 1997-03-28 1999-07-13 Cypress Semiconductor Corp. Fast clock generator and clock synchronizer for logic derived clock signals with synchronous clock suspension capability for a programmable device
AU1913500A (en) * 1998-11-25 2000-06-13 Nanopower, Inc. Improved flip-flops and other logic circuits and techniques for improving layouts of integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010045596A (ko) * 1999-11-05 2001-06-05 윤종용 연속적인 읽기 동작을 지원하는 동기형 마스크 롬 장치
KR20020018142A (ko) * 2000-08-31 2002-03-07 아끼구사 나오유끼 동기형 반도체 기억 장치 및 그 입력 회로의 제어 방법
KR20050068323A (ko) * 2003-12-30 2005-07-05 삼성전자주식회사 반도체 메모리장치의 데이터 억세스회로
KR20050100262A (ko) * 2004-04-13 2005-10-18 주식회사 하이닉스반도체 동기 및 비동기 병용 모드 레지스터 세트를 포함하는ｐｓｒａｍ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101047054B1 (ko) 2009-07-31 2011-07-06 주식회사 하이닉스반도체 반도체 장치
US8171189B2 (en) 2009-07-31 2012-05-01 Hynix Semiconductor Inc. Semiconductor apparatus

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