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KR100920832B1 - Ｄｆｌｏｐ 회로 - Google Patents

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KR100920832B1
KR100920832B1 KR1020070114945A KR20070114945A KR100920832B1 KR 100920832 B1 KR100920832 B1 KR 100920832B1 KR 1020070114945 A KR1020070114945 A KR 1020070114945A KR 20070114945 A KR20070114945 A KR 20070114945A KR 100920832 B1 KR100920832 B1 KR 100920832B1
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Abstract

플립플롭 타입의 DFLOP을 개시한다. 개시된 본 발명의 DFLOP은, 입력 신호에 응답하여 상기 입력 신호를 전송하되, 내부 클럭의 제어를 받아 활성화되는 신호 전송 제어부, 상기 내부 클럭에 응답하여 활성화되면 상기 신호 전송 제어부의 출력 노드에 대한 프리차지 동작을 하는 프리차지부를 포함하는 리졸버를 포함한다.
내부 클럭, 레이아웃, 레지스터

Description

ＤＦＬＯＰ 회로{DFLOP Circuit}
본 발명은 DFLOP에 관한 것으로서, 보다 구체적으로는 비동기적인 시스템에서 내부적으로 클럭 신호를 생성하는 EAIC 시스템에 사용되는 DFLOP에 관한 것이다.
일반적인 비동기 회로에서 비롯되는 제약 및 시간 검출(timing detection)에 대한 새로운 도전으로 최근에는 외부적으로는 비동기 동작이나 내부적으로는 클럭 베이스로 동작하는 (Externally Asynchronous-Internally Clocked; 이하 ‘ EAIC’이라 함) 시스템을 도입하는 추세이다. 즉, EAIC 시스템은 외부에서 볼때는 외부 입력 신호에 응답하는 외부 출력 신호만 존재하나, 내부적으로는 입력된 신호를 이용하여 내부 클럭 신호를 생성함으로써 동작을 하는 것이다. 이러한 EAIC 시스템에는 쉬프트 레지스터용으로 DFLOP을 적용하고 있다.
도 1 및 도 2는 DFLOP의 개념적인 블록도 및 상세한 블록도이다.
DFLOP은 통상의 D 플립 플롭(Flip Flop)과 유사한 동작을 하지만, 그 외에 다른 점은 신호 전달의 동작이 완료되면 새로운 동작할 준비가 되었음을 알리는 준비 신호(R)를 생성한다는 점이다.
도 1 및 도 2를 참조하면, DFLOP은 리졸버(resolver; 10), 불안정 상태 검출부(20), 래치부(30) 및 준비 신호 생성부(40)를 포함한다.
우선, 리졸버(10)는 입력 신호에 따라 출력되는 동작 조건들을 정의하기 위한 플립 플롭 타입의 로직이다. 리졸버(10)는 입력 신호(in) 및 내부에서 생성된 내부 클럭(CLK)을 수신하여 제 1 출력 신호(Y0, Y1)를 생성한다. 보다 구체적으로, 리졸버(10)는 내부 클럭(CLK)이 로우 레벨이면 입력 신호(in)와 무관하게 무조건 하이 레벨의 제 1 출력 신호(Y0, Y1)를 생성한다. 그리하여, 내부 클럭(CLK)이 하이 레벨로 천이될때만 입력 신호(in)에 응답된 제 1 출력 신호(Y0, Y1)를 생성한다. 이러한 리졸버(10)의 상세한 구성과 동작은 후술하기로 한다.
불안정 상태 검출부(Metastable Detection Stage; MDS (20))는 수신된 제 1 출력 신호(Y0, Y1)에 응답하여 제 2 출력 신호(Y0’, Y1’)를 생성한다. 불안정 상태 검출부(20)는 입력되는 신호들에 의한 불안정한 요소를 제거하는 역할을 한다. 즉, 입력된 제 1 출력 신호(Y0, Y1)을 신호 레벨 그대로 제 2 출력 신호(Y0’, Y1’)로서 제공하는 것처럼 보이나, 이 부분의 특징은 수신되는 신호가 예를 들어, 로우 레벨에서 하이 레벨로 확실히 바뀐 뒤에만 출력을 보낼 수 있다. 따라서, 입력된 신호의 천이가 완전히 바뀐 뒤에야 신호 전송을 하도록 로직이 구현됨으로써 출력의 불안정한 상태를 제거할 수 있다.
래치부(30)는 제 2 출력 신호(Y0’, Y1’)를 수신하여 최종 출력 신호(Q, /Q)로 제공한다. 래치부(30)는 예를 들어, RS 플립플롭을 이용할 수 있음은 물론이다. 그리하여, 래치부(30)의 노어 타입의 RS 플립플롭을 구비하면 입력 신호의 높 은 레벨에 응답하여 동작하고, 낸드 타입의 RS 플립플롭을 구비하면 입력 신호의 낮은 레벨에 응답하여 동작할 것이다. 이는 DFLOP의 목적이나 구성에 따라 달라질 수 있으므로 개념만 간단히 설명하기로 한다.
한편, DFLOP에서는 준비 신호 생성부(40)를 더 포함한다. 준비 신호 생성부(40)는 전술한 불안정 상태 검출부(20)에서 제공되는 제 2 출력 신호(Y0’, Y1’)를 이용하여 생성된다. 전술한 바와 같이, 준비 신호(R)는 신호의 전달이 완료되어 다음의 동작을 할 준비가 되었음을 알리는 신호이다. 이러한 준비 신호 생성부(40)는 낸드 게이트(ND)를 포함함으로써, 낸드 연산에 의해 출력될 수 있다.
이와 같이, DFLOP(1)은 리졸버(10)로부터의 신호 전달이 완료되어야 불안정 상태 검출부(20)에서 준비 신호(R)를 생성함으로써, 불안정한 상태를 배제할 수 있으므로 내부의 안정된 동작을 구현할 수 있다. 또한, 이러한 DFLOP(1)에서 출력되는 준비 신호(R)들을 조합하여 내부 클럭(CLK)을 생성할 수 있다.
도 3은 도 2에 따른 리졸버(10)의 회로도이다.
도 3을 참조하면, 리졸버(10)는 인버터(IV1), 제 1 내지 제 4 낸드 게이트(ND1-ND4)를 포함한다.
그리하여, 입력 신호(D) 및 인버터(IV1)에 의해 반전된 입력 신호(D)가 각각 제 4 낸드 게이트(ND4) 및 제 1 낸드 게이트(ND1)에 제공된다.
한편, 제 2 낸드 및 제 3 낸드 게이트(ND2, ND3)는 내부 클럭(CLK)을 수신하며, 제 1 및 제 4 낸드 게이트(ND1, ND4)의 출력 신호를 피드백받아 낸드 게이트 동작을 함으로써 제 1 출력 신호(Y0, Y1)을 제공한다.
이러한 리졸버(10)의 동작 특징은, 내부 클럭(CLK)이 로우 레벨인 구간 동안은 무조건 하이 레벨의 비활성화된 제 1 출력 신호(Y0, Y1)를 제공한다. 그러나, 내부 클럭(CLK)이 하이 레벨로 천이되면, 입력 신호(D)에 응답된 제 1 출력 (Y0, Y1)를 제공한다. 예를 들어, 내부 클럭(CLK)이 하이 레벨이고, 입력 신호(D)가 하이 레벨이면 제 1 정 출력 신호(Y0)는 로우 레벨의, 제 1 부정 출력 신호(Y1)는 이와 반대로 하이 레벨의 신호가 된다. 이와 반대로, 내부 클럭(CLK)이 하이 레벨이고, 입력 신호(D)가 로우 레벨이면 제 1 정 출력 신호(Y0)는 하이 레벨의, 제 1 부정 출력 신호(Y1)는 로부 레벨의 신호가 된다.
그러나, 이러한 리졸버(10)를 사용하려면 3-입력 낸드 게이트(ND2, ND3),
2-입력 낸드 게이트(ND1, ND4) 및 인버터(IV1)의 구성으로 인한 11개의 PMOS 트랜지스터 및 11개의 NMOS 트랜지스터가 필요하므로 레이아웃 면적의 효율을 저하시킨다. 또한, 피드백 입력 받는 낸드 게이트 동작으로 인하여 그 응답 속도가 저하될 수 있다.
본 발명의 기술적 과제는 응답 속도가 빠르면서도 레이아웃 면적 효율을 개선한 DFLOP을 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 DFLOP은, 입력 신호에 응답하여 상기 입력 신호를 전송하되, 내부 클럭의 제어를 받아 활성화되는 신호 전송 제어부, 상기 내부 클럭에 응답하여 활성화되면 상기 신호 전송 제어부의 출력 노드에 대한 프리차지 동작을 하는 프리차지부를 포함하는 리졸버를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 DFLOP은, 내부 클럭의 라이징 에지에 동기되어 활성화됨으로써 입력 신호를 전송하는 신호 전송 제어부, 상기 내부 클럭의 제 1 레벨에 응답하여 활성화되면 상기 신호 전송 제어부의 출력 노드를 제 1 레벨로 프리차지시키는 프리차지부 및 상기 내부 클럭의 신호 레벨에 따라, 활성화된 상기 신호 전송 제어부의 출력 노드의 신호를 반전시키거나 활성화된 상기 프리차지부의 출력 노드의 신호를 반전시키는 반전부를 포함하는 리졸버를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 DFLOP은, 입력 신호를 수신하여 서로 반전된 레벨의 제 1 및 제 2 출력 신호를 제공하되, 내부 클럭의 라이징 에지에 동기되어 서로 동일한 레벨의 상기 제 1 및 제 2 출력 신호를 제공하는 리졸버를 포함한다.
본 발명의 일 실시예에 따르면 DFLOP의 리졸버 회로부의 소자 구성 수를 감소시키도록 로직을 변경함으로써, 응답 속도가 개선되며 레이아웃 면적 효율을 개선할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 4는 본 발명의 일 실시예에 따른 EAIC 시스템(700)의 개략적인 블록도이다.
도 4를 참조하면, EAIC 시스템(700)은 제 1 쉬프트 레지스터 블록(100), 차기 입력 신호 생성부(200), 제 2 쉬프트 레지스터 블록(300), 출력 버퍼부(400), 클럭 신호 제어부(500) 및 클럭 신호 생성부(600)를 포함한다.
구체적으로, 제 1 쉬프트 레지스터 블록(100)은 제 1 DFLOP(100a) 및 제 2 DFLOP(100b)을 포함한다. 제 1 및 제 2 DFLOP(100a, 100b)은 외부 입력 신호(INPUT)를 수신하여 차기 입력 신호 생성부(200)로 전달시킨다. 이후, 제 1 및 제 2 DFLOP(100a, 100b)은 준비 신호(R0, R1)를 클럭 신호 제어부(500)에 제공한다.
차기 입력 신호 생성부(200)는 제 1 및 제 2 DFLOP(100a, 100b)으로부터 제공된 신호를 이용하여 제 2 쉬프트 레지스터 블록(300)의 입력이 될 신호를 생성한다.
제 2 쉬프트 레지스터 블록(300)은 제 1 쉬프트 레지스터 블록(100)과 마찬가지로, 제 3 및 제 4 DFLOP(300a, 300b)을 포함한다. 이러한 제 3 및 제 4 DFLOP(300a, 300b)은 차기 입력 신호 생성부(200)로부터 제공된 신호를 수신하여 출력 버퍼부(400)로 전달시킴과 동시에 다시 차기 입력 신호 생성부(200)로 피드백시킨다. 그리하여, 차기 입력 신호 생성부(200)가 새로운 신호들을 생성하여 다시 제 2 쉬프트 레지스터 블록(300)에 제공함으로써, 제 2 쉬프트 레지스터 블록(300)은 계속 입력 신호가 바뀌면서 동작을 할 수 있다. 한편, 제 3 및 제 4 DFLOP(300a, 300b)은 다음 회로부에 신호 전달이 끝나면, 생성된 준비 신호(R2, R3)를 역시 클럭 신호 제어부(500)에 제공한다.
출력 버퍼부(400)는 제 1 쉬프트 레지스터 블록(100) 및 제 2 쉬프트 레지스터 블록(200)에서 출력된 신호들을 버퍼링하여 외부 출력 신호(OUTPUT)로 제공할 수 있다.
제 1 쉬프트 레지스터 블록(100)과 제 2 쉬프트 레지스터 블록(300)은 클럭에 동기되어 동작하는 회로이나, EAIC 시스템(700)에는 외부 클럭 신호를 수신하지 않는다. 내부에서 동작하는 신호들로써 내부 클럭(CLK)을 생성하여 이를 대신한다. 그리하여, 클럭 신호 제어부(500)는 각 준비 신호(R0-R3)를 수신하여 논리 연산을 한다. 클럭 신호 생성부(600)는 클럭 신호 제어부(50)의 논리 연산 결과를 인에이블 신호(EN, /EN)에 응답하여 내부 클럭(CLK)을 생성할 수 있다. 그리하여, EAIC 시스템(700)은 외부 클럭 신호 대신 준비 신호(R0-R3)로써 생성된 내부 클럭(CLK)으로 동작을 수행할 수 있다. 이러한 내부 클럭(CLK)은 각 제 1 및 제 2 레지스터 블록(100, 300)의 정확한 지연 시간을 계산하여 생성됨으로써 클럭의 스큐를 방지할 수 있으며 고속 동작이 가능하다. 또한, 외부 입력 신호(INPUT)를 인가하는 동안 내부 클럭(CLK)을 무한히 생성할 수 있다.
특히, 본 발명의 일 실시예에 따른 DFLOP은 통상의 DFLOP과 동작 원리는 동일하나 회로 구현을 다르게 함으로써 면적 효율을 개선하는 한편 응답 속도를 개선할 수 있다.
설명의 편의상, 모든 DFLOP의 구성 및 동작에 대해서는 생략하기로 하며, 제 1 DFLOP(100a)에 대해서만 자세히 설명하기로 한다.
도 5a는 본 발명의 일 실시예에 따른 제 1 DFLOP(100a)의 개략적인 블록도이며, 도 5b는 도 5a에 따른 리졸버(110)의 상세한 회로도이다.
도 5a내지 도 5b를 참조하면, 제 1 DFLOP(100a)은 리졸버(110), 불안정 상태 검출부(120), 래치부(130) 및 준비 신호 생성부(140)를 포함한다.
여기서, 제 1 DFLOP(100a)의 구성 요소는 전술한 바와 같으므로 중복되는 설명은 생략하기로 하며, 리졸버(110) 회로에 대해서만 상술하기로 한다.
본 발명의 일 실시예에 따른 리졸버(100)는 신호 전송 제어부(111), 프리차지부(112) 및 반전부(113)를 포함한다.
구체적으로, 신호 전송 제어부(111)는 입력 신호(D)에 응답하여 입력 신호(D)를 전송하되, 내부 클럭(CLK)의 제어를 받는다. 즉, 신호 전송 제어부(111)는 내부 클럭(CLK)의 하이 레벨에 응답하여 활성화되어 입력 신호(D)를 전송할 수 있다. 신호 전송 제어부(111)는 제 1 및 제 2 전송 소자인 제 1 PMOS 트랜지스터(P1) 및 제 2 PMOS 트랜지스터(P2)를 포함한다. 제 1 PMOS 트랜지스터(P1)는 반전된 내부 클럭(CLK)을 수신하는 게이트, 입력 신호(D)를 수신하는 소스, 노드 c와 연결된 드레인을 포함한다. 제 2 PMOS 트랜지스터(P2)는 반전된 제 1 PMOS 트랜지스터(P1)의 게이트와 연결되어 내부 클럭(CLK)을 수신하는 게이트, 반전된 입력 신호(D)를 수신하는 소스, 노드 d와 연결된 드레인을 포함한다.
프리차지부(112)는 내부 클럭(CLK)이 로우 레벨일 때 노드 c와 노드 d를 로우 레벨로 프리차지 시킴으로써 출력이 항상 하이 레벨이 되도록 한다. 프리차지부(112)는 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다. 제 1 NMOS 트랜지스터(N1)는 노드 a와 연결된 게이트, 접지 전압(VSS)과 연결된 소스 및 노드 c와 연결된 드레인을 포함한다. 제 2 NMOS 트랜지스터(N2)는 노드 b와 연결된 게이트, 접지 전압(VSS)과 연결된 소스 및 노드 d와 연결된 드레인을 포함한다.
반전부(113)는 내부 클럭(CLK)이 로우 레벨일 때는 노드 c 및 d의 프리차지된 레벨을 반전하여 제 1 출력 신호(Y0, Y1)로 제공하며, 내부 클럭(CLK)이 하이 레벨일 때는 입력 신호(D)를 반전시켜 제 1 출력 신호(Y0, Y1)로 제공한다. 반전부(113)는 제 3 및 제 4 인버터(INV3, INV4)를 포함한다. 제 3 인버터(INV3)는 노드 c의 레벨을 반전시킨다. 제 4 인버터(INV4)는 노드 d의 레벨을 반전시킨다.
계속해서, 도 5b를 참조하여 리졸버(110)의 동작을 설명하기로 한다.
우선, 내부 클럭(CLK)이 로우 레벨인 경우를 예시하기로 한다.
내부 클럭(CLK)이 로우 레벨이면, 제 1 인버터(INV1)에 의해 반전된 하이 레벨의 신호가 신호 전송 제어부(111)에 전달된다. 그리하여, 제 1 및 제 2 PMOS 트 랜지스터(P1, P2)는 턴오프되고, 프리차지부(112)의 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 턴온된다. 이로써, 접지 전압(VSS)레벨이 노드 c 및 d에 각각 전달된다. 따라서, 로우 레벨의 노드 c 및 d의 신호는 반전부(113)를 경유하여 하이 레벨의 제 1 출력 신호(Y0, Y1)로서 제공될 수 있다. 즉, 리졸버(110)는 내부 클럭(CLK)이 로우 레벨인 경우, 입력 신호(D)와 무관하게 하이 레벨의 제 1 출력 신호(Y0, Y1)를 제공한다.
그러나, 내부 클럭(CLK)이 로우 레벨에서 하이 레벨이 되면, 제 1 인버터(INV1)에 의해 반전된 로우 레벨의 신호가 신호 전송 제어부(111)에 전달된다. 즉, 즉, 내부 클럭(CLK)의 라이징 에지에 동기되어 제 1 및 제 2 PMOS 트랜지스터(P1, P2)가 턴온된다. 그리하여, 제 1 PMOS 트랜지스터(P1)을 통해 입력 신호(D)가 노드 c에 전달될 수 있으며, 제 2 PMOS 트랜지스터(P2)를 통해 반전된 입력 신호(D)가 노드 d에 전달될 수 있다. 한편, 노드 a 및 b는 로우 레벨이므로 프리차지부(112)의 제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 턴오프된다. 이로써, 서로 반전된 레벨을 갖는 노드 c 및 d의 신호는 반전부(113)를 경유하여 다시 반전되어 제 1 출력 신호(Y0, Y1)로서 제공될 수 있다.
즉, 본 발명의 일 실시예에 따른 리졸버(110)는 종래의 리졸버(도 2의 10 참조)와 동일한 기능을 하는 회로로 구현되나, 로직을 변경함으로써 트랜지스터의 수를 감소시킬 수 있다. 이로써, 레이아웃의 면적 효율을 개선할 수 있음을 알 수 있다. 또한, 본 발명의 일 실시예에서는 로직 변경으로 종래의 피드백 신호 입력받는 부분을 개선함으로써 리졸버(110)의 응답 속도가 개선될 수 있다.
다음의 도 6 및 도 7은 입력 신호에 따라 종래 및 도 5b에 따른 출력 신호의 파형을 나타낸 시뮬레이션 그래프이다. 도 7이 도 6과 다른 점은, 클럭 도메인(domain)의 해상도를 높여 내부 클럭(CLK) 주기를 측정할 수 있도록 시뮬레이션 결과를 보여준다.
도 6내지 도 7을 참조하면, A 섹션은 입력 신호(D)를 서로 반전된 레벨로 인가하는 경우를 나타낸다. B 섹션은 이에 응답하는 종래 기술의 DFLOP의 동작 특성을 나타내며 C 섹션은 본 발명의 일 실시예에 따른 DFLOP의 동작 특성을 나타낸다. 한편, B 섹션 및 C 섹션에서의 DFLOP은 제 2 쉬프트 레지스터 블록(300) 내의 DFLOP으로 예시한다.
그리하여, 제 1 쉬프트 레지스터 블록(도 4의 100 참조)으로 인가된 입력 신호(x, y)는 차기 입력 신호 생성부(도 4의 200 참조) 를 통해 새로운 입력 신호(a, b)로 생성된다. 따라서, B 섹션 및 C 섹션에서의 DFLOP 동작은 A 섹션에서의 입력 신호와 다른 레벨을 갖는 새로운 입력 신호(a, b)에 응답하게 된다.
그리하여, ○a는 종래 기술에 따른 내부 클럭(CLK) 주기를 나타내며, ○b는 본 발명의 일 실시예에 따른 내부 클럭(CLK) 주기를 나타낸다. 도 6에 도시된 바와 같이, 종래의 내부 클럭(CLK) 주기는 약 1.3ns 이나 본 발명의 일 실시예에 따른 내부 클럭(CLK) 주기는 약 1.12ns 로서, 종래보다 클럭 주기의 응답 속도가 약 14% 개선됨을 알 수 있다. 이와 같이, 종래보다 본 발명의 일 실시예에 따른 내부 클럭(CLK) 생성 주기가 더 빠름을 알 수 있다. 이는, 본 발명의 일 실시예에 따른 DFLOP은 리졸버의 피드백 받는 플립 플롭 회로의 로직을 변경하여, 입력에 따라 턴 온되는 트랜지스터의 응답 속도가 개선됨으로써 종래보다 내부 클럭(CLK) 생성 속도가 빠름을 알 수 있다.
따라서, 본 발명의 일 실시예에 따르면 리졸버 회로부의 소자 구성 수를 감소시키도록 로직을 변경함으로써, 응답 속도가 개선되며 레이아웃 면적 효율을 개선할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1 및 도 2는 종래의 DFLOP의 개념도 및 블록도,
도 3은 도 2에 따른 리졸버의 회로도,
도 4는 본 발명의 일 실시예에 따른 EAIC 시스템의 블록도,
도 5a 는 도 4에 따른 DFLOP의 개념도,
도 5b는 도 5a에 따른 리졸버의 회로도,
도 6 내지 도 7은 종래 DFLOP과 본 발명의 일 실시예에 따른 DFLOP의 동작 파형을 나타낸 시뮬레이션 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 쉬프트 레지스터 블록 200 : 차기 입력 신호 생성부
300 : 제 2 쉬프트 레지스터 블록 400 : 출력 버퍼부
500 : 클럭 신호 제어부 600 : 클럭 신호 생성부

Claims (17)

  1. 준비 신호를 생성하는 플립플롭 타입의 DFLOP에 있어서,
    입력 신호에 응답하여 상기 입력 신호를 전송하되, 내부 클럭의 제어를 받아 활성화되는 신호 전송 제어부; 및
    상기 내부 클럭에 응답하여 활성화되면 상기 신호 전송 제어부의 출력 노드에 대한 프리차지 동작을 하는 프리차지부를 포함하는 리졸버를 포함하는 DFLOP.
  2. 제 1항에 있어서,
    상기 신호 전송 제어부는 상기 입력 신호 및 반전된 상기 입력 신호를 각각수신하여 전달하는 제 1 및 제 2 전송 소자를 포함하는 DFLOP.
  3. 제 2항에 있어서,
    상기 신호 전송 제어부는, 상기 내부 클럭의 제 2 레벨에 응답하여 활성화됨으로써, 상기 입력 신호와 상기 반전된 입력 신호를 상기 제 1 및 제 2 전송 소자를 통해 전달하는 DFLOP.
  4. 제 1항에 있어서,
    상기 신호 전송 제어부의 출력 노드의 신호를 반전시키는 반전부를 더 포함하며,
    상기 반전부는 상기 내부 클럭의 제 2 레벨에 응답하여 상기 신호 전송 제어부의 출력되는 신호를 반전시키고, 상기 내부 클럭의 제 1 레벨에 응답하여 상기 프리차지부에서 프리차지시킨 신호를 반전시키는 DFLOP.
  5. 제 4항에 있어서,
    상기 반전부는 상기 제 1 전송 소자 및 제 2 전송 소자와 각각 연결된 제 1 반전 소자 및 제 2 반전 소자를 포함하는 DFLOP.
  6. 제 5항에 있어서,
    상기 프리차지부는 상기 내부 클럭의 제 1 레벨에 응답하여 상기 반전부의 입력 노드를 제 1 레벨로 프리차지시키는 DFLOP.
  7. 제 4항에 있어서,
    상기 제 1 레벨 및 제 2 레벨은 서로 반전된 신호 레벨인 DFLOP.
  8. 준비 신호를 생성하는 플립플롭 타입의 DFLOP에 있어서,
    내부 클럭의 라이징 에지에 동기되어 활성화됨으로써 입력 신호를 전송하는 신호 전송 제어부;
    상기 내부 클럭의 제 1 레벨에 응답하여 활성화되면 상기 신호 전송 제어부의 출력 노드를 상기 제 1 레벨로 프리차지시키는 프리차지부; 및
    상기 내부 클럭의 신호 레벨에 따라, 활성화된 상기 신호 전송 제어부의 출력 노드의 신호를 반전시키거나 활성화된 상기 프리차지부의 출력 노드의 신호를 반전시키는 반전부를 포함하는 리졸버를 포함하는 DFLOP.
  9. 제 8항에 있어서,
    상기 신호 전송 제어부는 상기 입력 신호 및 반전된 상기 입력 신호를 각각수신하여 전달하는 제 1 및 제 2 전송 소자를 포함하는 DFLOP.
  10. 제 9항에 있어서,
    상기 신호 전송 제어부는, 상기 내부 클럭의 라이징 에지에 동기되어 활성화됨으로써 상기 입력 신호와 상기 반전된 입력 신호를 상기 제 1 및 제 2 전송 소자를 통해 전달하는 DFLOP.
  11. 제 8항에 있어서,
    상기 반전부는 상기 내부 클럭의 제 2 레벨에 응답하여 상기 신호 전송 제어부의 출력되는 신호를 반전시키고, 상기 내부 클럭의 제 1 레벨에 응답하여 상기 프리차지부에서 프리차지시킨 신호를 반전시키는 DFLOP.
  12. 제 11항에 있어서,
    상기 제 1 레벨 및 제 2 레벨은 서로 반전된 신호 레벨인 DFLOP.
  13. 준비 신호를 생성하는 플립플롭 타입의 DFLOP에 있어서,
    입력 신호를 수신하여 내부 클럭의 라이징 에지에 동기하여 서로 반전된 레벨의 제 1 및 제 2 출력 신호를 제공하고, 내부 클럭의 폴링 에지에 동기하여 서로 동일한 레벨의 상기 제 1 및 제 2 출력 신호를 제공하는 리졸버를 포함하는 DFLOP.
  14. 제 13항에 있어서,
    상기 리졸버는,
    상기 내부 클럭의 라이징 에지에 동기되어 활성화됨으로써 상기 입력 신호를 전송하는 신호 전송 제어부;
    상기 내부 클럭의 제 1 레벨에 응답하여 활성화되면 상기 신호 전송 제어부의 출력 노드를 상기 제 1 레벨로 프리차지시키는 프리차지부; 및
    상기 내부 클럭의 신호 레벨에 따라, 활성화된 상기 신호 전송 제어부의 출력 노드의 신호를 반전시키거나 활성화된 상기 프리차지부의 출력 노드의 신호를 반전시키는 반전부를 포함하는 DFLOP.
  15. 제 14항에 있어서,
    상기 신호 전송 제어부는 상기 입력 신호 및 반전된 상기 입력 신호를 각각수신하여 전달하는 제 1 및 제 2 전송 소자를 포함하는 DFLOP.
  16. 제 14항에 있어서,
    상기 반전부는 상기 내부 클럭의 제 2 레벨에 응답하여 상기 신호 전송 제어부의 출력되는 신호를 반전시키고, 상기 내부 클럭의 제 1 레벨에 응답하여 상기 프리차지부에서 프리차지시킨 신호를 반전시키는 DFLOP.
  17. 제 16항에 있어서,
    상기 제 1 레벨 및 제 2 레벨은 서로 반전된 신호 레벨인 DFLOP.
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