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KR100900480B1 - Semiconductor package - Google Patents

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KR100900480B1
KR100900480B1 KR1020020043273A KR20020043273A KR100900480B1 KR 100900480 B1 KR100900480 B1 KR 100900480B1 KR 1020020043273 A KR1020020043273 A KR 1020020043273A KR 20020043273 A KR20020043273 A KR 20020043273A KR 100900480 B1 KR100900480 B1 KR 100900480B1
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South Korea
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bump
bumps
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bonding
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이상균
이봉희
박광석
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삼성테크윈 주식회사
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Abstract

본 발명에 따른 반도체 패키지는, 일측면에 복수개의 본딩 패드들이 형성되고, 각 본딩 패드의 중앙부가 노출되도록 그 가장자리에 패시베이션막이 형성되며, 노출된 각 본딩 패드상에 소정높이로 범프가 형성된 적어도 하나의 반도체 칩; 및 각 범프와 대응되게 삽입부들이 형성되고, 각 삽입부를 통하여 삽입된 범프와 리벳결합되는 단자들을 구비하는 기판;을 포함하고, 상기 기판은, 상기 기판의 가장자리 주변을 따라 상기 삽입부들이 위치되고, 상기 기판의 중앙부에는 상기 삽입부들로부터 연장된 회로 패턴에 연결되는 랜드부들이 마련된 플렉시블 서킷인 것을 특징으로 한다.In the semiconductor package according to the present invention, a plurality of bonding pads are formed on one side thereof, a passivation film is formed at an edge thereof so that the center portion of each bonding pad is exposed, and at least one bump formed at a predetermined height on each exposed bonding pad. Semiconductor chips; And a substrate having inserts corresponding to each bump and having terminals riveted to the bump inserted through the insert, wherein the insert is positioned along an edge of the substrate. The central portion of the substrate may be a flexible circuit provided with land portions connected to circuit patterns extending from the insertion portions.

Description

반도체 패키지{Semiconductor package}Semiconductor Package {Semiconductor package}

도 1은 종래의 반도체 패키지에 있어서, 솔더 범프와 리드간의 접속구조가 도시되어 있다. 1 illustrates a connection structure between a solder bump and a lead in a conventional semiconductor package.

도 2는 종래의 반도체 패키지에 있어서, 골드 스터드 범프와 리드간의 접속구조가 도시되어 있다. 2 shows a connection structure between a gold stud bump and a lead in a conventional semiconductor package.

도 3은 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 단면도.3 is a cross-sectional view showing a semiconductor package according to a first embodiment of the present invention.

도 4는 도 3에 있어서, 범프와 리드간의 접속구조의 일예를 도시한 부분단면도.FIG. 4 is a partial sectional view showing an example of a connection structure between bumps and leads in FIG. 3; FIG.

도 5는 도 3에 있어서, 범프와 리드간의 접속구조의 다른 예를 도시한 부분단면도.FIG. 5 is a partial sectional view of another example of the connection structure between bumps and leads in FIG. 3; FIG.

도 6은 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도.6 is a cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.

도 7은 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 평면도.7 is a plan view showing a semiconductor package according to a third embodiment of the present invention.

도 8은 도 7에 있어서, Ⅷ-Ⅷ선을 따라 절단한 단면도.8 is a cross-sectional view taken along the line VII-VII in FIG. 7.

도 9는 본 발명의 제4 실시예에 따른 반도체 패키지를 도시한 단면도.9 is a sectional view showing a semiconductor package according to a fourth embodiment of the present invention.

도 10은 도 9에 있어서, 범프와 탭 테이프간의 접속구조를 확대도시한 단면도.FIG. 10 is an enlarged cross-sectional view of a connection structure between bumps and tab tapes in FIG. 9; FIG.

〈도면의 주요 부호에 대한 간단한 설명〉 <Brief description of the major symbols in the drawings>                 

31,61a,61b,71,91..반도체 칩 32,62a,62b,72,92..본딩 패드31,61a, 61b, 71,91..semiconductor chip 32,62a, 62b, 72,92..bonding pad

33,63,73,93..패시베이션막 34,64,74,94..범프33,63,73,93 .. Passivation film 34,64,74,94..Bump

35,65..리드프레임 36,66..리드35,65 ... Lead frame 36,66 ... Lead

38,41,67,96..삽입부 75..플렉시블 서킷38.41,67,96..insert 75..flexible circuit

95..탭 테이프 98..스티프너95.Tap tape 98.Stiffener

본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 칩과 기판간의 접속구조가 개선된 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package having an improved connection structure between a semiconductor chip and a substrate.

반도체 소자를 기판에 전기적으로 접속하는 방식에는 금속 와이어를 이용하는 와이어 본딩에 의한 접속방식이 일반적이다. 그러나, 반도체 소자의 성능이 월등히 향상되어 주파수가 높고 소형화되어감에 따라 반도체 소자의 입출력 수를 증가시키고, 접속 밀도를 보다 높인 연결방식이 요구되었다. 이러한 고기능과 고밀도 실장에 대한 요구가 더욱 가속화됨에 따라 이에 부응하기 위하여 플립 칩(Flip chip) 본딩 기술이 등장하게 되었다. As a method of electrically connecting a semiconductor element to a board | substrate, the connection system by wire bonding using a metal wire is common. However, as the performance of semiconductor devices has been greatly improved and the frequencies have been increased and miniaturized, there has been a demand for a connection method in which the number of input and output of semiconductor devices is increased and the connection density is higher. As the demand for high performance and high density mounting is further accelerated, flip chip bonding technology has emerged.

플립 칩 본딩 방식은 전기적 성능이 우수하고 제품의 크기를 획기적으로 줄일 수 있는 장점을 가지고 있어 최근 다양하게 개발되고 있는 데, 이는 칩의 알루미늄 패드 위에 기판과의 접속단자로 연결시킬 수 있는 금속 매개물로서 범프를 형성하고, 이를 기판상의 회로와 열압착 후에 접착제를 도포하거나, ACF(Anisotropic Conductive Film)나 NCP(Non Conductive Paste) 등을 이용하여 연결하는 방식이다. 여기서, 범프는 주로 솔더 범프, 무전해 도금 범프, 골드 스터드(gold stud) 범프 등의 기술에 의해 형성되어지고 있다. Flip chip bonding method has been developed in recent years because of the excellent electrical performance and has the advantage of significantly reducing the size of the product, which is a metal medium that can be connected to the connection terminal with the substrate on the aluminum pad of the chip The bumps are formed, and the adhesive is applied after the circuit and thermocompression bonding on the substrate, or connected using an anisotropic conductive film (ACF) or non-conductive paste (NCP). Here, the bumps are mainly formed by techniques such as solder bumps, electroless plating bumps, gold stud bumps, and the like.

솔더 범프 기술에 의한 범프는 증착법, 전기 도금법(electroplating), 스크린 프린팅법 등에 의해 형성될 수 있는데, 이 중 증착법은 금속을 증기화시켜 범프를 형성시키는 방식으로서, 고핀수의 제품에 적용할 수 있는 장점을 가지고 있지만, 가격이 비싸고 다양한 재질의 범프를 형성할 수 없다는 단점을 가지고 있다. Bump by solder bump technology can be formed by deposition, electroplating, screen printing, etc. Among these, vapor deposition is a method of forming a bump by vaporizing a metal, which can be applied to high-pin number products It has advantages, but it is expensive and can not form bumps of various materials.

전기 도금법은 알루미늄 패드가 형성되어 있는 반도체 위에, 알루미늄 패드가 선택적으로 개방되도록 패시베이션(passivation)막을 형성한 다음, 그 상부로 구리(Cu) 등을 증착 또는 스퍼터링(sputtering)하여 확산 장벽층인 UBM(Under Bump Metallurgy)층을 형성하며, 그 위에 알루미늄 패드에 대응되도록 개방된 포토 레지스트막을 형성하고, 그 위에 전기도금의 방법으로 금속 범프를 형성한다. 이렇게 금속 범프를 형성한 후에는 포토 레지스트막을 식각에 의해 제거한다. 이렇게 제조되는 전기 도금법에 의한 범프의 형성은 사진 공정, 도금 공정, 식각 공정 등 복잡한 공정을 거쳐야 하고, 이에 따라 범프의 제조가격이 비싼 단점이 있다. In the electroplating method, a passivation film is formed on a semiconductor on which an aluminum pad is formed so as to selectively open the aluminum pad, and then copper or the like is deposited or sputtered thereon to form a diffusion barrier layer, UBM ( An under bump metallurgy layer is formed, a photoresist film open to correspond to the aluminum pad is formed thereon, and metal bumps are formed thereon by an electroplating method. After the metal bumps are formed in this manner, the photoresist film is removed by etching. The formation of the bumps by the electroplating method is performed through a complex process such as a photo process, a plating process, an etching process, there is a disadvantage that the manufacturing cost of the bumps are expensive.

무전해 도금 범프의 형성방법을 살펴보면, 알루미늄 패드가 형성되어 있는 칩의 상부에 패드가 노출되도록 패시베이션막을 형성하고, 노출된 패드의 표면을 활성화 처리해 준다. 활성화 처리를 행한 표면 활성층 위에 니켈(Ni) 범프를 무전해 도금으로 형성하고, 그 위에 금(Au)을 도금하는 것이다. 이 무전해 도금 범프 기술은 도금되는 금속으로부터 금속 이온을 제거하기 위하여 산화/환원반응을 이용 하는 것으로, 도금층 제조에 있어서 전기도금과 같이 고가의 도금장치를 필요로 하지 않고, 간단한 조작에 의해 범프를 형성할 수 있으며, 편평도가 전기도금으로 형성한 범프보다 우수하다는 장점을 가지고 있어 최근 많이 사용되는 방법이다. 그러나, 이러한 무전해 도금 범프 기술도 미세 패턴이 적용된 칩에 있어서는 범프 형성에 제한이 있으므로, 중핀수 또는 저핀수의 칩에 주로 사용된다. Looking at the formation method of the electroless plating bump, a passivation film is formed on the chip where the aluminum pad is formed so that the pad is exposed, and the surface of the exposed pad is activated. Nickel (Ni) bumps are formed by electroless plating on the surface active layer subjected to the activation treatment, and gold (Au) is plated thereon. This electroless plating bump technology uses an oxidation / reduction reaction to remove metal ions from the metal to be plated, and does not require an expensive plating apparatus such as electroplating in the manufacture of the plating layer, and the bumps can be removed by simple operation. It can be formed, and has a merit that the flatness is superior to the bump formed by electroplating. However, such an electroless plating bump technique also has a limitation in bump formation in a chip to which a fine pattern is applied, and thus is mainly used for a chip having a medium or low pin number.

한편, 상기한 솔더 범프, 무전해 도금 범프 기술의 문제점들을 해결하기 위한 것으로서, 골드 스터드(gold stud) 범프 기술이 개발되었다. 이 골드 스터드 범프는 알루미늄 패드상에 볼을 형성하고 볼 상부의 와이어를 절단하여 형성되는데, 이 골드 스터드 범프 방식은 와이어 본딩 방식과 유사한 공정으로 이루어지므로 반도체 제조공정에서 사용되는 장비를 그대로 이용을 할 수 있어서 별도의 추가적인 설비를 필요로 하지 않는다는 장점이 있다. On the other hand, as a solution to the above-described solder bump, electroless plating bump technology, gold stud bump (gold stud) bump technology has been developed. The gold stud bump is formed by forming a ball on an aluminum pad and cutting the wire on the upper part of the ball. This gold stud bump method is similar to the wire bonding method, so the equipment used in the semiconductor manufacturing process can be used as it is. The advantage is that it does not require any additional equipment.

도 1에는 종래의 반도체 패키지에 있어서, 솔더 범퍼와 리드간의 접속구조가 도시되어 있다. 1 illustrates a connection structure between a solder bumper and a lead in a conventional semiconductor package.

도면을 참조하면, 반도체 칩(11) 상에 알루미늄 패드(12)가 형성되고, 상기 반도체 칩(11)의 표면을 보호하기 위한 패시베이션막(13)이 형성되어 있다. 그리고, 상기 알루미늄 패드(12)와 연결되도록 솔더 범프(14)가 형성되어 있다. 상기 솔더 범프(14)는 공융 범프(eutectic solder, 15)에 의해 기판에 마련된 리드(16)에 대해 접합됨으로써 반도체 칩(11)과 기판이 접속되어진다. Referring to the drawings, an aluminum pad 12 is formed on the semiconductor chip 11, and a passivation film 13 for protecting the surface of the semiconductor chip 11 is formed. The solder bumps 14 are formed to be connected to the aluminum pads 12. The solder bumps 14 are bonded to the leads 16 provided on the substrate by eutectic solders 15 so that the semiconductor chips 11 and the substrates are connected to each other.

그런데, 공융 솔더를 이용하여 솔더 범프를 리드에 접합시키는 방식은, 공융 솔더가 비록 접합력이 높다고는 하지만 사용하는 과정에 있어서 플럭스(flux)를 필 요로 하고, 이에 따라 마지막 공정에서 플럭스를 세정하는 공정이 추가되므로 공정이 복잡해지고 제조 단가가 올라가는 단점이 있다. However, the method of joining the solder bumps to the leads using eutectic solder requires flux in the process of using the eutectic solder, although the bonding force is high, and thus the process of cleaning the flux in the final process. This adds a disadvantage in that the process is complicated and the manufacturing cost increases.

도 2에는 종래의 반도체 패키지에 있어서, 골드 스터드 범프와 리드간의 접속구조가 도시되어 있다. 2 shows a connection structure between a gold stud bump and a lead in a conventional semiconductor package.

도면을 참조하면, 반도체 칩(21) 상에 알루미늄 패드(22)가 형성되고, 상기 반도체 칩(21)의 표면을 보호하기 위한 패시베이션막(23)이 형성되어 있다. 그리고, 상기 알루미늄 패드(22)와 연결되도록 골드 스터드 범프(24)가 형성되어 있다. 상기 골드 스터드 범프(24)는 기판의 리드(25)상에 형성된 도금층(26)과 접합되어진다. 상기 범프(24)와 리드(25) 사이의 접합성을 높이기 위하여 솔더를 프린팅하거나 ACF 또는 NCP와 같은 폴리머 접착제가 사용될 수도 있다. 상기와 같은 방식에 의해 반도체 칩과 기판간에 접속이 이루어질 수 있다. Referring to the drawings, an aluminum pad 22 is formed on the semiconductor chip 21, and a passivation film 23 for protecting the surface of the semiconductor chip 21 is formed. A gold stud bump 24 is formed to be connected to the aluminum pad 22. The gold stud bumps 24 are bonded to the plating layer 26 formed on the leads 25 of the substrate. In order to increase the adhesion between the bump 24 and the lead 25, a solder may be printed or a polymer adhesive such as ACF or NCP may be used. In this manner, the connection can be made between the semiconductor chip and the substrate.

그런데, 종래의 골드 스터드 범프 방식은 기존의 와이어 본딩 장비가 가지는 기능을 그대로 이용하여 범프의 형성이 가능하고, 또한 기존의 반도체 조립공정에서 사용되는 장비를 그대로 사용이 가능하기 때문에 별도의 투자비가 필요없다는 장점은 있으나, 범프와 리드와 접속을 위해서는 별도의 ACF 또는 NCP 같은 폴리머 접착제를 사용하여야 한다. 이러한 별도의 추가공정은 제조비용을 상승시키는 단점이 있다. However, in the conventional gold stud bump method, bumps can be formed using the functions of the existing wire bonding equipment as it is, and additional investment costs are required because the equipment used in the conventional semiconductor assembly process can be used as it is. The advantage is that no polymer adhesive, such as ACF or NCP, must be used to connect the bumps and leads. This additional process has the disadvantage of increasing the manufacturing cost.

본 발명은 상기의 문제점을 해결하기 위한 것으로서, 범프와 단자간의 접속력을 높이기 위한 별도의 접착제와 같은 수단을 필요로 하지 않으며, 접속상태도 강건하게 할 수 있는 반도체 패키지를 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and does not require any means such as an adhesive for increasing the connection force between the bump and the terminal, and to provide a semiconductor package capable of making the connection state robust.

상기의 목적을 달성하기 위한 본 발명에 따른 반도체 패키지는, The semiconductor package according to the present invention for achieving the above object,

일측면에 복수개의 본딩 패드들이 형성되고, 상기 각 본딩 패드의 중앙부가 노출되도록 그 가장자리에 패시베이션막이 형성되며, 노출된 각 본딩 패드상에 소정높이로 범프가 형성된 적어도 하나의 반도체 칩; 및 At least one semiconductor chip having a plurality of bonding pads formed on one side thereof, a passivation film formed at an edge thereof to expose a center portion of each of the bonding pads, and a bump formed at a predetermined height on each exposed bonding pad; And

상기 각 범프와 대응되게 삽입부들이 형성되고, 상기 각 삽입부를 통하여 삽입된 범프와 리벳결합되는 단자들을 구비하는 기판;을 포함하고,
상기 기판은, 상기 기판의 가장자리 주변을 따라 상기 삽입부들이 위치되고, 상기 기판의 중앙부에는 상기 삽입부들로부터 연장된 회로 패턴에 연결되는 랜드부들이 마련된 플렉시블 서킷인 것을 특징으로 한다. Inserts are formed corresponding to each of the bumps, the substrate having a terminal that is riveted to the bump inserted through each insert;
The substrate may be a flexible circuit in which the inserts are positioned along an edge of the substrate, and land portions connected to a circuit pattern extending from the inserts are provided at the center of the substrate.

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이하 첨부된 도면을 참조하여, 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 3에는 본 발명의 제1 실시예에 따른 반도체 패키지가 도시되어 있다.3 shows a semiconductor package according to a first embodiment of the present invention.

도면을 참조하면, 반도체 패키지(30)는 반도체 칩(31)과 기판인 리드 프레임(35)을 포함하여 구성된다. Referring to the drawings, the semiconductor package 30 includes a semiconductor chip 31 and a lead frame 35 as a substrate.

상기 반도체 칩(31)의 하부면에는 복수개의 본딩 패드들(32)이 마련되어 있으며, 상기 본딩 패드(32)는 알루미늄(Al)으로 형성될 수 있다. 상기 본딩 패드(32)의 가장자리로는 이를 보호하기 위한 패시베이션막(33)이 형성되어 있으며, 본딩 패드(32)의 중앙부가 노출될 수 있도록 되어 있다.A plurality of bonding pads 32 may be provided on a lower surface of the semiconductor chip 31, and the bonding pads 32 may be formed of aluminum (Al). A passivation film 33 is formed on the edge of the bonding pad 32 to protect it, and the center portion of the bonding pad 32 may be exposed.

상기 본딩 패드(32)상에 범프(34)가 형성되어진다. 상기 범프(34)는 골드 스터드 범프로서, 기존의 와이어 본딩 방식과 유사한 공정으로 이루어질 수 있다. 즉, 와이어 본딩용 장치를 이용하여 본딩 패드(32)상에 소정량 올려놓은 후 소정 높이로 범프(34)를 형성하고 이를 절단하여 형성시키게 된다. Bumps 34 are formed on the bonding pads 32. The bump 34 is a gold stud bump and may be formed by a process similar to a conventional wire bonding method. That is, by using a device for wire bonding, a predetermined amount is placed on the bonding pad 32, and the bump 34 is formed at a predetermined height and cut and formed.

상기와 같이 형성된 범프(34)는 리드프레임(35)에 접속되어진다. 상기 리드프레임(35)은 하프 에칭 또는 스템핑 등에 의해 제조될 수 있다. 상기 리드프레임(35)은 중앙부에 형성된 단자 패드(37)와, 상기 단자 패드(37)의 가장자리 주변을 따라 형성된 복수개의 리드(36)들로 이루어져 있다. 상기 리드(36)는 단자의 역할을 하게 된다. The bump 34 formed as described above is connected to the lead frame 35. The lead frame 35 may be manufactured by half etching or stamping. The lead frame 35 includes a terminal pad 37 formed at a center portion and a plurality of leads 36 formed along an edge of the terminal pad 37. The lead 36 serves as a terminal.

그리고, 상기 반도체 칩(31)과 리드프레임(35)은 엔캡슐레이션(encapsulation, 39)에 의해 감싸여지는데, 이때, 리드프레임(35)의 리드(36)와 단자 패드(37)의 일부는 엔캡슐레이션의 저면에 노출되어진다. 상기와 같이 노출된 리드(36) 및 단자 패드(37)를 통하여 외부 인쇄회로기판(미도시)과 접속되어진다. In addition, the semiconductor chip 31 and the lead frame 35 are encapsulated by encapsulation 39. In this case, a part of the lead 36 and the terminal pad 37 of the lead frame 35 may be formed. Exposed to the bottom of the encapsulation. It is connected to an external printed circuit board (not shown) through the lead 36 and the terminal pad 37 exposed as described above.

상기 범프(34)와 리드(36)간의 접속구조를 도 4를 참조하여 상술하면 다음과 같다. A connection structure between the bump 34 and the lead 36 will now be described with reference to FIG. 4.

도시된 바와 같이, 리드(36)에는 범프(34)와 대응되게 원형의 삽입부(38)가 형성되어 있으며, 상기 삽입부(38)를 통하여 범프(34)가 리드(36)내로 삽입되어진 다. 상기 범프(34)가 리드(36)내로 삽입되어진 후에는 범프(34)의 단부를 압착시키게 된다. 상기와 같은 과정을 거치게 되면 리벳결합의 형태로 범프(34)와 리드(36) 사이가 접속되어질 수 있다. 상기 범프(34)의 단부에 대한 압착은, 압착기구의 사용 또는 라미네이팅(laminating) 공정 등과 같은 통상적인 방식에 의해 수행될 수 있다. As shown, the lead 36 has a circular insertion portion 38 formed to correspond to the bump 34, and the bump 34 is inserted into the lead 36 through the insertion portion 38. . After the bumps 34 are inserted into the leads 36, the ends of the bumps 34 are compressed. Through the above process, the bump 34 and the lead 36 may be connected in the form of rivet coupling. Pressing against the end of the bump 34 may be carried out by conventional methods such as the use of a pressing mechanism or a laminating process.

한편, 리드(36)에 형성된 삽입부(38)는 전술한 바에 한정되지 않고 도 5에 도시된 형태를 가질 수 있다. On the other hand, the insertion portion 38 formed in the lead 36 is not limited to the above-described, it may have a form shown in FIG.

도면을 참조하면, 리드(36)에 형성된 삽입부(41)는 범프(34)와 대응되는 위치에 범프(34)가 용이하게 삽입될 수 있도록 리드(36)의 일측면으로부터 개구된 형태로 이루어져 있다. Referring to the drawings, the insertion portion 41 formed in the lead 36 is formed to be opened from one side of the lead 36 so that the bump 34 can be easily inserted into a position corresponding to the bump 34. have.

한편, 상기한 바와 같이 결합되는 범프(34)와 리드(36)간의 접속성을 높이기 위해서 접속되는 부위에 미도시된 도금층이 형성될 수도 있다.On the other hand, in order to increase the connection between the bump 34 and the lead 36 coupled as described above, a plating layer not shown may be formed on the portion to be connected.

도 6에는 본 발명의 제2 실시예에 따른 반도체 패키지가 도시되어 있다. 6 illustrates a semiconductor package according to a second embodiment of the present invention.

도면을 참조하면, 반도체 패키지(60)는 복수개의 반도체 칩들(61a)(61b)이 적층된 구조를 가지는데, 상부에 제1 반도체 칩(61a)이 그 하방에 소정간격으로 이격되게 제2 반도체 칩(61b)이 위치되어 있다. Referring to the drawings, the semiconductor package 60 has a structure in which a plurality of semiconductor chips 61a and 61b are stacked, and the second semiconductor is spaced apart at a predetermined interval below the first semiconductor chip 61a. The chip 61b is located.

상기 제1 반도체 칩(61a)의 하부면에는 복수개의 제1 본딩 패드(62a)들이 형성되어 있고, 상기 제2 반도체 칩(61b)의 상부면에는 복수개의 제2 본딩 패드(62b)들이 형성되어 있다. 상기 제1,2 본딩 패드(62a)(62b)는 알루미늄으로 형성될 수 있다. 상기 제1,2 본딩 패드(62a)(62b)의 가장자리로는 각각 패시베이션막(63)이 형성되어 있으며, 제1,2 본딩 패드(62a)(62b)의 중앙부가 노출될 수 있도록 되어 있다. A plurality of first bonding pads 62a are formed on a lower surface of the first semiconductor chip 61a, and a plurality of second bonding pads 62b are formed on an upper surface of the second semiconductor chip 61b. have. The first and second bonding pads 62a and 62b may be formed of aluminum. Passivation films 63 are formed at edges of the first and second bonding pads 62a and 62b, respectively, and the center portions of the first and second bonding pads 62a and 62b may be exposed.

상기 제1 본딩 패드(62a)상에는 제1 범프(64a)가, 제2 본딩 패드(62b)상에는 제2 범프(64b)가 형성되어 있다. 상기 제1,2 범프(64a)(64b)는 골드 스터드 범프로서 형성되는 방식은 전술한 바와 같으므로 상세한 설명은 생략한다. First bumps 64a are formed on the first bonding pads 62a, and second bumps 64b are formed on the second bonding pads 62b. Since the first and second bumps 64a and 64b are formed as gold stud bumps as described above, a detailed description thereof will be omitted.

상기 제1,2 범프(64a)(64b)는 리드프레임(65)에 접속되어지는데, 상기 제1,2 범프(64a)(64b)는 각각 리드(66)에 형성된 삽입부(67)들에 삽입되어진 후, 각 단부가 압착됨으로써 리벳결합의 형태로 접속되어진다. 한편, 상기 제1,2 범프(64a)(64b)와 리드(66)간의 접속성을 높이기 위해서 접속되는 부위에는 도금층이 형성될 수도 있다.The first and second bumps 64a and 64b are connected to the lead frame 65. The first and second bumps 64a and 64b are connected to the insertion portions 67 formed in the lead 66, respectively. After being inserted, each end is crimped to be connected in the form of rivet coupling. Meanwhile, a plating layer may be formed at a portion to be connected to increase the connectivity between the first and second bumps 64a and 64b and the lead 66.

상기와 같이 제1,2 범프(64a)(64b)가 리드(66)에 접속되어진 상태에서, 상기 제1,2 반도체 칩(61a)(61b) 및 리드프레임(65)은 엔캡슐레이션(68)에 의해 감싸여진다. 이때, 상기 리드프레임(65)의 리드(66)는 엔캡슐레이션(68)의 저면에 노출되며, 상기와 같이 노출된 리드(66)를 통하여 외부 인쇄회로기판(미도시)과 접속되어지게 된다. In the state where the first and second bumps 64a and 64b are connected to the lead 66 as described above, the first and second semiconductor chips 61a and 61b and the lead frame 65 are encapsulated (68). Wrapped by) At this time, the lead 66 of the lead frame 65 is exposed on the bottom surface of the encapsulation 68, and is connected to an external printed circuit board (not shown) through the exposed lead 66 as described above. .

도 7에는 본 발명의 제3 실시예에 따른 반도체 패키지가 도시되어 있으며, 도 8에는 도 7에 있어서, Ⅷ-Ⅷ을 따라 절단한 단면도가 도시되어 있다. FIG. 7 illustrates a semiconductor package according to a third exemplary embodiment of the present invention, and FIG. 8 illustrates a cross-sectional view taken along the line VIII-VIII of FIG. 7.

도 7 및 도 8을 참조하면, 반도체 패키지(70)는 반도체 칩(71)과 플렉시블 서킷(75)을 포함하여 구성된다. 7 and 8, the semiconductor package 70 includes a semiconductor chip 71 and a flexible circuit 75.

상기 반도체 칩(71)은 도 8에 도시된 바와 같이, 일측면에 복수개의 본딩 패 드(72)들을 구비한다. 상기 본딩 패드(72)는 알루미늄으로 형성될 수 있다. 상기 본딩 패드(72)의 가장자리로는 이를 보호하기 위한 패시베이션막(73)이 형성되어 있으며, 본딩 패드(72)의 중앙부가 노출될 수 있게 되어있다. 상기 본딩 패드(72) 상에는 범프(74)가 형성되어 있다. 상기 범프(74)는 골드 스터드 범프로서 형성되는 방법은 전술한 바와 같다. As illustrated in FIG. 8, the semiconductor chip 71 includes a plurality of bonding pads 72 on one side thereof. The bonding pad 72 may be formed of aluminum. A passivation film 73 is formed at the edge of the bonding pad 72 to protect it, and the center portion of the bonding pad 72 may be exposed. Bumps 74 are formed on the bonding pads 72. The bump 74 is formed as a gold stud bump as described above.

상기 범프(74)는 기판인 플렉시블 서킷(75)에 접속되어지는데, 상기 플렉시블 서킷(75)은 그 가장자리 주변을 따라 형성된 복수개의 삽입부(76)와, 중앙부에 형성된 랜드부(77)들을 포함하여 구성된다. 상기 플렉시블 서킷(75)에는 삽입부(76)들로부터 랜드부(77)들까지 소정의 회로 패턴이 형성되어 있으며, 상기 삽입부(76)의 주변으로는 단자가 형성되어 있다. The bump 74 is connected to a flexible circuit 75 which is a substrate. The flexible circuit 75 includes a plurality of inserts 76 formed along a periphery thereof and lands 77 formed at a central portion thereof. It is configured by. A predetermined circuit pattern is formed in the flexible circuit 75 from the insertion portions 76 to the land portions 77, and terminals are formed around the insertion portion 76.

상기 플렉시블 서킷(75)에 대한 범프(74)의 접속구조를 설명하면, 상기 범프(74)는 플렉시블 서킷(75)에 형성된 삽입부(76)에 삽입된 상태에서 그 단부가 압착됨으로써 리벳결합의 형태를 가지는 접속구조를 이루게 된다. Referring to the connection structure of the bump 74 to the flexible circuit 75, the bump 74 is inserted into the insertion portion 76 formed in the flexible circuit 75, the end of the bump 74 is crimped by the rivet coupling A connection structure having a form is formed.

상기와 같이 반도체 칩(71)의 범프(74)가 플렉시블 서킷(75)의 가장자리에 형성된 삽입부(76)를 통하여 결합되어지고, 범프(74)를 매개로 삽입부(76)로부터 전기적 연결이 된 랜드부(77)들과 순차적으로 접속되어짐으로써 파인 피치의 접속이 가능해지며, 공정을 단순화시킬 수 있어 제조비용의 저감효과를 얻을 수 있다. 한편, 상기 플렉시블 서킷의 랜드부(77)들에는 솔더볼이 부착될 수 있다. As described above, the bump 74 of the semiconductor chip 71 is coupled through the insertion portion 76 formed at the edge of the flexible circuit 75, and electrical connection is made from the insertion portion 76 via the bump 74. By being sequentially connected to the land portions 77 thus obtained, fine pitch connection is possible, and the process can be simplified, thereby reducing the manufacturing cost. Meanwhile, solder balls may be attached to the land portions 77 of the flexible circuit.

도 9에는 본 발명의 제4 실시예에 따른 반도체 패키지가 도시되어 있으며, 도 10에는 도 9에 있어서, 범프와 탭 테이프의 접속구조가 확대되어 도시되어 있 다. 9 illustrates a semiconductor package according to a fourth exemplary embodiment of the present invention, and FIG. 10 illustrates an enlarged connection structure between a bump and a tab tape in FIG. 9.

도 9 및 도 10을 참조하면, 반도체 패키지(90)는 반도체 칩(91)과, 기판인 탭 테이프(TAB tape, 95)를 포함한다. 9 and 10, the semiconductor package 90 includes a semiconductor chip 91 and a tab tape TAB, which is a substrate.

상기 반도체 칩(91)은 도 10에 도시된 바와 같이, 일측면에 복수개의 본딩 패드(92)들을 구비한다. 상기 본딩 패드(92)는 알루미늄으로 형성될 수 있다. 상기 본딩 패드(92)의 가장자리로는 이를 보호하기 위한 패시베이션막(93)이 형성되어 있으며, 본딩 패드(92)의 중앙부가 노출될 수 있게 되어 있다. 상기 본딩 패드(92) 상에는 범프(94)가 형성되어 있는데, 상기 범프(94)는 골드 스터드 범프로서 형성방법은 전술한 바와 같다. As illustrated in FIG. 10, the semiconductor chip 91 includes a plurality of bonding pads 92 on one side thereof. The bonding pad 92 may be formed of aluminum. A passivation film 93 is formed on the edge of the bonding pad 92 to protect the bonding pad 92, and the center portion of the bonding pad 92 may be exposed. Bumps 94 are formed on the bonding pads 92. The bumps 94 are gold stud bumps, and the forming method is as described above.

상기 탭 테이프(95)는 소정의 회로패턴이 형성되어 있는 테이프로서, 상기 범프(94)는 탭 테이프(95)의 회로패턴의 단자에 전기적으로 연결되어진다.The tab tape 95 is a tape on which a predetermined circuit pattern is formed, and the bump 94 is electrically connected to a terminal of the circuit pattern of the tab tape 95.

상기 탭 테이프(95)에는 범프(94)와 대응되는 위치에 삽입부(96)가 형성되어 있으며, 상기 삽입부(96)를 통하여 범프(94)가 삽입된 후, 그 단부가 압착됨으로써 탭 테이프(95)에 대해 범프(94)가 접속되어지게 된다. The tab tape 95 has an insertion portion 96 formed at a position corresponding to the bump 94. After the bump 94 is inserted through the insertion portion 96, the end portion of the tab tape 95 is pressed to form a tab tape. Bump 94 is connected to 95.

상기와 같이 반도체 칩(91)과 탭 테이프(95)가 접속된 상태에서 이들 사이로 언더-필링(under-filling) 공정에 의해 수지재(99)가 충전됨으로써 몰딩될 수 있다. 또한, 상기 탭 테이프(95)의 상부면에는 탭 테이프(95)를 지지하는 스티프너(stiffner, 98)가 접착될 수 있다. 한편, 상기 탭 테이프(95)에 있어서, 그 가장자리로 비어홀들이 마련되어 있는데, 각 비어홀에는 솔더볼(97)이 탑재될 수 있다.As described above, the semiconductor material 91 and the tab tape 95 may be molded by filling the resin material 99 by an under-filling process therebetween. In addition, a stiffner 98 supporting the tab tape 95 may be adhered to an upper surface of the tab tape 95. Meanwhile, in the tab tape 95, via holes are provided at edges thereof, and solder balls 97 may be mounted in each via hole.

상술한 바와 같이, 본 발명에 따른 반도체 패키지는 범프를 골드 스터드 방식으로 형성하고, 이와 같이 형성된 범프를 기판에 대해 리벳결합시킴으로써, 결합력 및 접속력을 높일 수 있다. 이에 따라, 종래의 솔더 접합부위에서의 크랙과 같은 접속불량을 줄일 수 있어 제품의 신뢰도를 향상시킬 수 있다.As described above, in the semiconductor package according to the present invention, bumps are formed in a gold stud manner, and the bumps formed as described above are riveted to the substrate, thereby increasing the bonding force and the connecting force. As a result, connection defects such as cracks at the conventional solder joints can be reduced, and the reliability of the product can be improved.

또한, 범프의 형성은 기존의 골드 스터드 범프방식으로부터 응용이 가능하므로 별도의 설비투자가 필요하지 않으므로 제조비용이 저감될 수 있는 효과가 있다.In addition, since the bump can be applied from the existing gold stud bump method, a separate facility investment is not required, and thus manufacturing cost can be reduced.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다. Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Accordingly, the true scope of protection of the invention should be defined only by the appended claims.

Claims (6)

일측면에 복수개의 본딩 패드들이 형성되고, 상기 각 본딩 패드의 중앙부가 노출되도록 그 가장자리에 패시베이션막이 형성되며, 노출된 각 본딩 패드상에 소정높이로 범프가 형성된 적어도 하나의 반도체 칩; 및At least one semiconductor chip having a plurality of bonding pads formed on one side thereof, a passivation film formed at an edge thereof to expose a center portion of each of the bonding pads, and a bump formed at a predetermined height on each exposed bonding pad; And 상기 각 범프와 대응되게 삽입부들이 형성되고, 상기 각 삽입부를 통하여 삽입된 범프와 리벳결합되는 단자들을 구비하는 기판;을 포함하고,Inserts are formed to correspond to each of the bumps, the substrate having a terminal that is riveted to the bump inserted through each insert; 상기 기판은, 상기 기판의 가장자리 주변을 따라 상기 삽입부들이 위치되고, 상기 기판의 중앙부에는 상기 삽입부들로부터 연장된 회로 패턴에 연결되는 랜드부들이 마련된 플렉시블 서킷인 것을 특징으로 하는 반도체 패키지.The substrate is a semiconductor package, characterized in that the insertion portion is located along the edge of the substrate, the center portion of the substrate is a flexible circuit provided with land portions connected to the circuit pattern extending from the insertion portion. 삭제delete 삭제delete 삭제delete 삭제delete 제 1항에 있어서, The method of claim 1, 상기 리벳결합되는 부위에는 접속력을 높이기 위한 도전층이 형성된 것을 특징으로 하는 반도체 패키지. Wherein the riveted portion is a semiconductor package, characterized in that a conductive layer for increasing the connecting force is formed.
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