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KR100894779B1 - Method of forming contact plug of semiconductor device - Google Patents

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KR100894779B1
KR100894779B1 KR1020070111724A KR20070111724A KR100894779B1 KR 100894779 B1 KR100894779 B1 KR 100894779B1 KR 1020070111724 A KR1020070111724 A KR 1020070111724A KR 20070111724 A KR20070111724 A KR 20070111724A KR 100894779 B1 KR100894779 B1 KR 100894779B1
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Abstract

본 발명은 접합 영역들을 포함하는 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막 상에 제1 및 제 하드 마스크막을 형성하는 단계, 제2 하드 마스크막에 일방향으로 제1 개구부를 형성하는 단계, 제2 하드 마스크막에 제1 개구부와 교차하는 제2 개구부를 형성하고, 제1 및 제2 개구부가 중첩되는 영역의 제1 하드 마스크막에 제3 개구부를 형성하는 단계, 제1 및 제2 개구부가 형성된 제2 하드 마스크막과 제3 개구부가 형성된 제1 하드 마스크막을 이용하여 층간 절연막에 식각 공정을 실시하여 접합영역들을 노출시키는 콘택홀을 형성하는 단계, 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법으로 이루어진다.The present invention provides a method of forming an interlayer insulating film on a semiconductor substrate including junction regions, forming a first and a first hard mask film on the interlayer insulating film, forming a first opening in one direction in the second hard mask film, Forming a second opening in the second hard mask film that intersects the first opening, and forming a third opening in the first hard mask film in a region where the first and second openings overlap, the first and second openings Forming a contact hole to expose the junction regions by performing an etching process on the interlayer insulating layer using the second hard mask layer having the first hard mask layer and the first hard mask layer having the third opening formed thereon, and forming the contact plug inside the contact hole. The contact plug forming method of the semiconductor device comprising a.

Description

반도체 소자의 콘택 플러그 형성 방법{Method of forming contact plug for semicinductor device}Method of forming contact plug for semiconductor device {Method of forming contact plug for semicinductor device}

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 특히 콘택 홀의 길이를 좁힘으로써 반도체 소자의 크기를 줄일 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다. The present invention relates to a method of forming a contact plug of a semiconductor device, and more particularly, to a method of forming a contact plug of a semiconductor device capable of reducing the size of the semiconductor device by narrowing the length of the contact hole.

반도체 소자 중에서 플래시 소자는 소형화와 더불어 대용량의 저장 능력을 보유할 수 있기 때문에 각광받고 있다. 구체적으로 설명하면, 플래시 소자(flash device)는 전원의 공급이 중단되어도 저장된 데이터가 유지되는 비휘발성 소자이다. 플래시 소자는 데이터가 저장되는 메모리 셀 어레이(memory cell array) 및 소자의 구동을 위한 구동부를 포함하는데, 메모리 셀 어레이는 다수의 스트링(string)으로 구성된다. 하나의 스트링은 데이터가 저장되는 다수의 메모리 셀(cell)들 및 소자의 동작을 위한 전원을 전달하는 셀렉트 트랜지스터(select transistor)들을 포함한다. 이때, 셀렉트 트랜지스터들이 형성된 라인(line)을 셀 렉트 라인(select line)이라 한다. 다수의 메모리 셀들은 직렬로 배열되며, 메모리 셀들의 양 끝단에는 셀렉트 트랜지스터가 배열된다. 또한, 드레인 영역에는 드레인 트랜지스터들이 형성되는데, 드레인 트랜지스터 및 셀렉트 트랜지스터들을 게이트 라인(gate line)이라 부를 수 있다. Among semiconductor devices, flash devices are in the spotlight because they can be miniaturized and have a large storage capacity. Specifically, the flash device is a nonvolatile device that retains stored data even when power supply is interrupted. The flash device includes a memory cell array in which data is stored and a driver for driving the device, wherein the memory cell array includes a plurality of strings. One string includes a plurality of memory cells in which data is stored and select transistors for supplying power for operation of the device. In this case, the line on which the select transistors are formed is called a select line. A plurality of memory cells are arranged in series, and select transistors are arranged at both ends of the memory cells. In addition, drain transistors are formed in the drain region, and the drain transistors and the select transistors may be referred to as gate lines.

상술한 바와 같이 스트링이 구성되는데, 메모리 셀 어레이 내에는 다수의 스트링이 포함되기 때문에, 스트링과 스트링이 서로 이웃하여 배열된다. 한편, 셀렉트 라인은 콘택 플러그(contact plug)를 통하여 전압을 인가받거나 방출하는데, 이웃하는 스트링의 셀렉트 라인과 콘택 플러그를 공유한다.As described above, a string is constructed. Since a plurality of strings are included in the memory cell array, the strings and the strings are arranged adjacent to each other. On the other hand, the select line receives or emits a voltage through a contact plug, and shares a contact plug with a select line of a neighboring string.

이에 따라, 반도체 소자의 제조 공정 시, 게이트 라인을 형성한 이후에, 이웃하는 게이트 라인 사이에 콘택 플러그를 형성하기 위하여 층간 절연막의 일부를 식각함으로써 콘택 홀(contact hole)을 형성해야 한다.Accordingly, in the manufacturing process of the semiconductor device, after forming the gate line, a contact hole must be formed by etching a part of the interlayer insulating film to form a contact plug between neighboring gate lines.

한편, 반도체 소자의 집적도가 증가함에 따라 콘택 홀의 크기도 감소하는데, 후속 형성할 콘택 플러그의 저항 증가를 방지하기 위하여 콘택 홀의 일 방향을 길게 늘여 장축을 형성할 수 있다. Meanwhile, as the degree of integration of the semiconductor device increases, the size of the contact hole decreases. In order to prevent an increase in resistance of the contact plug to be subsequently formed, one direction of the contact hole may be extended to form a long axis.

이에 따라, 콘택 플러그의 크기 감소 및 저항 증가 방지를 위하여 콘택 홀을 최소한의 단축 및 장축을 확보하도록 형성하게 되었다. 하지만, 하나의 마스크 패턴으로 단축 및 장축을 가지는 형태(예를 들면, 직사각형 형태)를 형성하는 경우, 노광 공정시 해상도의 한계에 따라 광원의 중첩이 발생하여 원하는 장축 길이보다 더 긴 개방 영역을 가지는 패턴을 형성하기가 쉽다. 이에 따라, 후속 공정으로 전도성 물질을 채우면 이웃하는 소자들 간에 브릿지(bridge)가 발생할 수 있다. 또 한, 이를 방지하기 위하여 게이트 라인들 간의 간격을 넓히게 되면 반도체 소자의 크기가 증가하기 때문에 이 역시 용이하지 못하다.Accordingly, in order to prevent the size of the contact plug and the increase in resistance, the contact hole is formed to secure a minimum short axis and a long axis. However, in the case of forming a shape having a short axis and a long axis (for example, a rectangular shape) with one mask pattern, overlapping light sources may occur due to the limitation of the resolution during the exposure process, and thus have an open area longer than a desired long axis length. It is easy to form a pattern. Accordingly, when the conductive material is filled in a subsequent process, a bridge may occur between neighboring devices. In addition, in order to prevent this, increasing the distance between the gate lines is not easy because the size of the semiconductor device increases.

본 발명이 해결하고자 하는 과제는, 제1 및 제2 하드 마스크막을 적층한 후, 제2 하드 마스크막에 제1 개구부를 형성하고, 제1 개구부가 형성된 제2 하드 마스크막에 제1 개구부와 교차하는 제2 개구부를 형성하여 식각 공정을 실시함으로써 제1 하드 마스크막에 제1 개구부와 제2 개구부가 교차하는 제3 개구부를 형성한다. 이어서, 제3 개구부에 따라 콘택홀을 형성함으로써, 노광 장비의 교체 없이 미세한 콘택 홀을 형성할 수 있다.The problem to be solved by the present invention is that after laminating the first and second hard mask films, a first opening is formed in the second hard mask film, and the first opening is formed in the second hard mask film where the first opening is formed. By forming the second opening to be etched, a third opening in which the first opening and the second opening intersect are formed in the first hard mask film. Subsequently, by forming contact holes along the third openings, fine contact holes may be formed without replacing the exposure equipment.

본 발명의 일 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법은, 접합 영역들을 포함하는 반도체 기판 상에 층간 절연막을 형성한다. 층간 절연막 상에 제1 및 제2 하드 마스크막을 형성한다. 제2 하드 마스크막에 일방향으로 제1 개구부를 형성한다. 제2 하드 마스크막에 제1 개구부와 교차하는 제2 개구부를 형성하고, 제1 및 제2 개구부가 중첩되는 영역의 제1 하드 마스크막에 제3 개구부를 형성한다. 제1 및 제2 개구부가 형성된 제2 하드 마스크막과 제3 개구부가 형성된 제1 하드 마스크막을 이용하여 층간 절연막에 식각 공정을 실시하여 접합영역들을 노출시키는 콘택홀을 형성한다. 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법으로 이루어진다.In the method for forming a contact plug of a semiconductor device according to an embodiment of the present invention, an interlayer insulating film is formed on a semiconductor substrate including junction regions. First and second hard mask films are formed on the interlayer insulating film. A first opening is formed in the second hard mask film in one direction. A second opening is formed in the second hard mask film to intersect the first opening, and a third opening is formed in the first hard mask film in a region where the first and second openings overlap. An interlayer insulating layer is etched using a second hard mask layer having first and second openings and a first hard mask layer having third openings to form contact holes for exposing junction regions. And a method for forming a contact plug in a semiconductor device, the method including forming a contact plug in a contact hole.

반도체 기판에는 게이트 라인들이 더 형성되고, 접합 영역들이 게이트 라인들 사이에 형성되며, 제1 개구부가 게이트 라인들 사이에서 게이트 라인들과 평행하게 형성된다. 이때, 게이트 라인들이 낸드 플래시 메모리 소자의 드레인 셀렉트 라인들이 된다.Gate lines are further formed in the semiconductor substrate, junction regions are formed between the gate lines, and a first opening is formed in parallel with the gate lines between the gate lines. In this case, the gate lines become drain select lines of the NAND flash memory device.

콘택홀의 길이가 제1 개구부의 폭에 비례하고, 콘택홀의 폭이 제2 개구부의 폭에 비례한다.The length of the contact hole is proportional to the width of the first opening, and the width of the contact hole is proportional to the width of the second opening.

제1 하드 마스크막 및 제2 하드 마스크막은 산화막, 폴리막, 질화막 또는 카본막 중 어느 하나로 형성하거나, 제1 하드 마스크막 및 제2 하드 마스크막은 식각속도가 서로 다른 물질로 형성하며, 산화막, 폴리막, 질화막 또는 카본막 중 선택된 물질로 형성한다. The first hard mask film and the second hard mask film may be formed of any one of an oxide film, a poly film, a nitride film, or a carbon film, or the first hard mask film and the second hard mask film may be formed of materials having different etching rates. It is formed of a material selected from a film, a nitride film or a carbon film.

본 발명의 다른 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법은, 반도체 기판 상에 층간 절연막을 형성한다. 층간 절연막 상에 제1 및 제2 하드 마스크막을 형성한다. 제2 하드 마스크막의 상부에 제1 개구부영역을 갖는 제1 포토레지스트 패턴을 형성한다. 제1 포토레지스트 패턴에 따라 제2 하드 마스크막에 제1 개구부를 형성한다. 제1 포토레지스트 패턴을 제거한다. 제1 개구부가 형성된 제2 하드 마스크막의 상부에 제1 개구부와 교차하는 제2 개구부영역을 갖는 제2 포토레지스트 패턴을 형성한다. 제2 포토레지스트 패턴에 따라 제2 하드 마스크막에 제2 개구부를 형성하면서, 제1 하드 마스크막에는 제1 및 제2 개구부가 서로 교차하는 영역에 제3 개구부를 형성한다. 제2 포토레지스트 패턴을 제거한다. 제2 및 제1 하드 마스크막에 공통으로 형성된 제3 개구부에 따라 층간 절연막을 식각하여 콘택홀을 형성한다. 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법으로 이루어진다.In the method for forming a contact plug of a semiconductor device according to another embodiment of the present invention, an interlayer insulating film is formed on a semiconductor substrate. First and second hard mask films are formed on the interlayer insulating film. A first photoresist pattern having a first opening region is formed on the second hard mask layer. A first opening is formed in the second hard mask film according to the first photoresist pattern. The first photoresist pattern is removed. A second photoresist pattern having a second opening region intersecting the first opening is formed on the second hard mask layer on which the first opening is formed. The second opening is formed in the second hard mask film according to the second photoresist pattern, and the third opening is formed in the region where the first and second openings cross each other in the first hard mask film. The second photoresist pattern is removed. The interlayer insulating layer is etched along the third openings commonly formed in the second and first hard mask layers to form contact holes. And a method for forming a contact plug in a semiconductor device, the method including forming a contact plug in a contact hole.

층간 절연막을 형성하는 단계 이전에, 반도체 기판의 상부에 게이트 라인들을 형성하며, 콘택홀의 폭이 제1 개구부의 폭에 비례하고, 콘택홀의 길이가 제2 개구부의 폭에 비례한다. Prior to forming the interlayer insulating layer, gate lines are formed on the semiconductor substrate, wherein the width of the contact hole is proportional to the width of the first opening, and the length of the contact hole is proportional to the width of the second opening.

본 발명은, 제1 및 제2 하드 마스크막을 적층한 후, 제2 하드 마스크막에 제1 개구부를 형성하고, 제1 개구부가 형성된 제2 하드 마스크막에 제1 개구부와 교차하는 제2 개구부를 형성하여 식각 공정을 실시함으로써 제1 하드 마스크막에 제1 개구부와 제2 개구부가 교차하는 제3 개구부를 형성하여 제3 개구부에 따라 콘택홀을 형성할 수 있다. 이에 따라, 노광 장비의 교체 없이 미세한 콘택 홀을 형성할 수 있으므로 반도체 소자의 크기를 감소시킬 수 있다. 또한, 콘택홀 형성 공정 시 콘택 홀의 길이 증가를 방지할 수 있으므로 후속 콘택 플러그 형성시 브릿지 발생을 억제할 수 있어 전기적 특성 열화를 방지할 수 있다.After laminating | stacking a 1st and 2nd hard mask film, this invention forms a 1st opening part in a 2nd hard mask film, and the 2nd opening part which cross | intersects a 1st opening part is formed in the 2nd hard mask film in which the 1st opening part was formed. By forming and performing an etching process, a third opening in which the first opening and the second opening cross each other may be formed in the first hard mask layer to form a contact hole along the third opening. Accordingly, the contact hole can be formed without replacing the exposure equipment, thereby reducing the size of the semiconductor device. In addition, since the increase in the length of the contact hole can be prevented during the contact hole forming process, it is possible to suppress the occurrence of bridges during the formation of subsequent contact plugs, thereby preventing the deterioration of electrical characteristics.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 평면도이다. 또한, 도 2a 및 도 2d는 도 1a 내지 도 1d에서 A-A'방향의 단면도이고, 도 3a 및 도 3d는 도 1a 내지 도 1d에서 B-B'방향의 단면도이다. 특히, 일 실시예로 홀(hole) 형태의 콘택 홀을 형성하기 위한 방법을 구체적으로 설명하도록 한다. 1A to 1D are plan views illustrating a method for forming a contact plug of a semiconductor device according to an embodiment of the present invention. 2A and 2D are cross-sectional views taken along the line AA ′ in FIGS. 1A to 1D, and FIGS. 3A and 3D are cross-sectional views taken along the line BB ′ in FIGS. 1A to 1D. In particular, as an embodiment, a method for forming a contact hole in a hole shape will be described in detail.

도 1a, 도 2a 및 도 3a를 참조하면, 플래시 소자에서 게이트 라인 사이에 콘택 플러그가 형성되는 영역을 예로 들어 설명하면 다음과 같다.Referring to FIGS. 1A, 2A, and 3A, a region in which contact plugs are formed between gate lines in a flash device will be described as an example.

반도체 기판(100) 상에 게이트 라인(102)들을 형성하여, 이때 게이트 라인(102) 들은 서로 평행하게 배열된다. 플래시 메모리 소자를 예를 들면, 게이트 라인(102)은 셀렉트 라인(select line)으로 형성할 수 있다. 셀렉트 라인은 위치에 따라 드레인 셀렉트 라인 또는 소스 셀렉트 라인으로 구분될 수 있으며, 도면에서 게이트 라인(102)은 드레인 셀렉트 라인으로 형성되는 것이 바람직하다. 구체적인 예를 들면, 게이트 라인(102)이 드레인 셀렉트 라인인 경우, 게이트 라인(102)은 반도체 기판(100) 상에 게이트 절연막, 제1 도전막(미도시), 유전체막(미도시) 및 제2 도전막(미도시)을 적층하여 형성할 수 있다. 게이트 절연막은 산화막으로 형성할 수 있고, 제1 도전막 및 제2 도전막은 폴리실리콘막으로 형성할 수 있다. 그리고, 유전체막은 산화막, 질화막 및 산화막의 적층구조로 형성하거나 고유전물질로 형성할 수 있다. 이때, 유전체막의 일부에 홀을 형성하여 제1 도전막과 제2 도전막을 전기적으로 연결되도록 하는 것이 바람직하다.Gate lines 102 are formed on the semiconductor substrate 100, where the gate lines 102 are arranged parallel to each other. For example, the gate line 102 may be formed as a select line. The select line may be divided into a drain select line or a source select line according to a position, and in the drawing, the gate line 102 is preferably formed as a drain select line. For example, when the gate line 102 is a drain select line, the gate line 102 may include a gate insulating film, a first conductive film (not shown), a dielectric film (not shown), and a first insulating film on the semiconductor substrate 100. 2 conductive films (not shown) can be laminated | stacked and formed. The gate insulating film may be formed of an oxide film, and the first conductive film and the second conductive film may be formed of a polysilicon film. The dielectric film may be formed of a stacked structure of an oxide film, a nitride film, and an oxide film, or may be formed of a high dielectric material. In this case, it is preferable to form a hole in a portion of the dielectric film to electrically connect the first conductive film and the second conductive film.

이어서, 게이트 라인(102)들이 형성된 반도체 기판(100) 상에 층간 절연막(104)을 형성한다. 이때, 층간 절연막(104)은 게이트 라인(102)들이 모두 덮이도록 형성하는 것이 바람직하다.Subsequently, an interlayer insulating layer 104 is formed on the semiconductor substrate 100 on which the gate lines 102 are formed. In this case, the interlayer insulating layer 104 may be formed to cover all of the gate lines 102.

층간 절연막(104) 상에 더블 노광 공정(double exposure)을 수행하기 위하여 제1 하드 마스크막(106) 및 제2 하드 마스크막(108)을 순차적으로 형성한다. 더블 노광 공정은, 다수개의 하드 마스크막을 적층하고, 노광 및 현상 공정을 다수번 실시하여 패턴을 형성하는 공정을 말한다. 본 발명에서는 일 실시예로, 제1 및 제2 하드 마스크막(106 및 108)을 사용하도록 한다. The first hard mask film 106 and the second hard mask film 108 are sequentially formed on the interlayer insulating film 104 to perform a double exposure process. The double exposure step is a step of forming a pattern by laminating a plurality of hard mask films, and performing a plurality of exposure and development steps. In an embodiment of the present invention, the first and second hard mask films 106 and 108 are used.

구체적으로 설명하면, 제1 및 제2 하드 마스크막(106 및 108) 각각은 산화막, 폴리막, 질화막 또는 카본막 중 어느 하나로 형성할 수 있다. 또는, 제1 및 제2 하드 마스크막(106 및 108) 각각은 상술한 물질들 중 서로 다른 물질을 적층하여 형성할 수도 있다. 바람직하게는, 제1 및 제2 하드 마스크막(106 및 108)은 식각 선택비를 다르게 하기 위하여 서로 다른 물질로 적층한다.Specifically, each of the first and second hard mask films 106 and 108 may be formed of any one of an oxide film, a poly film, a nitride film, or a carbon film. Alternatively, each of the first and second hard mask layers 106 and 108 may be formed by stacking different materials among the above materials. Preferably, the first and second hard mask films 106 and 108 are laminated with different materials to vary the etching selectivity.

제2 하드 마스크막(108)의 상부에 제1 개구부(111)가 형성된 제1 포토레지스트 패턴(110)을 형성하고, 제1 포토레지스트 패턴(110)에 따라 식각 공정을 실시하여 제2 하드 마스크막(108)을 패터닝한다. 이로써, 제2 하드 마스크막(108)에 제1 개구부(111)가 형성되며, 제1 개구부(111)를 통하여 제1 하드 마스크막(106)의 일부가 노출된다. A first photoresist pattern 110 having a first opening 111 formed on the second hard mask layer 108 is formed, and an etching process is performed according to the first photoresist pattern 110 to form a second hard mask. The film 108 is patterned. As a result, the first opening 111 is formed in the second hard mask film 108, and a part of the first hard mask film 106 is exposed through the first opening 111.

도 1b, 도 2b 및 도 3b를 참조하면, 제1 포토레지스트 패턴(도 1a의 110)을 제거하고, 제1 개구부(111)가 형성된 제2 하드 마스크막(108) 상부에 제2 개구부(113)가 형성된 제2 포토레지스트 패턴(112)을 형성한다.1B, 2B, and 3B, the first photoresist pattern 110 (in FIG. 1A) is removed, and the second opening 113 is formed on the second hard mask layer 108 on which the first opening 111 is formed. Is formed on the second photoresist pattern 112.

특히, 제2 개구부(113)는 제1 개구부(111)와 교차하도록 형성하는데, 바람직하게는, 제2 개구부(113)와 제1 개구부(111)가 수직으로 교차하도록 한다. In particular, the second opening 113 is formed to intersect the first opening 111, and preferably, the second opening 113 and the first opening 111 cross vertically.

제2 포토레지스트 패턴(112)에 따라 식각 공정으로 실시하여 제2 개구부(113)를 통해 노출된 제2 하드 마스크막(108)을 제거함과 동시에, 제2 개부구(113) 및 제1 개구부(111)가 교차하는 영역을 통해 노출된 제1 하드 마스크막(106)도 제거한다. The second hard mask layer 108 exposed through the second opening 113 is removed by an etching process according to the second photoresist pattern 112, and at the same time, the second opening 113 and the first opening ( The first hard mask film 106 exposed through the region where the 111s intersect are also removed.

이로써, 제2 개구부(113)와 제1 개구부(111)가 교차하는 영역으로 층간 절연 막(104)이 노출된다. As a result, the interlayer insulating film 104 is exposed to a region where the second opening 113 and the first opening 111 intersect.

도 1c, 도 2c 및 도 3c를 참조하면, 제2 포토레지스트 패턴(112)을 제거하고, 패터닝된 제2 하드 마스크막(108) 및 제1 하드 마스크막(106)에 따라 식각 공정을 실시하여 노출된 층간 절연막(104)에 제3 개구부(115)를 형성한다. 이로써, 제3 개구부(115)는 콘택 홀이 된다. 구체적으로, 층간 절연막(104)이 노출되는 영역은 제1 영역(111)과 제2 영역(113)이 교차하는 제3 개구부(115)가 된다.1C, 2C, and 3C, the second photoresist pattern 112 is removed, and an etching process is performed according to the patterned second hard mask layer 108 and the first hard mask layer 106. A third opening 115 is formed in the exposed interlayer insulating film 104. As a result, the third opening 115 becomes a contact hole. In detail, the region where the interlayer insulating layer 104 is exposed becomes the third opening 115 where the first region 111 and the second region 113 cross each other.

특히, 상술한 제1 개구부(111)와 제2 개구부(113)의 패터닝 공정은, 제3 개구부(115)가 단독으로 형성된 하드 마스크 패턴을 형성하는 공정보다 낮은 해상도를 요구하기 때문에 노광 장비의 교체 없이 미세한 폭을 갖는 콘택 홀을 형성할 수 있다. 이때, 콘택홀의 길이는 제1 개구부(111)의 폭에 비례하고, 콘택홀의 폭은 제2 개구부(113)의 폭에 비례한다. In particular, the patterning process of the first opening 111 and the second opening 113 described above requires a lower resolution than the process of forming a hard mask pattern in which the third opening 115 is formed alone. It is possible to form a contact hole having a fine width without. In this case, the length of the contact hole is proportional to the width of the first opening 111, and the width of the contact hole is proportional to the width of the second opening 113.

도 1d, 도 2d 및 도 3d를 참조하면, 제 3 개구부(115)인 콘택 홀의 내부에 도전물질을 채워 콘택 플러그(116)를 형성한다. 구체적으로 설명하면, 콘택 홀이 채워지도록 도전물질을 형성하되, 제2 하드 마스크막(108)이 모두 덮이도록 형성하는 것이 바람직하다. 이어서, 평탄화 공정(CMP)을 실시하여 층간 절연막(104)이 드러나도록 함으로써 콘택 플러그(116)가 형성된다.1D, 2D, and 3D, the contact plug 116 is formed by filling a conductive material in the contact hole, which is the third opening 115. In detail, the conductive material may be formed to fill the contact hole, but the second hard mask layer 108 may be formed to cover all of the conductive materials. Next, the contact plug 116 is formed by performing a planarization process (CMP) to expose the interlayer insulating film 104.

상기에서는 게이트 라인(102)들 사이의 제2 하드 마스크막(108)에 게이트 라인들과 평행한 제1 개구부(111)를 형성한 후 제1 개구부(111)와 교차하는 다수의 제2 개구부들(113)을 형성하고, 제1 및 제2 개구부(111 및 113)와 교차하는 영역의 제1 하드 마스크막(106)에 제3 개구부(115)를 형성하는 방법을 설명하였다. 하지 만, 제2 하드 마스크막(108)에 제2 개구부(113)를 먼저 형성한 후 제1 개구부(111)를 형성할 수도 있다. 구체적으로 설명하면, 제2 하드 마스크막(108)에 게이트 라인(102)들과 교차하는 다수의 제2 개구부(113)들을 형성한 후, 제2 개구부(113)들과 교차하는 제1 개구부(111)를 형성하고, 제1 및 제2 개구부(111 및 113)와 교차하는 영역의 제1 하드 마스크막(106)에 제3 개구부(115)를 형성할 수도 있다.In the above, a plurality of second openings crossing the first opening 111 after forming the first opening 111 parallel to the gate lines in the second hard mask layer 108 between the gate lines 102 are formed. A method of forming the third openings 115 in the first hard mask film 106 in the region crossing the first and second openings 111 and 113 has been described. However, the second opening 113 may be formed first in the second hard mask layer 108, and then the first opening 111 may be formed. Specifically, after the plurality of second openings 113 are formed in the second hard mask layer 108 to intersect the gate lines 102, the first openings crossing the second openings 113 may be formed. 111 may be formed, and a third opening 115 may be formed in the first hard mask film 106 in an area crossing the first and second openings 111 and 113.

이처럼, 더블 노광 공정을 실시하여 콘택 홀(제3 개구부(115))을 형성함으로써, 노광 공정시 해상도의 한계로 인한 광원의 중첩으로 콘택 홀의 폭(또는, 길이)이 증가하는 것을 방지할 수 있으므로 반도체 소자의 크기를 감소시킬 수 있다. 그리고, 콘택 플러그(116) 형성시 이웃하는 게이트 라인(102)과의 브릿지(bridge) 발생을 방지할 수 있으므로 전기적 특성 열화를 억제하여 신뢰도를 높일 수 있다. As such, by forming the contact hole (third opening 115) by performing the double exposure process, the width (or length) of the contact hole can be prevented from increasing due to the overlap of the light source due to the limitation of the resolution during the exposure process. The size of the semiconductor device can be reduced. In addition, since the occurrence of bridges with neighboring gate lines 102 may be prevented when the contact plug 116 is formed, reliability may be improved by suppressing deterioration of electrical characteristics.

한편, 상기에서는 홀 형태의 콘택 홀을 형성하였지만, 다른 실시예로 더블 노광 공정을 실시하여 라인(line) 형태의 콘택 홀을 형성할 수도 있다. 도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 평면도이다.Meanwhile, although the hole-type contact hole is formed above, in another embodiment, a double exposure process may be performed to form a line-type contact hole. 4A and 4B are plan views illustrating a method of forming a contact plug in a semiconductor device according to another exemplary embodiment of the present invention.

도 4a를 참조하면, 콘택 홀을 형성하고자 하는 막 상에 다수의(예를 들면, 두 개) 하드 마스크막들을 적층하고, 더블 노광 공정을 실시하여 각각 제1 개구부(410) 및 제2 개구부(420)를 형성한다. 제1 개구부(410)와 제2 개구부(420)가 교차하는 제3 개구부(430)가 후속 식각 공정으로 라인 형태의 콘택 홀이 형성된다.Referring to FIG. 4A, a plurality of (eg, two) hard mask layers are stacked on a film on which a contact hole is to be formed, and a double exposure process is performed to respectively form a first opening 410 and a second opening ( 420 is formed. The third opening 430 in which the first opening 410 and the second opening 420 intersect is formed in a line-type contact hole by a subsequent etching process.

도 4b를 참조하면, 제1 개구부(410)와 제2 개구부(420)가 형성된 하드 마스크 패턴에 따라 식각 공정을 실시하여 제3 개구부(430)를 형성하고, 제3 개구 부(430)에 따라 콘택 홀이 형성되며, 콘택 홀 내부에 도전막을 채워 라인 형태의 콘택 플러그(440)를 형성할 수도 있다.Referring to FIG. 4B, an etching process is performed according to a hard mask pattern in which the first opening 410 and the second opening 420 are formed to form the third opening 430, and according to the third opening 430. A contact hole may be formed, and a line contact plug 440 may be formed by filling a conductive layer in the contact hole.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 평면도이다.1A to 1D are plan views illustrating a method for forming a contact plug of a semiconductor device according to an embodiment of the present invention.

도 2a 및 도 2d는 도 1a 내지 도 1d에서 A-A'방향의 단면도이다. 2A and 2D are cross-sectional views taken along the line AA ′ of FIGS. 1A to 1D.

도 3a 및 도 3d는 도 1a 내지 도 1d에서 B-B'방향의 단면도이다. 3A and 3D are cross-sectional views taken along the line BB ′ in FIGS. 1A to 1D.

도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위한 평면도이다.4A and 4B are plan views illustrating a method of forming a contact plug in a semiconductor device according to another exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100 : 반도체 기판 100a : 접합 영역100 semiconductor substrate 100a junction region

102 : 게이트 라인 104 : 층간 절연막102 gate line 104 interlayer insulating film

106 : 제1 하드 마스크막 108 : 제2 하드 마스크막106: first hard mask film 108: second hard mask film

110 : 제1 포토레지스트 패턴 111 : 제1 개구부110: first photoresist pattern 111: first opening

112 : 제2 포토레지스트 패턴 113 : 제2 개구부112: second photoresist pattern 113: second opening

115 : 제3 개구부 116 : 콘택 플러그115: third opening 116: contact plug

Claims (12)

접합 영역들을 포함하는 반도체 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate including the junction regions; 상기 층간 절연막 상에 제1 및 제2 하드 마스크막을 형성하는 단계;Forming first and second hard mask films on the interlayer insulating film; 상기 제2 하드 마스크막에 일방향으로 제1 개구부를 형성하는 단계;Forming a first opening in one direction in the second hard mask layer; 상기 제2 하드 마스크막에 상기 제1 개구부와 교차하는 제2 개구부를 형성하고, 상기 제1 및 제2 개구부가 중첩되는 영역의 상기 제1 하드 마스크막에 제3 개구부를 형성하는 단계;Forming a second opening crossing the first opening in the second hard mask film, and forming a third opening in the first hard mask film in a region where the first and second openings overlap; 상기 제1 및 제2 개구부가 형성된 상기 제2 하드 마스크막과 상기 제3 개구부가 형성된 상기 제1 하드 마스크막을 이용하여 상기 층간 절연막에 식각 공정을 실시하여 상기 접합영역들을 노출시키는 콘택홀을 형성하는 단계; 및Forming a contact hole exposing the junction regions by performing an etching process on the interlayer insulating layer using the second hard mask layer having the first and second openings and the first hard mask layer having the third opening. step; And 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.Forming a contact plug in the contact hole. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판에는 게이트 라인들이 더 형성되고, 상기 접합 영역들이 상기 게이트 라인들 사이에 형성된 반도체 소자의 콘택 플러그 형성 방법.Gate lines are further formed on the semiconductor substrate, and the junction regions are formed between the gate lines. 제 2 항에 있어서,The method of claim 2, 상기 제1 개구부가 상기 게이트 라인들 사이에서 상기 게이트 라인들과 평행하게 형성되는 반도체 소자의 콘택 플러그 형성 방법.And a first opening formed between the gate lines in parallel with the gate lines. 제 3 항에 있어서,The method of claim 3, wherein 상기 게이트 라인들이 낸드 플래시 메모리 소자의 드레인 셀렉트 라인들인 반도체 소자의 콘택 플러그 형성 방법.And forming a contact plug of the semiconductor device, wherein the gate lines are drain select lines of a NAND flash memory device. 제 1 항에 있어서,The method of claim 1, 상기 콘택홀의 길이가 상기 제1 개구부의 폭에 비례하고, 상기 콘택홀의 폭이 상기 제2 개구부의 폭에 비례하는 반도체 소자의 콘택 플러그 형성 방법.And a length of the contact hole is proportional to a width of the first opening, and a width of the contact hole is proportional to a width of the second opening. 제 1 항에 있어서,The method of claim 1, 상기 제1 하드 마스크막 및 상기 제2 하드 마스크막은 산화막, 폴리막, 질화막 또는 카본막 중 어느 하나로 형성하는 반도체 소자의 콘택 플러그 형성 방법.And the first hard mask film and the second hard mask film are formed of any one of an oxide film, a poly film, a nitride film, and a carbon film. 제 1 항에 있어서,The method of claim 1, 상기 제1 하드 마스크막 및 상기 제2 하드 마스크막은 식각 속도가 서로 다른 물질로 형성하는 반도체 소자의 콘택 플러그 형성 방법.The method of claim 1, wherein the first hard mask layer and the second hard mask layer are formed of materials having different etching rates. 반도체 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간 절연막 상에 제1 및 제2 하드 마스크막을 형성하는 단계;Forming first and second hard mask films on the interlayer insulating film; 상기 제2 하드 마스크막의 상부에 제1 개구부영역을 갖는 제1 포토레지스트 패턴을 형성하는 단계;Forming a first photoresist pattern having a first opening region on the second hard mask layer; 상기 제1 포토레지스트 패턴에 따라 상기 제2 하드 마스크막에 제1 개구부를 형성하는 단계;Forming a first opening in the second hard mask layer according to the first photoresist pattern; 상기 제1 포토레지스트 패턴을 제거하는 단계;Removing the first photoresist pattern; 상기 제1 개구부가 형성된 상기 제2 하드 마스크막의 상부에 상기 제1 개구부와 교차하는 제2 개구부영역을 갖는 제2 포토레지스트 패턴을 형성하는 단계;Forming a second photoresist pattern on the second hard mask layer having the first opening, the second photoresist pattern having a second opening region crossing the first opening; 상기 제2 포토레지스트 패턴에 따라 상기 제2 하드 마스크막에 제2 개구부를 형성하면서, 상기 제1 하드 마스크막에는 상기 제1 및 제2 개구부가 서로 교차하는 영역에 제3 개구부를 형성하는 단계;Forming a second opening in the second hard mask layer according to the second photoresist pattern, and forming a third opening in an area where the first and second openings cross each other in the first hard mask layer; 상기 제2 포토레지스트 패턴을 제거하는 단계;Removing the second photoresist pattern; 상기 제2 및 제1 하드 마스크막에 공통으로 형성된 상기 제3 개구부에 따라 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계; 및Forming a contact hole by etching the interlayer insulating layer along the third opening formed in common in the second and first hard mask layers; And 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법.Forming a contact plug in the contact hole. 제 8 항에 있어서, 상기 층간 절연막을 형성하는 단계 이전에,10. The method of claim 8, prior to forming the interlayer insulating film, 상기 반도체 기판의 상부에 게이트 라인들을 형성하는 반도체 소자의 콘택 플러그 형성 방법.And forming gate lines on the semiconductor substrate. 제 8 항에 있어서,The method of claim 8, 상기 콘택홀의 폭이 상기 제1 개구부의 폭에 비례하고, 상기 콘택홀의 길이가 상기 제2 개구부의 폭에 비례하는 반도체 소자의 콘택 플러그 형성 방법.And a width of the contact hole is proportional to a width of the first opening, and a length of the contact hole is proportional to a width of the second opening. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 하드 마스크막은 산화막, 폴리막, 질화막 또는 카본막 중 어느 하나로 형성하는 반도체 소자의 콘택 플러그 형성 방법.The method of claim 1, wherein the first hard mask layer is formed of any one of an oxide film, a poly film, a nitride film, and a carbon film. 제 7 항에 있어서,The method of claim 7, wherein 상기 제2 하드 마스크막은 산화막, 폴리막, 질화막 또는 카본막 중 어느 하나로 형성하는 반도체 소자의 콘택 플러그 형성 방법.And a second hard mask film formed of any one of an oxide film, a poly film, a nitride film or a carbon film.
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