KR100873814B1

KR100873814B1 - 이중 엘디디구조를 갖는 반도체소자 및 그 제조 방법

Info

Publication number: KR100873814B1
Application number: KR1020020038817A
Authority: KR
Inventors: 문봉웅
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2002-07-05
Filing date: 2002-07-05
Publication date: 2008-12-11
Anticipated expiration: 2022-07-05
Also published as: KR20040004788A

Abstract

본 발명은 소자의 집적도가 증가하더라도 핫캐리어효과 및 숏채널효과에 의해 초래되는 수행능력 저하를 방지하는데 적합한 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체소자는 반도체기판, 상기 반도체기판의 선택된 영역상에 형성된 게이트산화막, 상기 게이트산화막상에 형성된 게이트전극, 상기 게이트전극의 양측벽에 접하는 제1 이중스페이서, 상기 제1 이중스페이서에 접하는 제2 이중스페이서, 상기 제1 이중스페이서 아래의 상기 반도체기판내에 형성된 제1 LDD 영역, 상기 제2 이중스페이서 아래의 상기 반도체기판내에서 상기 제1 LDD 영역과 접하는 제2 LDD 영역, 상기 제2 이중스페이서의 에지에 정렬되면서 상기 제2 LDD 영역에 접하는 소스/드레인영역, 및 상기 제1 LDD 영역 아래에 형성된 할로이온주입영역을 포함한다.

LDD, dLDD, 이중스페이서, 핫캐리어, 숏채널효과

Description

이중 엘디디구조를 갖는 반도체소자 및 그 제조 방법{Semiconductor device having double lightly doped drain and method for fabricating ths same}

도 1은 종래기술에 따른 단일 LDD 구조의 반도체소자를 도시한 단면도,

도 2는 본 발명의 제1 실시예에 따른 이중 LDD 구조의 반도체소자를 도시한 단면도,

도 3a 내지 도 3e는 도 2에 도시된 이중 LDD 구조의 반도체소자의 제조 방법을 도시한 공정 단면도,

도 4는 본 발명의 제2 실시예에 따른 이중 LDD 구조의 반도체소자를 도시한 단면도.

*도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 게이트산화막

23 : 게이트전극 24 : 제1 LDD 영역

25 : 할로이온주입영역 26a : L자형 제1 산화막스페이서

27a : L자형 제1 질화막스페이서 29 : 제2 LDD 영역

30a : L자형 제2 산화막스페이서 31a : 돔형 제2 질화막스페이서

32 : 소스/드레인영역

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 이중 LDD 접합을 갖는 반도체소자의 제조 방법에 관한 것이다.

최근에 소자의 집적도가 증가하면서 핫캐리어효과에 의한 소자의 수행능력 열화(Performance degration) 방지를 위하여 소스와 드레인영역의 도핑 농도를 줄임으로써 게이트전극의 에지 부분에서 발생되는 강한 전계를 감소시킬 수 있는 LDD(Lightly Doped Drain) 구조가 널리 적용되고 있다.

이러한 LDD 구조는 nMOSFET의 경우에는 핫캐리어의 신뢰성을 증대시키는 것에 주목적을 두고 있으며, pMOSFET의 경우에는 접합의 깊이를 감소시키므로써 숏채널효과를 방지하여 누설전류 마진을 높여주는데 있다.

도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면이다.

도 1을 참조하면, 반도체기판(11)의 선택된 영역상에 게이트산화막(12)과 게이트전극(13)을 형성한 후, 게이트전극(13)을 마스크로 이용한 저농도 불순물의 이온주입을 통해 LDD 영역(14)을 형성한다.

다음에, 게이트전극(13)의 양측벽에 L자형 산화막스페이서(15)와 돔(dome)형 질화막스페이서(16)로 이루어진 이중 스페이서를 형성한다.

다음에, 게이트전극(13)과 이중 스페이서를 마스크로 이용한 고농도 불순물의 이온주입을 통해 LDD 영역(14)에 접하는 소스/드레인 영역(17)을 형성한다.

상술한 종래기술에서는 이중 스페이서 하부의 반도체기판내에 LDD 영역(14)을 형성하고 있으나, 반도체소자의 집적도가 더욱 증가하면 단일 LDD 영역(14)만으로는 핫캐리어효과 및 숏채널효과에 의한 소자의 수행능력 저하를 개선하는데는 한계가 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 소자의 집적도가 증가하더라도 핫캐리어효과 및 숏채널효과에 의해 초래되는 수행능력 저하를 방지하는데 적합한 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자는 반도체기판, 상기 반도체기판의 선택된 영역상에 형성된 게이트산화막, 상기 게이트산화막상에 형성된 게이트전극, 상기 게이트전극의 양측벽에 접하는 제1 이중스페이서, 상기 제1 이중스페이서에 접하는 제2 이중스페이서, 상기 제1 이중스페이서 아래의 상기 반도체기판내에 형성된 제1 LDD 영역, 상기 제2 이중스페이서 아래의 상기 반도체기판내에 서 상기 제1 LDD 영역과 접하는 제2 LDD 영역, 상기 제2 이중스페이서의 에지에 정렬되면서 상기 제2 LDD 영역에 접하는 소스/드레인영역, 및 상기 제1 LDD 영역 아래에 형성된 할로이온주입영역을 포함함을 특징으로 한다.

그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 게이트전극을 형성하는 단계, 상기 반도체기판내에 상기 게이트전극의 양측 에지에 정렬되는 제1 LDD 영역을 형성하는 단계, 상기 게이트전극의 양측벽에 접하는 제1 이중스페이서를 형성하는 단계, 상기 제1 이중스페이서의 에지에 정렬되면서 상기 제1 LDD 영역에 접하는 제2 LDD 영역을 형성하는 단계, 상기 제1 이중스페이서에 접하는 제2 이중스페이서를 형성하는 단계, 및 상기 제2 이중스페이서의 에지에 정렬되면서 상기 제2 LDD 영역에 접하는 소스/드레인영역을 형성하는 단계를 포함함을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 제1 실시예에 따른 이중 LDD 구조의 반도체소자를 도시한 단면도이다.

도 2를 참조하면, 반도체기판(21), 반도체기판(21)의 선택된 영역상에 형성된 게이트산화막(22), 게이트산화막(22)상에 형성된 게이트전극(23), 게이트전극(23)의 양측벽에 L자형 제1 산화막스페이서(26a)와 L자형 제1 질화막스 페이서(27a)로 이루어진 제1 이중스페이서가 형성된다.

그리고, 제1 이중스페이서에 접하는 제2 이중스페이서가 형성되는데, 제2 이중스페이서는 L자형 제2 산화막스페이서(30a)와 돔형 제2 질화막스페이서(31a)로 이루어진다.

그리고, 제1 이중스페이서 아래의 반도체기판(21)내에 제1 LDD 영역(24)이 형성되고, 제2 이중스페이서 아래의 반도체기판(21)내에 제1 LDD 영역(24)에 접하는 제2 LDD 영역(29)이 형성된다. 여기서, 제2 LDD 영역(29)은 통상적으로 일컫는 저농도 영역인 LDD 영역이며, 제1 LDD 영역(24)은 제2 LDD 영역보다 농도가 낮다.

그리고, 제2 이중스페이서의 에지에 정렬되면서 제2 LDD 영역(29)에 접하여 소스/드레인영역(32)이 형성되며, 제1 LDD 영역(24) 아래에는 할로이온주입영역(25)이 형성된다.

도 2에 도시된 반도체소자는 이중 LDD 영역을 구비하므로써 통상적인 단일 구조의 LDD 영역에 비해 게이트전극의 에지 부근에서 발생될 수 있는 핫캐리어효과를 더욱 방지할 수 있고, 할로이온주입영역이 구비되므로써 숏채널효과를보다 효과적으로 줄인다.

도 3a 내지 도 3e는 도 2에 도시된 반도체소자의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 반도체기판(21)상에 게이트산화막(22)상에 게이트전극(23)을 형성한다. 이때, 게이트산화막(22)은 반도체기판(21)을 열산화시킨 열산화막이며, 게이트전극(23)은 폴리실리콘막이다.

다음으로, 게이트전극(23)을 마스크로 이용하여 반도체기판(21)내에 극저농도의 불순물을 이온주입하여 제1 LDD 영역(24)을 형성한다. 이때, 극저농도라 함은 1×10¹⁰∼3×10¹⁰ atoms/cm²정도를 일컫는다.

다음으로, 틸트각(tilt angle)을 주면서 저농도의 할로(HALO) 이온을 이온주입하여 제1 LDD 영역(24) 아래에 할로이온주입영역(25)을 형성한다. 이때, 할로이온의 이온주입은 23°∼45°의 틸트각을 주면서 진행하여 게이트전극(23)의 에지(edge) 부분으로 침투한 형태를 갖도록 한다. 이때, 할로이온의 이온주입농도는 1×10¹²∼5×10¹² atoms/cm²정도이다.

전술한 바와 같은 할로이온의 이온주입은, 숏채널효과를 방지하기 위해 진행하는 공정으로서, 후속 제1 이중스페이서 형성후에 진행하여도 숏채널 효과의 방지 효과는 동일하다.

도 3b에 도시된 바와 같이, 게이트전극(23)을 포함한 전면에 제1 산화막(26), 제1 질화막(27), 제2 산화막(28)을 차례로 증착한다.

이때, 제1 산화막(26)은 HLD(High temperature Low pressure Deposition) 산화막이고, 제2 산화막(28)은 O₃-USG(Undoped Silicate Glass)막이며, 제1 산화막(26), 제1 질화막(27), 제2 산화막(28)은 각각 100Å∼150Å, 200Å∼500Å, 700Å∼1000Å 두께로 형성된다.

한편, 제1 산화막(26), 제1 질화막(27), 제2 산화막(28)의 각 두께는 후속 스페이서의 CD(Critical Dimension) 확보를 위해서 적절히 조절할 수 있다. 여기 서, CD 확보는 매우 중요한 요소로서, 후속 공정에서 제2 이중스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물의 이온주입을 하므로 최대한 CD를 줄여 소자의 수행능력을 확보할 수 있어야 한다.

도 3c에 도시된 바와 같이, 산화막과 질화막의 식각선택비를 이용한 전면 식각 과정을 통해 게이트전극의 양측벽에 제1 이중스페이서를 형성한다.

이때, 제1 이중스페이서라 함은 게이트전극(23)의 양측벽에 접하는 L자형 제1 산화막스페이서(26a)와 L자형 제1 산화막스페이서(26a)에 접하는 L자형 제1 질화막스페이서(27a)를 말한다.

제1 이중스페이서를 형성하는 과정은 다음과 같다.

전면식각시 먼저 제2 산화막(28)이 식각되어 게이트전극(23)의 양측벽에 제공되는 제1 질화막(27)의 측벽에 돔형태로 잔류한다. 계속되는 전면식각에서 돔형태로 잔류하는 제2 산화막(28)은 모두 소모되며, 제2 산화막(28)이 돔형태로 잔류한 상태에서 제1 질화막(27)이 식각됨에 따라 제1 질화막(27)은 돔형이 아닌 L자형 제1 질화막스페이서(27a)로 잔류하고, 제1 산화막(26)은 L자형 제1 산화막스페이서(26a)로 잔류한다.

도 3d에 도시된 바와 같이, 제1 이중스페이서와 게이트전극을 마스크로 이용한 저농도 불순물의 이온주입을 통해 제1 이중스페이서의 에지에 정렬되는 반도체기판(21)내에 제2 LDD 영역(29)을 형성한다. 여기서, 제2 LDD 영역(29)은 통상적으로 일컫는 LDD 영역으로서 제1 LDD 영역(24)보다 불순물의 농도가 높고, 그 이온주 입 깊이도 깊다. 제2 LDD 영역(29)은 1×10¹²∼5×10¹² atoms/cm²정도의 저농도를 갖는다.

상술한 바에 의하면, 제1 LDD 영역(24)과 제2 LDD 영역(29)은 이중 LDD(Double LDD; dLDD) 영역을 이루며, 이러한 이중 LDD 영역은 단일 LDD 영역에 비해 게이트전극의 에지에서 발생할 수 있는 핫캐리어효과를 더욱 방지한다.

다음으로, 제2 LDD 영역(29)이 형성된 반도체기판(21)의 전면에 제3 산화막(30)과 제2 질화막(31)을 차례로 증착한다. 이때, 제3 산화막(30)은 HLD 산화막이고, 제3 산화막(30)과 제2 질화막(31)은 각각 100Å∼150Å, 200Å∼500Å 두께로 형성된다.

도 3e에 도시된 바와 같이, 전면식각 과정을 통해 제1 이중스페이서에 접하는 제2 이중스페이서를 형성한다. 이때, 제2 이중스페이서는 통상적인 산화막과 질화막의 선택비를 이용한 전면식각과정에 의해 L자형 제2 산화막스페이서(30a)와 돔형 제2 질화막스페이서(31a)로 형성된다.

결국, 제1 이중스페이서는 L자형 스페이서이고, 제2 이중스페이서는 돔형 스페이서이다.

다음으로, 제1 이중스페이서, 제2 이중스페이서 및 게이트전극을 마스크로 이용한 고농도 불순물의 이온주입을 통해 반도체기판(21)내에 소스/드레인영역(32)을 형성한다. 이때, 고농도라 함은 1×10¹⁴∼5×10¹⁴ atoms/cm²정도를 말하며, 본 발명의 실시예에서 제시하는 극저농도, 저농도, 고농도의 값은 각 영역의 농도차이를 보여주기 위한 것으로, 전술한 값에 국한되지 않는다.

도 4는 본 발명의 제2 실시예에 따른 이중 LDD 구조의 반도체소자를 도시한 단면도이다.

도 4를 참조하면, 반도체기판(41), 반도체기판(41)의 선택된 영역상에 형성된 게이트산화막(42), 게이트산화막(42)상에 형성된 게이트전극(43), 게이트전극(43)의 양측벽에 L자형 제1 산화막스페이서(44)와 돔형 제1 질화막스페이서(45)로 이루어진 제1 이중스페이서가 형성된다.

그리고, 제1 이중스페이서에 접하는 제2 이중스페이서가 형성되는데, 제2 이중스페이서는 L자형 제2 산화막스페이서(46)와 돔형 제2 질화막스페이서(47)로 이루어진다.

그리고, 제1 이중스페이서 아래의 반도체기판(41)내에 제1 LDD 영역(48)이 형성되고, 제2 이중스페이서 아래의 반도체기판(41)내에 제1 LDD 영역(48)에 접하는 제2 LDD 영역(49)이 형성된다. 여기서, 제2 LDD 영역(49)은 통상적으로 일컫는 저농도 영역인 LDD 영역이며, 제1 LDD 영역(48)은 제2 LDD 영역(49)보다 농도가 낮다.

그리고, 제2 이중스페이서의 에지에 정렬되면서 제2 LDD 영역(49)에 접하여 소스/드레인영역(50)이 형성되며, 제1 LDD 영역(48) 아래에는 할로이온주입영역(51)이 형성된다.

도 4에 도시된 반도체소자는 도 2에 도시된 반도체소자와 동일하게 이중 LDD 영역을 구비하므로써 통상적인 단일 구조의 LDD 영역에 비해 게이트전극의 에지 부 근에서 발생될 수 있는 핫캐리어효과를 더욱 방지할 수 있고, 할로이온주입영역이 구비되므로써 숏채널효과를보다 효과적으로 줄인다.

다만, 도 2의 반도체소자와 다른 점은 제1 이중스페이서와 제2 이중스페이서가 모두 돔형 스페이서인 점이다. 자세히 설명하면, 도 2의 반도체소자는 제1 이중스페이서를 이루는 제1 산화막스페이서와 제1 질화막스페이서가 모두 L자형 스페이서였으나, 도 4의 반도체소자는 제1 산화막스페이서는 L자형 스페이서이고 제1 질화막스페이서는 돔형 스페이서이다. 결국, 도 4의 반도체소자는 제1 이중스페이서와 제2 이중스페이서의 형태가 모두 돔형태인 스페이서이다.

돔형 제1 이중스페이서를 형성하는 방법은 도 2에 도시된 반도체소자의 돔형 제2 이중스페이서를 형성하는 방법과 동일하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 소자의 집적도가 증가하더라도 핫캐리어효과 및 숏채널효과를 방지하므로써 소자의 수행능력을 향상시킬 수 있는 효과가 있다.

Claims

반도체기판;

상기 반도체기판의 선택된 영역상에 형성된 게이트산화막;

상기 게이트산화막상에 형성된 게이트전극;

상기 게이트전극의 양측벽에 접하는 제1 이중스페이서;

상기 제1 이중스페이서에 접하는 제2 이중스페이서;

상기 제1 이중스페이서 아래의 상기 반도체기판내에 형성된 제1 LDD 영역;

상기 제2 이중스페이서 아래의 상기 반도체기판내에서 상기 제1 LDD 영역과 접하는 제2 LDD 영역;

상기 제2 이중스페이서의 에지에 정렬되면서 상기 제2 LDD 영역에 접하는 소스/드레인영역; 및

상기 제1 LDD 영역 아래에 형성된 할로이온주입영역

을 포함함을 특징으로 하는 반도체소자.
제1항에 있어서,

상기 제1 LDD 영역은 상기 제2 LDD 영역보다 농도가 낮고, 상기 제2 LDD 영역은 상기 소스/드레인영역보다 농도가 낮은 것을 특징으로 하는 반도체소자.
제1항에 있어서,

상기 제1 LDD 영역은 상기 제2 LDD 영역보다 이온주입깊이가 얕고, 상기 제2 LDD 영역은 상기 소스/드레인영역보다 이온주입깊이가 얕은 것을 특징으로 하는 반도체소자.
제1항에 있어서,

상기 제1 이중스페이서와 상기 제2 이중스페이서는, 각각 산화막스페이서와 질화막스페이서의 조합인 것을 특징으로 하는 반도체소자.
제1항에 있어서,

상기 제1 이중스페이서는 L자형 스페이서이고, 상기 제2 이중스페이서는 돔형 스페이서인 것을 특징으로 하는 반도체소자.
제1항에 있어서,

상기 제1 이중스페이서와 상기 제2 이중스페이서가 모두 돔형 스페이서인 것을 특징으로 하는 반도체소자.
반도체기판상에 게이트산화막을 형성하는 단계;

상기 게이트산화막상에 게이트전극을 형성하는 단계;

상기 반도체기판내에 상기 게이트전극의 양측 에지에 정렬되는 제1 LDD 영역을 형성하는 단계;

상기 게이트전극의 양측벽에 접하는 제1 이중스페이서를 형성하는 단계;

상기 제1 이중스페이서의 에지에 정렬되면서 상기 제1 LDD 영역에 접하는 제2 LDD 영역을 형성하는 단계;

상기 제1 이중스페이서에 접하는 제2 이중스페이서를 형성하는 단계; 및

상기 제2 이중스페이서의 에지에 정렬되면서 상기 제2 LDD 영역에 접하는 소스/드레인영역을 형성하는 단계

를 포함함을 특징으로 하는 반도체소자의 제조 방법.
제7항에 있어서,

상기 제1 LDD 영역을 형성한 후, 상기 제1 LDD 영역 아래에 할로이온주입영역을 형성하는 단계를 더 포함함을 특징으로 하는 반도체소자의 제조 방법.
제7항에 있어서,

상기 게이트전극의 양측벽에 접하는 제1 이중스페이서를 형성한 후,

상기 제1 LDD 영역 아래에 할로이온주입영역을 형성하는 단계를 더 포함함을 특징으로 하는 반도체소자의 제조 방법.
제7항에 있어서,

상기 제1 이중스페이서를 형성하는 단계는,

상기 게이트전극을 포함한 전면에 제1 산화막, 제1 질화막, 제2 산화막을 차례로 형성하는 단계; 및

산화막과 질화막의 선택비를 이용한 전면식각과정을 통해 상기 게이트전극의 양측벽에 접하는 L자형 제1 산화막스페이서와 상기 L자형 제1 산화막스페이서에 접하는 L자형 제1 질화막스페이서를 형성하는 단계

포함함을 특징으로 하는 반도체소자의 제조 방법.
제7항에 있어서,

상기 제2 이중스페이서를 형성하는 단계는,

상기 제1 이중스페이서를 포함한 전면에 제3 산화막, 제2 질화막을 차례로 형성하는 단계; 및

산화막과 질화막의 선택비를 이용한 전면식각과정을 통해 상기 제1 이중스페 이서에 접하는 L자형 제2 산화막스페이서와 상기 L자형 제2 산화막스페이서에 접하는 돔형 제2 질화막스페이서를 형성하는 단계

포함함을 특징으로 하는 반도체소자의 제조 방법.