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KR100822803B1 - 비휘발성 기억 장치 및 그 제조 방법 - Google Patents

비휘발성 기억 장치 및 그 제조 방법 Download PDF

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KR100822803B1
KR100822803B1 KR1020060102375A KR20060102375A KR100822803B1 KR 100822803 B1 KR100822803 B1 KR 100822803B1 KR 1020060102375 A KR1020060102375 A KR 1020060102375A KR 20060102375 A KR20060102375 A KR 20060102375A KR 100822803 B1 KR100822803 B1 KR 100822803B1
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KR
South Korea
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gate
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insulating film
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Inventor
이운경
최정혁
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삼성전자주식회사
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Abstract

비휘발성 기억 장치 및 그 제조 방법을 제공한다. 이 장치는 반도체 기판에 한정된 활성영역과, 상기 활성영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성되어 상기 활성영역을 가로지르는 복수개의 게이트 패턴을 포함한다. 상기 게이트 절연막은 상기 게이트 패턴들 사이의 소정 부분에 상기 게이트 패턴 하부의 부분보다 두께가 얇은 방전 영역을 포함한다. 상기 방전 영역은 게이트 절연막의 일부를 소정 두께 제거함으로써 형성할 수 있다. 상기 방전 영역을 이용하여 플라즈마 식각손상에 의한 이온 또는 전하가 게이트 절연막을 열화시키는 것을 막을 수 있다.
Figure R1020060102375
비휘발성, 방전, 식각손상

Description

비휘발성 기억 장치 및 그 제조 방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1 내지 도 3은 종래기술에 따른 비휘발성 기억 장치의 제조 방법을 설명하기 위한 도면들.
도 4a는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치의 평면도.
도 4b는 도 4a의 I-I'를 따라 취해진 단면도.
도 5a, 5b, 5c 및 도 6 내지 9는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치의 제조 방법을 설명하기 위한 도면들.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더 구체적으로는 비휘발성 기억 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 고집적화에 따라, 패턴들의 수평 크기는 축소되었으나 수직 크기를 축소하는데는 한계가 있다. 수직 크기가 큰 고집적 패턴을 형성하기 위해서는 높은 강도의 플라즈마가 필요하다. 이로 인해, 패턴에 축적되는 플라즈마 이온 및/또는 전하가 증가하고, 축적된 이온 및/또는 전하는 트랜지스터의 특성에 나쁜 영향을 미친다.
비휘발성 기억 장치에서, 터널 절연막은 전하의 기입 및 소거가 이루어지는 부분으로 우수한 신뢰성이 요구된다. 패턴에 축적된 이온 및/또는 전하는 터널 절연막으로 이동하여 터널 절연막의 신뢰성을 열화시키는 원인이 될 수 있다. 터널 절연막의 신뢰성은 내구성(endurance), 데이터 유지특성(data retention) 및 비정상적인 고온저장(hot temperature storage) 등에 영향을 미치는 것으로써, 터널 절연막의 신뢰성 저하는 트랜지스터의 동작 및 수명에 직,간접적으로 나쁜 영향을 줄 수 있다.
도 1 내지 도 3은 종래의 비휘발성 기억 장치의 제조 방법을 설명하기 위한 도면들이다.
도 1을 참조하면, 반도체 기판(10)에 활성영역(도시 안함)을 한정하고, 상기 활성영역에 게이트 절연막(12) 및 부유 게이트막(14)을 적층한다. 상기 부유 게이트막(14) 상에 유전막(22) 및 제어 게이트막(24)을 형성하고, 상기 제어 게이트막(24) 상에 하드마스크막(26)을 형성한다.
도 2를 참조하면, 상기 하드마스크막(26), 상기 제어 게이트막(24) 및 상기 유전막(22)을 순차적으로 패터닝하여, 상기 활성영역의 상부를 가로지르는 하드마스크 패턴(26a), 제어 게이트 전극(24a) 및 상기 제어 게이트 전극(24a) 하부에 게이트간 유전막(22a)을 형성한다. 이 때, 플라즈마에 의한 손상으로 이온 및/또는 전하가 상기 제어 게이트 전극(24a) 및 게이트간 유전막(22a) 뿐만 아니라, 하부의 부유 게이트막(14)에도 축적되어, 축적된 이온 및 전하는 상기 게이트 절연막(12) 으로 이동하여 게이트 절연막 축적되거나, 게이트 절연막에 손상을 가할 수 있다.
도 3을 참조하면, 상기 하드마스크 패턴(26a)을 식각마스크로 사용하여 상기 부유 게이트막(14)을 식각함으로써, 상기 제어 게이트 전극(24a)에 자기정렬된 부유게이트(14a)를 형성한다. 이 과정에서, 상기 부유게이트(14a)에 플라즈마 이온 및/또는 전하가 더욱 축적된다. 상기 부유 게이트(14a)는 상기 활성영역 상에 고립되어 형성되기 때문에, 상기 부유 게이트(14a)에 축적된 전하 또는 이온은 상대적으로 포텐셜이 낮은 기판을 향하게 되어 전하의 터널링이 이루어지는 게이트 절연막(12)에 트랩되거나 게이트 절연막(12)에 손상을 가할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 플라즈마에 의한 손상으로 축적되는 전하 및/또는 이온이 방전될 수 있는 구조를 가지는 비휘발성 기억 장치 및 그 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 방전 영역이 형성된 게이트 절연막을 가지는 비휘발성 기억 장치를 제공한다. 이 장치는 반도체 기판에 한정된 활성영역과, 상기 활성영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성되어 상기 활성영역을 가로지르는 복수개의 게이트 패턴을 포함한다. 상기 게이트 절연막은 상기 게이트 패턴들 사이의 소정 부분에 상기 게이트 패턴 하부의 부분보다 두께가 얇은 방전 영역을 포함한다.
상기 기술적 과제를 달성하기 위하여 본 발명은 방전 영역이 형성된 게이트 절연막을 가지는 비휘발성 기억 장치의 제조 방법을 제공한다. 이 방법은 반도체 기판에 활성영역을 한정하는 소자 분리막을 형성하는 단계와, 상기 활성영역 상에 적층된 게이트 절연막 및 제 1 도전막 패턴을 형성하는 단계를 포함한다. 상기 제 1 도전막 패턴을 식각하여 상기 게이트 절연막이 노출된 오프닝을 형성한다. 상기 오프닝에 노출된 게이트 절연막을 소정 두께 제거하여 방전 영역을 형성하고, 상기 제 1 도전막 패턴 상에 상기 오프닝을 채우는 제 2 도전막 패턴을 형성한다. 상기 제 2 도전막 패턴 상에 유전막 및 제 3 도전막을 형성하고, 상기 제 3 도전막, 상기 유전막, 상기 제 2 도전막, 상기 제 1 도전막을 순차적으로 패터닝하여 상기 활성영역을 가로지르는 복수개의 게이트 패턴을 형성한다.
도 4a는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치의 평면도이고, 도 4b는 도 4a의 I-I'를 따라 취해진 단면도이다.
도시된 것과 같이, 본 발명은 낸드형 셀 어레이를 가지는 비휘발성 기억 장치에 적용될 수 있다. 그러나, 본 발명은 여기서 제시된 실시예에 한정되지 않고 플라즈마 손상에 의해 축적되는 전하 또는 이온을 방전하는 것이 요구되는 경우에 적용될 수 있다. 예컨대, 본 발명은 낸드형 셀 어레이 뿐만 아니라 노어형 셀 어레이를 가지는 비휘발성 기억 장치에도 적용될 수 있다.
도 4a 및 도 4b를 참조하면, 낸드형 비 셀 어레이는 반도체 기판에 한정된 복수개의 활성영역들(51)을 포함한다. 상기 활성영역들(51)은 열 방향으로 평행하게 신장되어 있을 수 있다. 상기 활성영역들(51)은 소자분리막(도시 안함)에 의해 한정된다. 최근에는 상기 소자분리막은 트렌치 소자분리 구조로 형성된다. 상기 활 성영역들(51) 상에 게이트 절연막(52)이 형성되어 있다. 상기 게이트 절연막(52) 상에 복수개의 게이트 패턴들이 배치되어 상기 활성영역들(51)의 상부를 가로지른다. 낸드 어레이에서, 상기 게이트 패턴들은 접지 선택 라인(SSL) 및 스트링 선택 라인(GSL)을 포함하고, 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL) 사이에 배치된 복수개의 워드라인들(WLn)을 포함한다.
셀 어레이는 미러 대칭으로 배치된 복수개의 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)을 포함할 수 있다. 따라서, 접지 선택 라인(GSL)은 다른 접지 선택 라인(GSL)과 이웃하고, 스트링 선택 라인(SSL)은 다른 스트링 선택 라인(SSL)과 이웃할 수 있다. 상기 접지 선택 라인들(GSL) 사이의 활성영역에 소오스 영역(69s)이 형성되고, 상기 스트링 선택 라인들(SSL) 사이의 활성영역에 드레인 영역(69d)이 형성된다. 상기 접지 선택 라인들(GSL) 사이에는 상기 활성영역들(51)을 가로질러 소오스 영역들(69s)을 연결하는 공통소오스라인(CSL)이 배치되고, 상기 스트링 선택 라인들(SSL) 사이에 상기 드레인 영역(69d)에 연결된 비트라인 플러그가 배치된다.
본 발명의 일 실시예에서, 상기 게이트 절연막(52)은 게이트 패턴들 하부 뿐만 아니라, 상기 활성영역의 전반에 걸쳐 펼쳐져 있다. 상기 게이트 절연막(52)은 상기 게이트 패턴들 사이의 소정 영역에 다른 부분보다 두께가 얇은 방전 영역(58a)을 포함한다. 상기 방전 영역(58a)은 셀 트랜지스터의 특성에 영향을 미치지 않는 영역에 형성되는 것이 바람직하다. 예컨대, 상기 방전 영역(58a)은 배선이 접속되는 부분에 형성되는 것이 바람직하며, 낸드 셀 어레이에서는 소오스 영 역(69s) 및 드레인 영역(69d)에 형성될 수 있다. 상기 방전 영역(58a)은 인접한 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)로부터 소정 거리 이격되는 것이 바람직하다.
상기 소오스 영역(69s) 및 상기 드레인 영역(69d)은 상기 방전영역(58a)과 그 주변의 두께차이에 대응되어 깊이가 다른 정션을 가지는 도우핑층(69b)을 포함할 수 있다. 따라서, 상기 도우핑층(69b)은 상기 방전영역(58a)의 하부에서 주변보다 깊다. 상기 워드라인들(WLn) 사이와, 첫번째 워드라인(WL00)과 상기 접지 선택 라인(GSL), 그리고 마지막 워드라인(WL31)과 상기 스트링 선택 라인(SSL) 사이의 활성영역에는 셀 확산층(69a)이 형성되어 있다.
상기 게이트 패턴들 측벽에 스페이서 절연막(70a)이 형성되어 있다. 상기 접지 선택 라인들(GSL) 사이와, 상기 스트링 선택 라인들(SSL) 사이에서는 상기 스페이서 절연막들(70a)이 이격되나, 상기 워드라인들(WLn) 사이에서는 양측의 스페이서 절연막이 연결되어, 워드라인들(WLn) 사이의 활성영역들을 가린다. 상기 소오스 영역(69s) 및 상기 드레인 영역(69d)은 고농도 도우핑층(69c)을 더 포함할 수 있다. 상기 고농도 도우핑층(69c)은 상기 스페이서 절연막(70a)의 가장자리에 정렬된 정션을 가질 수 있다.
상기 스페이서 절연막(70a)은 상기 방전영역(58a)의 일부를 덮을 수 있다. 상기 공통소오스 라인(CSL)과 상기 비트라인 콘택(DC)은 상기 스페이서 절연막(70a)에 정렬되어 형성됨으로써, 상기 방전영역(58a)을 관통하여 상기 활성영역에 접속된다. 상기 공통소오스 라인(CSL)과 상기 비트라인 콘택(DC)은 층간절연 막(72)을 관통하고, 상기 층간 절연막(72) 상에는 비트라인 콘택(DC)에 접속된 비트라인(BL)이 상기 활성영역과 평행하게 신장될 수 있다.
상기 워드라인(WLn)은 상기 활성영역(51) 상에 형성된 부유 게이트(68w)와, 상기 부유 게이트(68w) 상에 형성되어 상기 활성영역들(51)을 가로지르는 제어 게이트 전극(64a)와, 상기 부유 게이트(68w)와 상기 제어 게이트 전극(64a) 사이에 개재된 게이트간 유전막(62a)을 포함한다. 상기 제어 게이트 전극(64a) 상에는 하드마스크 패턴(66a)이 남아 있을 수 있다. 상기 부유 게이트(68w)는 하부 도전막 패턴(54a)와 상부 도전막 패턴(60a)이 적층된 구조를 가질 수 있고, 상기 워드라인(WLn)과 상기 활성영역(51)이 교차하는 영역에 고립되어 형성된다.
상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)은 하부 선택 게이트(69s)와 상부 선택 게이트(64b) 및 이들 사이에 개재된 유전막 패턴(62b)을 포함할 수 있다. 상기 하부 선택 게이트(69s) 및 상기 상부 선택 게이트(64b)는 상기 활성영역을 가로지르거나, 상기 하부 선택 게이트(69s)은 상기 활성영역들(51) 상에 분리되어 있을 수도 있다. 상기 유전막 패턴(62b)은 상기 하부 선택 게이트(69s)와 상기 상부 선택 게이트(64b)의 일부분 사이에 개재되어, 상기 상부 선택 게이트(64b) 및 상기 하부 선택 게이트(69s)는 서로 연결될 수 있다.
도 5a 내지 도 5c 및 도 6 내지 도 9는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치의 제조 방법을 설명하기 위한 도면들이다.
도 5a 및 도 5b를 참조하면, 반도체 기판(50)에 소자분리막을 형성하여 활성영역(51)을 한정한다. 상기 활성영역들(51)은 평행하게 신장된다. 상기 활성영역 들(51) 상에는 게이트 절연막(52) 및 제 1 도전막 패턴(52)를 형성한다. 상기 게이트 절연막(52) 및 상기 제 1 도전막 패턴(52)은 자기정렬 트렌치 분리 기술을 이용하여 소자분리막을 형성하는 동안 상기 활성영역(51) 상에 형성될 수 있다.
상기 제 1 도전막 패턴(52) 상에 상기 활성영역(51)의 소정부분이 노출된 오프닝(58)을 가지는 마스크 패턴(56)을 형성한다. 상기 오프닝(58)은 상기 활성영역들(51)을 가로지르는 방향으로 신장될 수 있다.
상기 마스크 패턴(56)을 식각마스크로 사용하여 상기 제 1 도전막 패턴(54)을 식각하여 상기 게이트 절연막(52)을 노출시킨다. 상기 노출된 게이트 절연막(52)을 소정 두께 제거하여 얇은 방전 영역(58a)을 형성한다.
도 5c에 도시된 것과 같이, 셀 어레이에는 복수개의 방전 영역들(58a)이 형성될 수 있다. 상기 방전 영역들(58a)은 배선이 연결되는 부분에 형성됨으로써 트랜지스터의 특성에 미치는 영향을 최소화하는 것이 바람직하다.
도 6을 참조하면, 상기 마스크 패턴(56)을 제거하고, 상기 활성영역(51) 상에 제 2 도전막 패턴(60)을 형성한다. 상기 제 2 도전막 패턴(60)은 상기 활성영역(51)을 따라 신장되는 구조를 가질 수도 있고, 접지 선택 라인 및 스트링 선택 라인이 형성될 위치에서 소자분리막 상부에도 연속적으로 형성될 수도 있다. 상기 제 2 도전막 패턴(60)은 상기 제 1 도전막 패턴(54)이 제거된 오프닝을 채운다.
상기 제 2 도전막 패턴(60)이 형성된 기판의 전면에 유전막(62) 및 제 3 도전막(64)을 형성하고, 상기 제 3 도전막(64) 상에 하드마스크막(66)을 형성할 수 있다.
도 7을 참조하면, 상기 하드마스크막(66), 상기 제 3 도전막(64) 및 상기 유전막(62)을 식각하여, 하드마스크 패턴(66a), 제어 게이트 전극(64a) 및 게이트간 유전막(62a)을 형성하고, 상부 선택 게이트(64b) 및 게이트간 절연막(62b)을 형성한다. 본 발명에서, 플라즈마 손상에 의해 축적된 이온 또는 전하는 상대적으로 두께가 얇은 방전 영역(58a)으로 집중되고, 상기 방전 영역(58a)을 통하여 기판으로 빠져나갈 수 있다.
도 8을 참조하면, 상기 하드마스크 패턴(66a)을 식각마스크로 사용하여 상기 제 1 도전막 패턴(54) 및 상기 제 2 도전막 패턴(60)을 식각하여 상기 제어 게이트 전극(64a)에 자기정렬된 부유 게이트(68w)와, 상기 상부 선택 게이트(64b)에 자기정렬된 하부 선택 게이트(68s)를 형성한다. 그 결과, 반도체 기판에 복수개의 게이트 패턴들이 형성될 수 있다. 상기 게이트 패턴들은 상기 방전 영역(58a) 양측에 배치된 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)과, 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL) 사이에 배치된 워드라인들(WLn)을 포함한다. 상기 게이트 패턴들을 형성하는 과정에서 축적되는 이온 및 전하는 상기 방전 영역(58a)으로 집중되거나 방전 영역을 통해 기판으로 빠져 나갈 수 있다.
도 9를 참조하면, 상기 게이트 패턴들 사이의 활성영역에 도우핑층(69a, 69b, 69c)을 형성한다. 상기 도우핑층(69a)은 상기 방전 영역(58a)과 그 주변의 게이트 절연막(52)의 두께차에 대응되는 깊이 차이를 가질 수 있다.
상기 게이트 패턴들의 측벽에 스페이서 절연막(70a, 70b)을 형성한다. 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)의 측벽에 형성된 스페이서 절연막(70a)은 상기 방전 영역(58a)의 일부분 상에 중첩될 수 있고, 상기 워드라인들(WLn) 사이의 스페이서 절연막(70b)은 상기 워드라인들(WLn) 사이의 활성영역을 가릴 수 있다. 상기 접지 선택 라인들GSL) 사이와, 상기 스트링 선택 라인들(SSL) 사이에 고농도의 도우핑층(69c)을 형성하여, 소오스 영역(69s) 및 드레인 영역(69d)을 형성할 수 있다. 상기 고농도의 도우핑층(69c)은 상기 스페이서 절연막(70a)의 가장자리에 정렬된 정션을 가질 수 있다.
계속해서, 층간 절연막(72)을 형성하고, 공통소오스 라인(CSL) 및 비트라인 플러그(DC)를 형성하고, 비트라인(BL)을 형성하여 도 4a 및 도 4b에 도시된 구조를 얻을 수 있다.
상술한 것과 같이 본 발명에 따르면, 게이트 절연막을 소정 두께 제거하여 두께가 얇은 방전 영역을 형성함으로써, 상기 방전 영역에 플라즈마 손상에 의한 이온 및 전하가 집중되거나 상기 방전 영역을 통해 기판으로 배출할 수 있다. 따라서, 워드라인 하부의 게이트 절연막에 이온 및 전하가 축적되어 게이트 절연막이 열화되는 현상을 억제할 수 있다.

Claims (25)

  1. 반도체 기판에 한정된 활성영역;
    상기 활성영역 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되어 상기 활성영역을 가로지르는 복수개의 게이트 패턴을 포함하되,
    상기 게이트 절연막은 상기 게이트 패턴들 사이에, 상기 게이트 패턴 하부의 상기 게이트 절연막 두께보다 얇은 두께의 방전 영역을 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  2. 청구항 1에 있어서,
    상기 방전 영역의 일부분을 관통하여 상기 활성영역에 접속된 배선층을 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  3. 청구항 1에 있어서,
    상기 게이트 패턴들 사이의 활성영역에 형성된 도우핑층을 더 포함하되,
    상기 도우핑층은 상기 방전 영역 하부에서 주변보다 더 깊은 것을 특징으로 하는 비휘발성 기억 장치.
  4. 청구항 1에 있어서,
    상기 게이트 패턴의 측벽에 형성된 스페이서 절연막을 더 포함하되,
    상기 스페이서 절연막은 상기 방전 영역의 일부를 덮는 것을 특징으로 하는 비휘발성 기억 장치.
  5. 청구항 4에 있어서,
    상기 스페이서 절연막 아래에 형성된 도우핑층; 및
    상기 스페이서 절연막에 의해 노출된 상기 방전 영역 아래에 형성된 고농도 도우핑층을 포함하되,
    상기 고농도 도우핑층은 상기 도우핑층보다 더 높은 농도의 불순물을 갖는 것을 특징으로 하는 비휘발성 기억 장치.
  6. 반도체 기판에 한정된 활성영역;
    상기 활성영역에 형성된 소오스 영역 및 드레인 영역;
    상기 활성영역에 형성된 게이트 절연막;
    상기 소오스 영역 및 상기 드레인 영역 사이의 상기 게이트 절연막 상에 배치되어 상기 활성영역의 상부를 가로르는 접지 선택 라인 및 스트링 선택 라인; 및
    상기 접지 선택 라인 및 상기 스트링 선택 라인 사이의 상기 게이트 절연막 상에 배치된 복수개의 워드라인들을 포함하되,
    상기 게이트 절연막은 상기 소오스 영역 및 상기 드레인 영역 상에 상기 워드라인 하부의 부분보다 두께가 얇은 방전 영역을 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  7. 청구항 6에 있어서,
    상기 소오스 영역에 접속되어 상기 활성영역 상부를 가로지르는 공통 소오스 라인; 및
    상기 드레인 영역에 접속된 비트라인 콘택을 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  8. 청구항 6에 있어서,
    상기 소오스 영역 및 상기 드레인 영역의 깊이는 상기 방전 영역에 인접하는 게이트 절연막의 아래에서보다 상기 방전 영역의 아래에서 더 깊은 것을 특징으로 하는 비휘발성 기억 장치.
  9. 청구항 6에 있어서,
    상기 워드라인, 상기 접지 선택 라인 및 상기 스트링 선택 라인의 측벽에 형성된 스페이서 절연막을 더 포함하되, 상기 스페이서 절연막은 상기 방전 영역의 상부면 가장자리에 형성되어 상기 방전 영역의 중앙부를 노출하는 것을 특징으로 하는 비휘발성 기억 장치.
  10. 청구항 9에 있어서,
    상기 워드라인들 사이의 스페이서 절연막은 상기 워드라인들 사이의 활성영역을 덮는 것을 특징으로 하는 비휘발성 기억 장치.
  11. 청구항 9에 있어서,
    상기 소오스 영역 및 상기 드레인 영역은:
    상기 스페이서 절연막 아래에 형성된 도우핑층;및
    상기 스페이서 절연막에 의해 노출된 방전 영역 아래에 형성된 고농도 도우핑층을 포함하되,
    상기 고농도 도우핑층은 상기 도우핑층보다 높은 불순물 농도를 갖는 것을 특징으로 하는 비휘발성 기억 장치.
  12. 청구항 6에 있어서,
    상기 워드라인은:
    상기 활성영역 상에 형성된 제 1 부유 게이트;
    상기 제 1 부유 게이트 상에 형성된 제 2 부유 게이트;
    상기 제 2 부유 게이트 상에 형성되어 상기 활성영역을 가로지르는 제어 게이트 전극; 및
    상기 제어 게이트 전극과 상기 제 1 부유 게이트, 상기 제어 게이트 전극과 상기 제 2 부유 게이트 사이에 개재된 게이트간 유전막을 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  13. 반도체 기판에 활성영역을 한정하는 소자 분리막을 형성하는 단계;
    상기 활성영역 상에 적층된 게이트 절연막 및 제 1 도전막 패턴을 형성하는 단계;
    상기 제 1 도전막 패턴을 식각하여 상기 게이트 절연막이 노출된 오프닝을 형성하는 단계;
    상기 오프닝에 노출된 상기 게이트 절연막을 리세스하여 상기 제1 도전막 패턴 하부의 상기 게이트 절연막 두께보다 얇은 두께의 방전 영역을 형성하는 단계;
    상기 제 1 도전막 패턴 상에 상기 오프닝을 채우는 제 2 도전막 패턴을 형성하는 단계;
    상기 제 2 도전막 패턴 상에 유전막 및 제 3 도전막을 형성하는 단계; 및
    상기 제 3 도전막, 상기 유전막, 상기 제 2 도전막, 상기 제 1 도전막을 순차적으로 패터닝하여 상기 활성영역을 가로지르는 복수개의 게이트 패턴을 형성하는 단계를 포함하는 비휘발성 기억 장치의 제조 방법.
  14. 청구항 13에 있어서,
    상기 방전 영역은 적어도 한 쌍의 이웃한 게이트 패턴들 사이에 위치하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  15. 청구항 13에 있어서,
    상기 방전 영역의 일부를 관통하여 상기 활성영역에 접속된 배선층을 형성하는 단계를 더 포함하는 비휘발성 기억 장치의 제조 방법.
  16. 청구항 13에 있어서,
    상기 게이트 패턴들 사이의 활성영역에 불순물을 주입하여 도우핑층을 형성하는 단계를 더 포함하되,
    상기 도우핑층의 깊이는 상기 방전 영역에 인접하는 게이트 절연막의 아래에서보다 상기 방전 영역의 아래에서 더 깊은 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  17. 청구항 13에 있어서,
    상기 게이트 패턴의 측벽에 스페이서 절연막을 형성하는 단계를 더 포함하되, 상기 스페이서 절연막은 상기 방전 영역의 상부면 가장자리에 형성되어 상기 방전 영역의 중앙부를 노출하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  18. 청구항 17에 있어서,
    상기 게이트 패턴들 사이의 활성영역에 불순물을 주입하여 도우핑층을 형성하는 단계; 및
    상기 스페이서 절연막에 의해 노출된 방전 영역 아래에 선택적으로 불순물을 주입하여 고농도 도우핑층을 형성하는 단계를 포함하되,
    상기 고농도 도우핑층은 상기 도우핑층보다 높은 불순물 농도를 갖는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  19. 청구항 13에 있어서,
    상기 게이트 패턴들은:
    상기 접지 선택 라인 및 스트링 선택 라인; 및
    상기 접지 선택 라인 및 스트링 선택 라인 사이에 배치된 복수개의 워드라인을 포함하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  20. 청구항 19에 있어서,
    상기 활성영역에는 복수개의 방전 영역을 형성하고,
    상기 방전 영역들 사이에 상기 접지 선택 라인, 상기 스트링 선택 라인 및 상기 워드라인들이 배치하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  21. 청구항 20에 있어서,
    상기 접지 선택 라인에 인접한 활성영역에 소오스 영역을 형성하고, 상기 스트링 선택 라인에 인접한 활성영역에 드레인 영역을 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  22. 청구항 20에 있어서,
    상기 소오스 영역 및 상기 드레인 영역의 깊이는 상기 방전 영역에 인접하는 게이트 절연막의 아래에서보다 상기 방전 영역의 아래에서 깊게 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  23. 청구항 20에 있어서,
    상기 소오스 영역에 접속되어 상기 활성영역을 가로지르는 공통 소오스 라인 및 상기 드레인 영역에 접속된 비트라인 콘택을 형성하는 단계를 더 포함하는 비휘발성 기억 장치의 제조 방법.
  24. 청구항 19에 있어서,
    상기 접지 선택 라인, 상기 스트링 선택 라인 및 상기 워드라인들의 측벽에 스페이서 절연막을 형성하는 단계를 더 포함하되, 상기 스페이서 절연막은 상기 방전 영역의 상부면 가장자리에 형성되어 상기 방전 영역의 중앙부를 노출하는 것을 특징으로 하는 비휘발성 기억 장치의 제조 방법.
  25. 청구항 24에 있어서,
    상기 접지 선택 라인에 인접한 활성영역에 소오스 영역을 형성하는 단계; 및
    상기 스트링 선택 라인에 인접한 활성영역에 드레인 영역을 형성하는 단계를 포함하되,
    상기 소오스 영역 및 상기 드레인 영역은:
    상기 스페이서 절연막 아래에 형성된 도우핑층; 및
    상기 스페이서 절연막에 의해 노출된 방전 영역의 아래에 형성된 고농도 도우핑층을 포함하고,
    상기 고농도 도우핑층은 상기 도우핑층보다 높은 불순물 농도를 갖는 단계를 더 포함하는 비휘발성 기억 장치의 제조 방법.
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