KR100825803B1

KR100825803B1 - 커플링 방지용 전극 배선층을 구비한 트랜지스터 및 그제조방법과 상기 트랜지스터를 구비한 이미지 센서

Info

Publication number: KR100825803B1
Application number: KR1020070015092A
Authority: KR
Inventors: 이강복; 신종철
Original assignee: 삼성전자주식회사
Priority date: 2007-02-13
Filing date: 2007-02-13
Publication date: 2008-04-29
Anticipated expiration: 2027-02-13
Also published as: US7671419B2; US20080191250A1

Abstract

커플링 방지용 전극 배선층을 구비한 트랜지스터 및 그 제조방법, 상기 트랜지스터를 구비한 이미지 센서를 개시한다. 트랜지스터는 반도체 기판을 포함한다. 상기 반도체 기판에 제1도전형의 웰이 형성된다. 상기 웰내에 액티브 영역을 둘러싸도록 제1도전형의 고농도 제1불순물 영역이 형성된다. 제2도전형의 고농도 제2 및 제3불순물 영역이 상기 액티브 영역내에 채널영역을 두고 서로 이격되어 형성된다. 게이트가 상기 액티브 영역과 교차하도록 상기 채널영역상부의 상기 기판상에 형성된다. 상기 게이트는 상기 제1불순물 영역과 적어도 일부분 오버랩되도록 형성되며, 제1전압이 제공된다. 전극 배선층이 상기 제1불순물 영역중 상기 채널영역에 접하는 부분과 오버랩되도록 상기 기판과 상기 게이트사이에 형성되며, 제2전압이 제공된다. 절연막이 상기 기판과 상기 전극 배선층, 상기 기판과 상기 게이트사이 그리고 상기 전극 배선층과 상기 게이트사이에 형성된다. 상기 절연막은 상기 전극 배선층을 감싸도록 형성된다.

Description

커플링 방지용 전극 배선층을 구비한 트랜지스터 및 그 제조방법과 상기 트랜지스터를 구비한 이미지 센서{Transistor having electrode distribution layer for preveting coupling and method for fabricating the same, and image sensor having the transistor}

도 1은 본 발명의 실시예에 따른 이미지 센서의 단위화소의 개략적인 평면도이다.

도 2는 본 발명의 실시예에 따른 이미지 센서의 단위화소의 등가회로도이다.

도 3은 본 발명의 실시예에 따른 이미지 센서의 증폭부를 구성하는 모스 트랜지스터의 평면도이다.

도 4a는 도 3의 IVA-IVA 선에 따른 모스 트랜지스터의 단면도이다.

도 4b는 도 3의 IVB-IVB 선에 따른 모스 트랜지스터의 단면도이다.

도 5a 내지 도 5i는 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

210 : 에피택셜층 220 : p형 웰

230, 270 : 게이트 산화막 240 : p+형 불순물 영역

250 : 이온주입층 260 : 전극 배선층

280 : 게이트 290, 295 : 소오스/드레인 영역

본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 커플링 방지용 전극배선층을 구비한 트랜지스터 및 그 제조방법과, 상기 트랜지스터를 구비한 CMOS 이미지 센서에 관한 것이다.

이미지센서(image sensor)는 광학영상을 전기신호로 변환시키는 소자이다. 최근 들어, 컴퓨터산업과 통신산업의 발달에 따라 디지털 카메라, 캠코더, PCS(personal computer system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.

이미지 센서는 CCD(charge coupled device) 이미지 센서와 CMOS 이미지 센서로 나눌 수 있는데, 이중에서 CMOS 이미지 센서는 구동방식이 간편하고 CMOS 공정 기술을 호환하여 사용할 수 있어 제조단가를 낮출 수 있는 장점이 있다. 이러한 CMOS 이미지 센서는 다양한 구조로 구현될 수 있으나, 일반적으로 4개의 트랜지스터와 포토다이오드를 사용한 구조가 사용되고 있으며, 최근에는 3개의 트랜지스터가 사용되기도 한다. 이러한 이미지화소의 트랜지스터 구조는 CMOS 제작공정을 통해 제작된다.

종래에는 CMOS 이미지 센서의 단위화소를 구성하는 모스 트랜지스터를 제작하기 위하여, 반도체 기판에 통상적인 소자분리막 형성공정, 예를 들어 STI(shallow trench isotation) 공정 또는 로코스 공정을 통해 소자분리막을 형성하여 액티브 영역을 한정하였다. 액티브 영역을 소자분리막에 의해 한정하는 경우, 소자분리막인 산화막과 실리콘 기판간의 계면에서 실리콘의 댕글링 본딩이 끊어져 전자가 트랩되는 경우가 발생하게 된다. 이와 같이, 원하지 않는 전자의 트랩으로 인하여 노이즈가 발생하게 되고, 노이즈에 의하여 이미지 센서의 특성이 저하되게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 노이즈 및 커플링 방지용 전극 배선층을 구비한 트랜지스터 및 그 제조방법과, 상기 트랜지스터를 구비한 이미지 센서를 제공하는 것이다.

상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 트랜지스터는 반도체 기판을 포함한다. 상기 반도체 기판에 제1도전형의 웰이 형성된다. 상기 웰내에 액티브 영역을 둘러싸도록 제1도전형의 제1고농도 불순물 영역이 형성된다. 제2도전형의 제2 및 제3고농도 불순물 영역이 상기 액티브 영역내에 채널영역을 두고 서로 이격되어 형성된다. 게이트가 상기 액티브 영역과 교차하도록 상기 채널영역상부의 상기 기판상에 형성된다. 상기 게이트는 상기 제1고농도 불순물 영역과 적어도 일부분 오버랩되도록 형성되며, 제1전압이 제공된다. 전극 배선층이 상기 제1고농도 불순물 영역중 상기 채널영역에 접하는 부분과 오버랩되도록 상기 기판과 상기 게이트사이에 형성되며, 제2전압이 제공된다. 절연막이 상기 기판과 상기 전극 배선층, 상기 기판과 상기 게이트사이 그리고 상기 전극 배선층과 상기 게이트사이에 형성된다. 상기 절연막은 상기 전극 배선층을 감싸도록 형성된다.

상기 전극 배선층에는 정전압의 제2전압이 제공될 수 있다. 바람직하게 상기 제2전압은 0V 내지 상기 제1전압과 극성이 반대인 전압사이의 값을 가질 수 있다.

상기 절연막은 산화공정을 통해 형성된 산화막을 포함할 수 있다. 상기 기판상에 에피택셜층을 더 형성되고, 상기 웰이 상기 에피택셜층에 형성될 수 있다. 상기 채널영역의 상기 기판의 표면에 문턱전압 조절용 이온주입층이 더 형성될 수 있다. 상기 게이트를 감싸도록 상기 게이트의 표면상에 캡핑층이 더 형성될 수 있다. 상기 캡핑층은 산화공정에 의해 형성된 산화막을 포함할 수 있다.

또한, 본 발명의 이미지 센서는 입사되는 광을 전기적 신호로 변환하는 광전 변환부, 상기 광전 변환부에 축적된 전하를 전송하기 위한 전하 전송부, 상기 전하 전송부를 통해 전송된 축적된 전하를 전압신호로 변환하는 전하 검출부, 상기 전하 검출부의 상기 전압신호를 증폭하는 증폭부를 포함하되, 상기 증폭부는 모스 트랜지스터를 포함한다.

상기 모스 트랜지스터는 반도체 기판, 상기 반도체 기판에 형성된 제1도전형의 웰, 상기 웰내에 액티브 영역을 둘러싸도록 형성된, 제1도전형의 제1고농도 불순물 영역, 및 상기 액티브 영역내에 채널영역을 두고 서로 이격된 제2도전형의 제2 및 제3고농도 불순물 영역을 포함한다. 또한, 상기 모스 트랜지스터는 상기 액티브 영역과 교차하도록 상기 채널영역상부의 상기 기판상에 형성되되, 상기 제1고농도 불순물 영역과 적어도 일부분 오버랩되도록 형성되며, 제1전압이 제공되는 게이트, 상기 제1고농도 불순물 영역중 상기 채널영역에 접하는 부분과 오버랩되도록 상기 기판과 상기 게이트사이에 형성되며, 제2전압이 제공되는 전극 배선층, 및 상기 기판과 상기 전극 배선층, 상기 기판과 상기 게이트사이 그리고 상기 전극 배선층과 상기 게이트사이에 형성되되, 상기 전극 배선층을 감싸도록 형성된 절연막을 포함한다.

또한, 본 발명은 트랜지스터의 제조방법을 제공한다. 반도체 기판에 제1도전형의 웰을 형성한다. 상기 웰내에 액티브 영역을 한정하는 제1도전형의 제1고농도 불순물 영역을 형성한다. 상기 기판상에 제1게이트 절연막을 형성한다. 상기 액티브 영역의 채널영역에 접하는 상기 제1고농도 불순물 영역상부의 상기 제1게이트 절연막상에 전극 배선층을 형성한다. 상기 액티브 영역과 교차하는 게이트를 상기 채널영역 상부의 상기 제1게이트 절연막상에 형성하되, 상기 전극 배선층과 적어도 일부분 오버랩되도록 형성한다. 상기 게이트를 마스크로 하여 상기 채널영역 양측의 액티브 영역에 제2도전형의 제2 및 제3고농도 불순물 영역을 형성한다.

상기 전극 배선층을 형성하는 것은 상기 게이트 절연막상에 제1폴리실리콘막을 증착하고, 산화공정을 통해 상기 제1폴리실리콘막상에 제1산화막을 형성하며, 상기 제1폴리실리콘막과 상기 제1산화막을 패터닝하여 상기 전극 배선층과 제1산화막 패턴을 형성하고, 상기 제1산화막 패턴을 제거하며, 및 산화공정을 통해 상기 전극 배선층의 표면상에 제2게이트 절연막을 형성하는 것을 포함한다.

상기 게이트를 형성하는 것은 상기 제1게이트 절연막과 상기 제2게이트 절연막상에 제2폴리실리콘막을 형성하며, 산화공정을 통해 상기 제2폴리실리콘막상에 제2산화막을 형성하며, 상기 제2폴리실리콘막과 상기 제2산화막을 패터닝하여 상기 게이트 및 제2산화막 패턴을 형성하고, 상기 제2산화막 패턴을 제거하며, 산화공정을 통해 상기 게이트의 표면에 캡핑용 산화막을 형성하는 것을 포함한다.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.

도 1은 본 발명의 실시예에 따른 이미지 센서의 단위화소의 평면도이다. 도 2는 도 1의 이미지 센서의 단위화소의 등가회로를 도시한 것이다. 도 1 및 도 2를 참조하면, 단위화소(100)는 광전 변환부(110), 전하 전송부(120), 전하 검출부(130), 리세트부(140), 증폭부(150) 및 선택부(160)를 포함한다. 상기 광전 변환부(110)는 입사되는 광을 전기적 신호로 변환하기 위한 것으로서, 입사되는 광량에 대응하여 전하를 발생하여 축적한다. 상기 광전 변환부(110)는 포토 다이오드(PD)를 포함할 수 있다. 또한, 상기 광전 변환부(110)는 포토 트랜지스터, 포토 게이트, 핀트 포토다이오드(PPD, Pinned Photo Diode) 및 이들의 조합을 사용할 수도 있다.

상기 전하 검출부(130)는 상기 광전 변환부(110)에 축적된 전하를 전압신호로 변환하기 위한 것으로서, 상기 전하전송부(120)를 통해 상기 광전 변환부(110) 에 축적된 전하가 전송된다. 상기 전하 검출부(130)는 기생 캐패시턴스를 갖고 있으므로, 전하가 누적적으로 저장된다. 상기 전하 검출부(130)는 플로팅 확산영역(Floating diffusion region, FD)을 포함할 수 있다. 상기 전하 검출부(130)는 상기 증폭부(150)에 연결되어 상기 증폭부(150)를 제어한다.

상기 전하 전송부(120)는 상기 광전 변환부(110)에 축적된 전하를 상기 전하 검출부(130)로 전송한다. 상기 전하 전송부(120)는 NMOS 트랜지스터(M1)를 포함할 수 있다. 상기 NMOS 트랜지스터(M1)는 드레인이 상기 광전 변환부(110)의 포토 다이오드(PD)에 연결되고, 소오스가 상기 전하 검출부(130)의 상기 플로팅 확산영역(FD)에 연결되며, 게이트에 제공되는 전하전송 구동신호(TG)에 의해 제어된다.

상기 리세트부(140)는 상기 전하 검출부(130)를 주기적으로 리세트켜 준다. 상기 리세트부(140)는 NMOS 트랜지스터(M2)를 포함할 수 있다. 상기 NMOS 트랜지스터(M2)는 소오스가 상기 전하검출부(130)의 상기 플로팅 확산영역(FD)에 연결되며, 상기 드레인에 전원전압(Vdd)이 인가된다. 상기 NMOS 트랜지스터(M2)는 게이트에 제공되는 리세트신호(RG)에 의해 구동된다.

상기 증폭부(150)는 외부에 배치되는 정전류원(도면상에는 도시되지 않음)과 조합하여 소스 팔로워 버퍼증폭기(source follower buffer amplifier)의 역할을 한다. 상기 증폭부(150)는 NMOS 트랜지스터(M3)를 포함할 수 있다. 상기 NMOS 트랜지스터(M3)는 드레인에 상기 전원전압(Vdd)이 제공되며, 상기 소오스가 상기 선택부(160)의 MOS 트랜지스터(M4)에 연결된다. 상기 NMOS 트랜지스터(M3)는 게이트에 상기 전하검출부(130)의 상기 플로팅 확산영역(FD)이 연결되어, 상기 전하검출 부(130)의 상기 전압신호를 증폭하여 출력한다.

상기 선택부(160)는 화소배열부(미도시)에 배열된 다수의 단위화소(100)중 행단위로 읽어낼 단위화소를 선택한다. 상기 선택부(160)는 NMOS 트랜지스터(M4)를 포함할 수 있다. 상기 NMOS 트랜지스터(M4)는 소오스가 상기 출력라인(OUT)에 연결되며, 드레인이 상기 증폭부(150)의 상기 NMOS 트랜지스터(M3)의 소오스에 연결된다. 상기 NMOS 트랜지스터(M4)는 게이트에 인가되는 화소선택신호(SEL)에 응답하여 구동된다.

도 3은 도 2의 상기 증폭부(150)를 구성하는 NMOS 트랜지스터(M3)의 평면도이다. 도 4a는 도 3의 IVA-IVA 에 따른 NMOS 트랜지스터(M3)의 단면도이고, 도 4b는 도 3의 IVB-IVB에 따른 NMOS 트랜지스터(M3)의 단면도이다. 도 3, 도 4a 및 도 4b를 참조하면, 반도체 기판(200)상에 에피택셜층(210)이 형성된다. 상기 에피택셜층(210)은 n형 또는 p형 도전형을 가질 수 있다. 상기 에피택셜층(210)내에 p형 웰(220)을 형성한다. 상기 반도체 기판(200)상에 상기 에피택셜층(210)을 형성하지 않고 상기 반도체 기판(200)내에 p형 웰(220)을 형성할 수도 있다.

상기 p형 웰(220)내에 액티브 영역(245)을 둘러싸도록 형성되어, 상기 액티브 영역(245)을 한정하는 p+형 불순물 영역(240)이 형성된다. 상기 액티브 영역(245)내에 서로 이격되어 n+형 소오스 및 드레인 영역(290, 295)이 형성되고, 상기 소오스 및 드레인 영역(290, 295) 사이의 채널영역(293)이 한정된다. 상기 채널영역(293)에 문턱전압 조절용 이온주입층(250)이 형성된다. 상기 이온주입층(250)은 상기 소오스 및 드레인 영역(290, 295)과는 동일 도전형을 가지며, 상기 p형 웰(220)과는 반대 도전형을 갖는다.

상기 채널영역(293) 상부의 상기 반도체 기판(200)상에, 상기 액티브 영역(245)와 교차하는 방향으로 연장되는 게이트(280)가 형성된다. 상기 게이트(280)와 상기 p+형 불순물 영역(240)사이에 전극 배선층(260)이 형성된다. 상기 전극 배선층(260)은 상기 채널영역(293)과는 오버랩되지 않고 상기 채널영역(293)에 접하는 p+형 불순물 영역(240)과만 오버랩되도록 형성된다. 따라서, 상기 전극 배선층(260)은 상기 게이트(280)와 상기 p+형 불순물 영역(240) 사이의 기생 캐패시터의 형성을 방지한다. 상기 기판(200)과 상기 게이트(280) 그리고 상기 기판(200)과 상기 전극 배선층(260)사이에는 제1게이트 절연막(230)이 형성되고, 상기 전극 배선층(260)을 감싸도록 상기 게이트(280)와 상기 전극 배선층(260)사이에 제2게이트 절연막(270)이 형성된다. 상기 게이트(280)의 표면상에는 캡핑층(275)이 형성된다.

상기 게이트(280)에는 상기 NMOS 트랜지스터(M3)를 구동하기 위한 게이트 전압(VG1)이 제공되고, 상기 전극 배선층(260)에는 정전압의 바이어스 전압(VG2)이 인가된다. 상기 바이어스 전압(VG2)은 0V의 접지전압 또는 네가티브 전압이다. 바람직하게, 상기 바이어스 전압(VG2)은 0V 내지 -VG1 일 수 있다. 상기 -VG1은 상기 게이트 전압(VG1)과는 극성이 반대인 동일레벨의 전압을 의미한다.

예를 들어, 상기 게이트(280)에 양의 게이트 전압(VG1)이 인가되면 상기 p+형 불순물 영역(240)과 상기 게이트(280)간에 기생 캐패시터가 형성되므로, 커플링효과에 따라 상기 게이트(280)에 인가되는 게이트 전압(VG1)이 변동된다. 이에 따라 노이즈가 발생되어 트랜지스터의 특성이 저하된다. 그러나, 상기 게이트(280)와 상기 p+형 불순물 영역(240)사이에 상기 전극 배선층(260)이 배열되고, 상기 전극 배선층(260)에 게이트 전압(VG1)과 반대극성의 전압(VG2)을 인가하게 되면, 상기 p+형 불순물 영역(240)은 더욱 더 강한 p형의 도전형을 띠게 된다. 이에 따라 커플링효과를 차단할 수 있게 되어 노이즈의 발생을 방지하게 된다.

도 5a 내지 도 5i는 본 발명의 실시예에 따른 NMOS 트랜지스터의 제조방법을 설명하기 위한 단면도로서, 도 3의 IVB-IVB 선에 따른 단면도를 도시한 것이다. 도 5a를 참조하면, 반도체 기판(200)상에 에피택셜공정을 통해 n형 또는 p형 에피택셜층(210)을 형성한다. 상기 에피택셜층(210)상에 p형 불순물(221)을 이온주입하여 p형 웰(220)을 형성한다.

도 5b를 참조하면, 상기 반도체 기판(200)상에 게이트 절연막(230)을 형성한다. 상기 게이트 절연막(230)은 산화공정을 통해 형성된 산화막을 포함할 수 있다. 액티브 영역이 될 부분에 대응하는 상기 게이트 절연막(230)상에 제1감광막 패턴(231)을 형성한다. 상기 감광막 패턴(231)을 마스크로 하여 상기 p형 웰(220)로 p+형 고농도 불순물(223)을 이온주입하여 p+형 불순물 영역(240)을 형성한다. 상기 p+형 불순물 영역(240)에 의해 액티브 영역(245)이 한정된다.

도 5c를 참조하면, 상기 제1감광막 패턴(231)을 제거한 다음, 상기 액티브 영역(245)을 노출시키는 제2감광막 패턴(233)을 상기 게이트 절연막(230)상에 형성한다. 상기 제2감광막 패턴(233)을 마스크로 하여 상기 액티브 영역(245)으로 문턱전압 조절용 불순물(225)을 이온주입하여 이온주입층(250)을 형성한다. 상기 이온주입층(250)은 n형 도전형을 갖는다.

도 5d를 참조하면, 상기 제2감광막 패턴(233)을 제거한 다음, 상기 제1게이트 절연막(230)상에 제1폴리실리콘막(261)을 형성하고, 그위에 제1절연막(265)을 형성한다. 상기 제1절연막(265)은 산화공정에 의해 형성된 산화막을 포함할 수 있다. 도 5e를 참조하면, 상기 p+형 불순물 영역(240)에 대응하는 상기 제1절연막(265)상에 제3감광막 패턴(235)을 형성한다. 상기 제3감광막 패턴(235)을 마스크로 하여 상기 제1절연막(265)과 제1폴리실리콘막(261)을 패터닝하여 전극 배선층(260)을 형성한다. 상기 전극 배선층(260)상에 제1절연막 패턴(266)이 형성된다.

도 5f를 참조하면, 상기 제3감광막 패턴(235)을 제거한 다음 상기 제1절연막 패턴(265)을 제거한다. 상기 전극 배선층(260)의 표면상에 제2게이트 절연막(270)을 형성한다. 상기 제2게이트 절연막(270)은 산화공정에 의해 형성된 산화막을 포함할 수 있다. 도 5g를 참조하면, 상기 제1게이트 절연막(230)과 상기 제2게이트 절연막(270)상에 제2폴리실리콘막(281)을 형성하고, 상기 제2폴리실리콘막(281)상에 제2절연막(286)을 형성한다. 상기 제2절연막(286)은 산화공정을 통해 형성된 산화막을 포함할 수도 있다.

도 5h를 참조하면, 상기 채널영역(293) 및 상기 전극 배선층(260)에 대응하는 상기 제2절연막(286)상에 제4감광막 패턴(237)을 형성한다. 상기 제4감광막 패턴(237)을 마스크로 하여 상기 제2절연막(285)과 제2폴리실리콘(281)을 패터닝하여 게이트(280)를 형성한다. 상기 게이트(280)상에 제2절연막 패턴(286)이 형성된다. 도 5i를 참조하면, 상기 제4감광막 패턴(237)을 제거한 다음 상기 제2절연막 패턴(286)을 제거한다. 상기 게이트(280)의 표면상에 캡핑층으로서 제3절연막(275)을 형성한다. 상기 제3절연막(275)은 산화공정에 의해 형성된 산화막을 포함할 수 있다.

이어서, 상기 게이트(280)를 마스크로 하여 상기 액티브 영역(245)으로 n+형 고농도 불순물을 이온주입하여 상기 게이트(280)의 양측에 소오스 영역(290) 및 드레인 영역(295)을 형성한다. 상기 소오스 영역(290) 및 상기 드레인 영역(295) 사이에 채널영역(293)이 형성된다. 상기 소오스 및 드레인 영역(290, 295)은 상기 제4감광막 패턴(237)을 제거하기 전에 형성할 수도 있다.

이후, 도면상에는 도시되지 않았으나, 상기 절연막(230, 270, 275)상에 층간 절연막을 형성한 다음 상기 층간 절연막과 상기 절연막(270, 275)을 식각하여 각각 상기 게이트(280)와 상기 전극 배선층(280)을 노출시키는 비아홀을 형성한다. 상기 비아홀에 콘택 플러그를 형성하고, 상기 층간 절연막상에 상기 게이트(280)와 상기 전극 배선층(260)에 각각 연결되는 메탈 배선들을 형성한다.

이상에서 자세히 설명한 바와 같이, 본 발명의 실시예에 따르면, 액티브 영역을 p+형 불순물 영역으로 소자분리시켜 줌으로써 종래의 기판과 산화막간의 댕글링 본딩이 끊어짐에 따른 노이즈의 발생을 방지할 수 있다. 또한, 상기 p+형 불순물 영역과 게이트사이에 전극 배선층을 형성하고, 상기 전극 배선층에 소정의 바이어스 전압을 인가하여 줌으로써 게이트와 상기 p+형 불순물사이의 캐패시턴스 커플링을 방지할 수 있다. 따라서, 소자의 특성을 향상시켜 줄 수 있다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims

반도체 기판;

상기 반도체 기판에 형성된 제1도전형의 웰;

상기 웰내에 액티브 영역을 둘러싸도록 형성된, 제1도전형의 제1고농도 불순물 영역;

상기 액티브 영역내에 채널영역을 두고 서로 이격된 제2도전형의 제2 및 제3고농도 불순물 영역;

상기 액티브 영역과 교차하도록 상기 채널영역상부의 상기 기판상에 형성되되, 상기 제1고농도 불순물 영역과 적어도 일부분 오버랩되도록 형성되며, 제1전압이 제공되는 게이트;

상기 제1고농도 불순물 영역중 상기 채널영역에 접하는 부분과 오버랩되도록 상기 기판과 상기 게이트사이에 형성되며, 제2전압이 제공되는 전극 배선층; 및

상기 기판과 상기 전극 배선층, 상기 기판과 상기 게이트사이 그리고 상기 전극 배선층과 상기 게이트사이에 형성되되, 상기 전극 배선층을 감싸도록 형성된 절연막을 포함하는 트랜지스터.
제1항에 있어서, 상기 전극 배선층에는 정전압의 제2전압이 제공되는 것을 특징으로 하는 트랜지스터.
제2항에 있어서, 상기 제2전압은 0V 또는 네가티브 전압인 것을 특징으로 하는 트랜지스터.
제3항에 있어서, 상기 제2전압은 0V 내지 상기 제1전압과 극성이 반대인 전압사이의 값을 갖는 것을 특징으로 하는 트랜지스터.
제1항에 있어서, 상기 절연막은 산화공정을 통해 형성된 산화막을 포함하는 것을 특징으로 하는 트랜지스터.
제1항에 있어서, 상기 기판상에 형성된 에피택셜층을 더 포함하며, 상기 웰이 상기 에피택셜층에 형성되는 것을 특징으로 하는 트랜지스터.
제1항에 있어서, 상기 채널영역의 상기 기판의 표면에 형성된 문턱전압 조절용 이온주입층을 더 포함하는 것을 특징으로 하는 트랜지스터.
제1항에 있어서, 상기 게이트를 감싸도록 상기 게이트의 표면상에 형성된 캡핑층을 더 포함하는 것을 특징으로 하는 트랜지스터.
제8항에 있어서, 상기 캡핑층은 산화공정에 의해 형성된 산화막을 포함하는 것을 특징으로 하는 트랜지스터.
입사되는 광을 전기적 신호로 변환하는 광전 변환부;

상기 광전 변환부에 축적된 전하를 전송하기 위한 전하 전송부;

상기 전하 전송부를 통해 전송된 축적된 전하를 전압신호로 변환하는 전하 검출부;

상기 전하 검출부의 상기 전압신호를 증폭하는 증폭부; 및

상기 전하검출부를 리세트시켜 주기 위한 리세트부를 포함하되,

상기 증폭부는 모스 트랜지스터를 포함하며,

상기 모스 트랜지스터는 반도체 기판;

상기 반도체 기판에 형성된 제1도전형의 웰;

상기 웰내에 액티브 영역을 둘러싸도록 형성된, 제1도전형의 제1고농도 불순물 영역;

상기 액티브 영역내에 채널영역을 두고 서로 이격된 제2도전형의 제2 및 제3고농도 불순물 영역;

상기 액티브 영역과 교차하도록 상기 채널영역상부의 상기 기판상에 형성되되, 상기 제1고농도 불순물 영역과 적어도 일부분 오버랩되도록 형성되며, 제1전압이 제공되는 게이트;

상기 제1고농도 불순물 영역중 상기 채널영역에 접하는 부분과 오버랩되도록 상기 기판과 상기 게이트사이에 형성되며, 제2전압이 제공되는 전극 배선층; 및

상기 기판과 상기 전극 배선층, 상기 기판과 상기 게이트사이 그리고 상기 전극 배선층과 상기 게이트사이에 형성되되, 상기 전극 배선층을 감싸도록 형성된 절연막을 포함하는 이미지 센서.
제10항에 있어서, 상기 전극 배선층에는 정전압의 제2전압이 제공되는 것을 특징으로 하는 이미지 센서.
제11항에 있어서, 상기 제2전압은 0V 또는 네가티브 전압인 것을 특징으로 하는 이미지 센서.
제12항에 있어서, 상기 제2전압은 0V 내지 상기 제1전압과 극성이 반대인 전압사이의 값을 갖는 것을 특징으로 하는 이미지 센서.
반도체 기판에 제1도전형의 웰을 형성하는 단계;

상기 웰내에 액티브 영역을 한정하는 제1도전형의 제1고농도 불순물 영역을 형성하는 단계;

상기 기판상에 제1게이트 절연막을 형성하는 단계;

상기 액티브 영역의 채널영역에 접하는 상기 제1고농도 불순물 영역상부의 상기 제1게이트 절연막상에 전극 배선층을 형성하는 단계;

상기 액티브 영역과 교차하는 게이트를 상기 채널영역 상부의 상기 제1게이트 절연막상에 형성하되, 상기 전극 배선층과 적어도 일부분 오버랩되도록 형성하는 단계; 및

상기 게이트를 마스크로 하여 상기 채널영역 양측의 상기 액티브 영역에 제2도전형의 제2 및 제3고농도 불순물 영역을 형성하는 단계를 포함하는 트랜지스터의 제조방법
제14항에 있어서, 상기 제1고농도 불순물 영역 형성단계 및 상기 전극 배선층 형성단계 사이에 상기 채널영역에 문턱전압 조절용 이온주입층을 형성하는 단계를 더 포함하는 것을 특징으로 트랜지스터의 제조방법.
제14항에 있어서, 상기 웰을 형성하는 단계는

상기 기판상에 에피택셜층을 형성하고, 상기 에피택셕층으로 제1도전형의 불순물을 이온주입하여 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
제14항에 있어서, 상기 전극 배선층을 형성하는 단계는

상기 게이트 절연막상에 제1폴리실리콘막을 증착하고;

산화공정을 통해 상기 제1폴리실리콘막상에 제1산화막을 형성하며;

상기 제1폴리실리콘막과 상기 제1산화막을 패터닝하여 상기 전극 배선층과 제1산화막 패턴을 형성하고; 및

상기 제1산화막 패턴을 제거하는 것을 포함하는 트랜지스터의 제조방법.
제17항에 있어서, 상기 제1산화막 패턴을 제거한 다음 산화공정을 통해 상기 전극 배선층의 표면상에 제2게이트 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
제18항에 있어서, 상기 게이트를 형성하는 단계는

상기 제1게이트 절연막과 상기 제2게이트 절연막상에 제2폴리실리콘막을 형성하며;

산화공정을 통해 상기 제2폴리실리콘막상에 제2산화막을 형성하며;

상기 제2폴리실리콘막과 상기 제2산화막을 패터닝하여 상기 게이트 및 제2산화막 패턴을 형성하고; 및

상기 제2산화막 패턴을 제거하는 것을 특징으로 하는 트랜지스터의 제조방법.
제19항에 있어서, 상기 제2산화막 패턴을 제거한 다음, 산화공정을 통해 상기 게이트의 표면에 캡핑용 산화막을 형성하는 것을 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.