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KR100810864B1 - 프리차지 방식의 레벨 시프트 회로 및 그의 구동방법 - Google Patents

프리차지 방식의 레벨 시프트 회로 및 그의 구동방법 Download PDF

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KR100810864B1
KR100810864B1 KR1020060073031A KR20060073031A KR100810864B1 KR 100810864 B1 KR100810864 B1 KR 100810864B1 KR 1020060073031 A KR1020060073031 A KR 1020060073031A KR 20060073031 A KR20060073031 A KR 20060073031A KR 100810864 B1 KR100810864 B1 KR 100810864B1
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KR
South Korea
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signal pre
node lsp
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김창운
김태경
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리디스 테크놀로지 인코포레이티드
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Abstract

래치(latch)형 레벨 시프트 회로에서 래치에 의한 여러 가지 문제점 즉, 면적 증가, 동작 전류 발생 및 스위칭 시간 지연을 데이터 홀드 패스(path), 데이터 홀드 블로킹 패스 및 입력 제어신호의 지연(delay)으로 극복하는 새로운 구성의 프리차지 방식의 레벨 시프트 회로에 대하여 개시한다. 본 발명의 레벨 시프트 회로는 노드 LSP의 전압을 입력받아 컬럼 드라이버로 전압을 출력하는 컬럼 드라이버 제어부와 상기 노드 LSP와 전압(Vdc) 사이에 연결되고, 제 1 제어신호(PRE_HB)에 응답하여 프리차지 구간 동안 상기 노드 LSP를 프리차지 하는 LSP 프리차지부와 상기 전압(Vdc)과 상기 노드 LSP 사이에 연결되고 제 2 제어신호(PRE_H)와 상기 컬럼 드라이버 제어부의 출력신호의 레벨상태에 따라 상기 노드 LSP로 상기 전압(Vdc)을 전달하거나 차단하는 디스플레이 온 데이터 홀드부 및 상기 노드 LSP와 기준 전압(Vss) 사이에 구성되며, 데이터 입력신호(DATA_B)와 제 3 제어신호(PRE_L)의 레벨상태에 따라 상기 노드 LSP의 디스차지를 결정하는 LSP 디스차지부를 포함한다.

Description

프리차지 방식의 레벨 시프트 회로 및 그의 구동방법{Precharge Type Level Shift Circuit and Driving Method the same}
도 1은 종래의 레벨 시프트 회로의 구성을 나타낸 회로도이다.
도 2는 본 발명의 실시예에 따른 레벨 시프트 회로의 구성을 나타낸 회로도이다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 레벨 시프트 회로를 구동시키기 위한 타이밍도이다.
도 4는 본 발명의 실시예에 따른 레벨 시프트 회로를 고전압 스위치 동작에 적용한 회로도이다.
*도면의 주요부호에 대한 설명*
10: 패널 20: 컬럼 드라이버
31: 컬럼 드라이버 제어부 또는 고전압 스위치 제어부
33: 디스플레이 온 데이터 홀드부
35: LSP 프리차지부 37: LSP 디스차지부
본 발명은 레벨 시프트(level shift) 회로에 관한 것으로서, 구체적으로는 종래의 래치(latch)형 레벨 시프트 회로에서의 래치(latch)에 의한 여러 문제점 즉, 면적 증가, 동작 전류 발생 및 스위칭 시간 지연을 데이터 홀드 패스(path), 데이터 홀드 블로킹 패스 및 입력 제어신호의 지연(delay)으로 극복하는 새로운 구성의 프리차지 방식의 레벨 시프트 회로에 관한 것이다.
전자기기는 임의의 전압을 공급받아 이를 각 회로가 동작할 수 있는 구동전압으로 바꾸어 동작한다. 전자기기에는 수많은 반도체 칩(chip)들이 배치되어 이들의 논리 연산을 통해 동작하고자 하는 회로를 동작시키는데, 그 중 칩(chip) 내에서 낮은 전압(Low Voltage, 2.8V)의 전원을 공급받아서 동작하는 구성들(SRAM 또는 Logic)의 출력 전위 레벨은 낮은 전압 레벨(0V~2.8V)로 스윙(swing)을 한다.
이런 낮은 전압 레벨의 출력 전압으로 높은 전압(High Voltage)으로 동작하는 드라이버(driver)를 구동할 수가 없으므로 낮은 전압을 입력으로 받아 출력으로 고전압을 내보내어 고전압 소자를 구동시키는 레벨 시프트 회로가 필요하다.
도 1은 종래의 레벨 시프트 회로의 구성을 나타낸 회로도이다.
도 1을 참조하면, 종래의 레벨 시프트 회로는 3개의 인버터(I1, I2, I3)와 6개의 트랜지스터(N0, N1, P0, P1, P2, P3)로 구성되어 입력신호의 낮은 레벨을 높은 레벨로 시프트 시켜 출력시킨다.
종래의 레벨 시프트 회로의 동작을 살펴보면, 인버터(I1)의 입력 레벨이 로우 레벨(0V)에서 하이 레벨(2.8V)로 올라감에 따라 트랜지스터(N0)는 오프(off)되고, 트랜지스터(N1)는 온(on)된다. 또한, 트랜지스터(P0)는 온(on)되고, 트랜지스터(P1)는 인버터(I2)의 출력에 의해 오프(off) 쪽으로 가려고 한다.
이때, 노드 R의 전위는 트랜지스터(N1)의 온(on)에 의해서 접지로 가려고 하지만, 노드 L의 이전 전위가 로우(low)이므로 트랜지스터(P3)가 온(on) 상태이기 때문에 입력 레벨이 로우 레벨(0V)에서 하이 레벨(2.8V)로 올라가는 스위칭(S/W) 초기에는 노드 R에 전하(charge)를 공급하여 노드 R이 접지가 되는 것을 방해한다. 노드 R의 이러한 전하(charge) 공급은 스위칭 초기 레벨 시프트 동작 시 전류 소모를 의미할 뿐만 아니라 스위칭 시간 지연을 의미한다.
같은 메커니즘으로 이와 같은 동작은 노드 L에서도 마찬가지로 일어나므로, 트랜지스터(N0)와 트랜지스터(N1)의 크기가 커야만 노드 R은 접지, 노드 L은 Vdc 레벨로 만들 수 있다. 이러한 래치 타입의 레벨 시프트 회로는 큰 폭(width)의 트랜지스터(N0, N1)가 필요함을 의미한다.
이와 같은 종래의 레벨 시프트 회로의 문제점을 정리하면 다음과 같다.
첫째, 종래의 레벨 시프트 회로의 동작 초반에 생기는 스위칭 시간 지연과 전류 소모를 극복하기 위해서는 트랜지스터의 사이즈를 크게 해야 하는데, 이는 상기 트랜지스터를 사용하는데 레벨 시프트 회로의 면적 증가를 의미한다. 레벨 시프트 회로가 다수 사용되는 칩에서는 레벨 시프트 회로의 면적이 증가하는 것은 칩 사이즈가 증가한다는 단점이 된다. 특히, 드라이버 IC의 경우에는 레벨 시프트 회 로가 픽셀 수만큼 또는 그 몇 배 수만큼 필요하여 많은 부분을 차지하므로 즉, 레벨 시프트 회로의 면적 증가는 칩 사이즈 증가에 결정적인 영향을 미치는 것이다.
둘째, 종래의 래치형에서 발생하는 스위칭이 지연되는 동안 Vss 전압으로 흐른 흐르는 전류가 크므로, 이는 전력 소모의 증가를 의미한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 종래의 래치형 레벨 시프트 회로의 문제점 즉, 면적 증가, 동작 전류 발생 및 스위칭 시간 지연을 데이터 홀드 패스, 데이터 홀드 블로킹 패스 및 입력 제어 신호의 지연으로 극복하는 새로운 구조의 프리차지 방식의 레벨 시프트 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 레벨 시프트 회로는 노드 LSP의 전압을 입력받아 컬럼 드라이버로 전압을 출력하는 컬럼 드라이버 제어부; 상기 노드 LSP와 전압(Vdc) 사이에 연결되고, 제 1 제어신호(PRE_HB)에 응답하여 프리차지 구간 동안 상기 노드 LSP를 프리차지 하는 LSP 프리차지부; 상기 전압(Vdc)과 상기 노드 LSP 사이에 연결되고 제 2 제어신호(PRE_H)와 상기 컬럼 드라이버 제어부의 출력신호의 레벨상태에 따라 상기 노드 LSP로 상기 전압(Vdc)을 전달하거나 차단하는 디스플레이 온 데이터 홀드부; 및 상기 노드 LSP와 기준 전압(Vss) 사이에 구성되며, 데이터 입력신호(DATA_B)와 제 3 제어신호(PRE_L)의 레벨상태에 따라 상기 노드 LSP의 디스차지를 결정하는 LSP 디스차지부를 포함한다.
또한, 상기 목적은 노드 LSP의 전압을 입력받아 고전압 스위치로 전압을 출력하는 고전압 스위치 제어부; 상기 노드 LSP와 전압(Vdc) 사이에 연결되고, 제 1 제어신호(PRE_HB)에 응답하여 프리차지 구간 동안 상기 노드 LSP를 프리차지 하는 LSP 프리차지부; 상기 전압(Vdc)과 상기 노드 LSP 사이에 연결되고 제 2 제어신호(PRE_H)와 상기 고전압 스위치 제어부의 출력신호의 레벨상태에 따라 상기 노드 LSP로 상기 전압(Vdc)을 전달하거나 차단하는 디스플레이 온 데이터 홀드부; 및 상기 노드 LSP와 기준 전압(Vss) 사이에 구성되며, 데이터 입력신호(DATA_B)와 제 3 제어신호(PRE_L)의 레벨상태에 따라 상기 노드 LSP의 디스차지를 결정하는 LSP 디스차지부를 포함하는 것을 특징으로 하는 레벨 시프트 회로에 의해서도 달성될 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 레벨 시프트 회로의 구동방법은 제 1 제어신호(PRE_B)는 로우(low) 상태, 제 1 제어신호(PRE_H)는 하이(high) 상태, 제 3 제어신호(PRE_L)은 하이(high) 상태로 상기 레벨 시프트 회로에 인가되는 노드 LSP 프리차지 동작 단계 및 상기 제 1 제어신호(PRE_HB)는 하이 상태, 상기 제 3 제어신호(PRE_L)은 로우 상태이며, 제 2 제어신호(PRE_H)는 하이 상태로 상기 레벨 시프트 회로에 인가되는 지연 동작 단계를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 레벨 시프트 회로의 구성을 나타낸 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 레벨 시프트 회로는 컬럼 드라이브(20)의 동작을 제어하는 컬럼 드라이버 제어부(31), 상기 컬럼 드라이버 제어부(31)와 연결되어 일정 시간 동안 노드 LSP을 일정 전압으로 유지하는 디스플레이 온 데이터 홀드부(33), 상기 컬럼 드라이버 제어부(31)와 상기 디스플레이 온 데이터 홀드부(33)가 연결되는 노드 LSP에 프리차지(precharge) 전압을 인가하는 LSP 프리차지부(35) 및 상기 노드 LSP의 전압을 디스차지(discharge)하는 LSP 디스차지부(35)로 구성된다.
컬럼 드라이버 제어부(31)는 패널(10)을 구동하는 컬럼 드라이버(20)를 제어하는 것으로서, 노드 LSP와 컬럼 드라이버(20) 사이에 2개의 인버터(I11, I12)가 직렬로 연결된 구성을 하며, 노드 LSP로부터 로우 또는 하이 전압을 입력받아 드라이버 스위치를 온/오프 시켜 선택된 픽셀이 발광 또는 비 발광 상태로 되는 것을 제어한다.
디스플레이 온 데이터 홀드부(33)는 전압(Vdc)과 노드 LSP 사이에 2개의 트랜지스터(P12, P13)가 직렬로 연결된다. 즉, 트랜지스터(P13)는 소스 단자가 전압(Vdc)에 연결되고, 게이트 단자로 인가되는 제어신호(PRE_H)에 응답하여 온/오프 동작을 수행한다. 또한, 트랜지스터(P12)의 소스 단자는 상기 트랜지스터(P13)의 드레인 단자에 연결되고, 트랜지스터(P12)의 드레인 단자는 노드 LSP에 연결되며 트랜지스터(P12)의 게이트 단자는 상기 컬럼 드라이버 제어부(31)의 인버터(I1)의 출력단과 연결되어 온/오프 동작을 수행한다. 여기서, 트랜지스터(P12)와 트랜지스터(P13)는 P타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 이루어진다.
이와 같은 구성의 디스플레이 온 데이터 홀드부(33)는 디스플레이 노드 LSP에서 발생하는 접합 누설 전류를 보강하여 노드 LSP를 하이 상태로 안정적으로 유지하는 역할을 한다. 즉, 제어신호(PRE_H)가 로우(low)이어서 트랜지스터(P13)은 온(on)이고, 인버터(I11)의 출력신호(DRH) 역시 로우(low)이므로 트랜지스터(P12) 또한 온(on)이므로 전압(Vdc)으로부터 노드 LSP로 전류를 보강하여 노드 LSP를 하이 상태로 안정적으로 유지시키는 역할을 한다.
LSP 프리차지부(35)는 소스 단자가 전압(Vdc)에 연결되고, 드레인 단자가 상기 노드 LSP에 연결되며, 게이트 단자로 입력되는 제어신호(PRE_HB)의 레벨 상태에 따라 온/오프 동작을 수행하는 트랜지스터(P14)로 이루어진다. 여기서, 여기서, 트랜지스터(P14)는 P타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 이루어진다. 이와 같은 구성의 LSP 프리차지부(35)는 프리차지 구간 동안(도 3의 PRE_HB가 로우인 구간)에 노드 LSP를 프리차지 하는 역할을 한다.
노드 LSP 전압이 컬럼 드라이버 제어부(31)의 입력으로 입력되며, 이 노드 LSP 전압의 프리차지 상태(15V) 또는 디스차지 상태(0V)가 데이터 입력(DATA_B, low=0V, high=2.8V)에 따라 컬럼 드라이버(20)를 온/오프 할지를 결정한다. 다시 설명하면, 낮은 전압으로 스윙(0V~2.8V)하는 데이터 입력(DATA_B)의 전압이 높은 전압인 노드 LSP(0V~15V)로 변환되는 것이다.
LSP 디스차지부(37)는 드레인 단자가 노드 LSP에 연결되고, 소스 단자가 전압(Vss) 사이에 연결된 트랜지스터(N11)와 데이터 입력신호(DATA_B)와 제어신호(PRE_L)의 논리연산에 따라 출력되는 신호를 상기 트랜지스터(N11)의 게이트 단자에 입력하여 상기 트랜지스터(N11)의 온/오프 동작을 제어하는 NOR 게이트로 구성되며, 프리차지 구간 동안 하이 상태(15V)인 노드 LSP를 프리차지 종료 시점에 데이터 입력신호(DATA_B)에 따라 디스차지 여부를 결정한다. 여기서, 트랜지스터(N11)는 N타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 이루어진다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 레벨 시프트 회로를 동작시키기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, 프리차지 구간동안, LSP 프리차지부(35)로 입력되는 제어신호(PRE_HB)가 로우 레벨로 되고, 디스플레이 온 데이터 홀드부(31)로 입력되는 제어신호(PRE_H)가 하이 레벨이 되어 노드 LSP가 프리차지된다.
프리차지 구간 동안, LSP 디스차지부(37)로 데이터 입력신호(DATA_B)가 입력되는데, 제어신호(PRE_L)의 신호가 하이 레벨이므로, NOR 게이트는 로우 레벨의 출력을 가지고, 따라서 트랜지스터(N11)을 오프시켜 디스차지(discharge) 되지 않는다. 만약, 제어신호(PRE_L)가 프리차지 구간 동안 하이 레벨로 유지되지 않고 데이터 입력신호(DATA_B)가 로우(low)라면 트랜지스터(N11)과 트랜지스터(P14)가 동시에 온(on) 되어 외부 전원(Vdc)으로부터 접지(Vss)까지 전류 패스가 형성되어 큰 전류가 흐르게 되는 문제점이 있다. 따라서, 본 발명에서는 프리차지 구간 동안 제어신호(PRE_L)을 하이(high)로 유지하여 트랜지스터(N11)를 오프(off) 시켜서 전류 패스(path)를 차단한다.
다음으로, 지연구간(PRE_H DELAY 구간)에서, 제어신호(PRE_HB)가 하이 레벨이고 제어신호(PRE_H)가 하이 레벨이며, 제어신호(PRE_L)가 로우 레벨이다. 즉, 지연구간 시작시점(a)에서는 LSP 프리차지부(35)로 입력되는 제어신호(PRE_HB)와 LSP 디스차지부(37)로 입력되는 제어신호(PRE_L)가 서로 동기 되지만, 지연구간 종료시점(b)까지는 디스플레이 온 데이터 홀드부(33)로 입력되는 제어신호(PRE_H)는 하이 상태를 유지한다.
이 지연 시간(PRE_H DELAY 구간)은 본 발명의 중요한 특징으로서 그 효과를 설명하면 다음과 같다. 데이터 입력신호(DATA_B)는 프리차지 구간 내에 입력되는데, 데이터 입력신호(DATA_B)가 하이(high) 상태일 때 트랜지스터(N11)는 오프이므로 프리차지 종료시점 이후에 노드 LSP는 프리차지 상태를 그대로 유지해야 하지만, 노드 LSP 접합에서의 누설전류 때문에 프리차지 상태의 전압이 시간이 흐름에 따라 저하되는 문제점이 있고, 이 누설 전류를 보충하여 프리차지 전압을 초기 상태로 유지하기 위하여 path 1(트랜지스터(P12,P13) 온)에 의한 전류가 공급된다. 만약, path 1이 없다고 가정하면 누설 전류에 의한 노드 LSP의 원하지 않는 디스차지에 의한 전압 강하를 보상하기 위해서 노드 LSP에 큰 용량의 커패시터를 필수불가결하게 형성하여야 하고 이러한 커패시터의 존재는 레이아웃 면적을 증가시키고 공정을 복잡하게 한다. 이러한, 문제점을 도 2의 path 1의 존재에 의해서 쉽게 개 선될 수 있고 이것이 본 발명의 효과이자 이점인 것이다.
한편, 데이터 입력신호(DATA_B)는 프리차지 구간 내에 입력되는데 데이터 입력신호(DATA_B)가 로우(low) 일때, 프리차지 종료 시점 이후에는 제어신호(PRE_L)가 로우(low)가 되어 NOR 게이터의 출력은 하이(high)가 되어 트랜지스터(N11)를 턴온시켜 노드 LSP를 디스차징 한다. 이때, 트랜지스터(N11)는 높은 전압에 대한 내성이 있는 고전압 트랜지스터이므로 게이트 산화층(gate oxide)도 두껍고, 채널 길이도 길므로 얇은 게이트 산화층(gate oxide)과 Wkfqdms 채널길이를 갖는 저 전압 트랜지스터에 비해 전류 구동 능력이 작고, NOR 게이트 출력은 낮은 전압이므로 이 낮은 NOR 게이트 출력이 구동하는 디스차징 트랜지스터에 의한 디스차징 속도가 저하된다. 그러므로 15V로 차징되어 있는 LSP 노드가 디스차징 되는 데는 시간이 소요된다.
이때 도 3의 지연구간 (a)~(b) 사이의 제어신호(PRE_H)가 하이로 유지되는 지연구간이 없다면 트랜지스터(P13)은 온 되고 Path 2에 의해 이미 온되어 있는 트랜지스터(P12) 역시 온 되어 있으므로 Path 1이 열려서 노드 LSP에 전류를 공급해 주어 노드 LSP의 디스차지를 방해하는 문제가 있다. 그런데 본 발명의 실시예에서 제어신호(PRE_H)를 하이(high)인 상태로 지연하는 지연구간을 두어 트랜지스터(P13)을 오프시켜 Path 1을 차단하여 전류소모를 줄이고 작은 크기의 디스차징 트랜지스터로서도 디스차징 시간을 단축시키는 효과가 있다.
이를 극복하기 위해서는 트랜지스터(N11)의 폭(width)를 충분히 크게 하여야 하는데, 이는 면적 증가라는 문제점을 가지고 있다. 이를 극복하기 위한 본 발명의 실시예에 따르면, 프리차지 종료 시에 제어신호(PRE_H)를 일정시간 하이 레벨 상태로 유지시키는 지연시간을 두어 트랜지스터(P13)를 오프 상태로 만들어 노드 LSP의 전류 공급을 지연시간만큼 차단하여 노드 LSP가 디스차지될 때까지 전류를 공급을 차단하는 것이다. 이러한 차단 특징은 디스차지 동작에서 노드 LSP 로 전류 공급을 차잔하므로 디스차지를 빠르게 하여 트랜지스터(N11)의 크기를 감소시킬 수 있어 레벨 시프트 회로의 면적을 감소시키는 효과가 있을 뿐만 아니라 스위칭 시 전력 소모를 개선하는 효과가 있다.
위와 같이, 본 발명의 실시예에 따른 레벨 시프트 회로는 종래의 레벨 시프트 회로에서 사용되는 래치(latch)를 직접 반전시키는 방식을 사용하지 않고 프리차지 방식과 제어신호(PRE_H)의 지연 방식을 사용하여 종래의 래치형 레벨 시프트 회로의 문제점을 해결하는 효과가 있다.
도 4는 본 발명의 실시예에 따른 레벨 시프트 회로를 고전압 스위치 동작에 적용한 회로도이다.
도 2의 경우 프리차지형 레벨 시프트 회로를 드라이버 IC에 적용되는 것을 예를 들어 설명했지만 도 4는 일반적인 고전압 스위치를 구동하기 위하여 고전압 스위치(40)와 연결된 프리차지형 레벨 시프트 회로를 나타낸 도면이다.
패널을 구동하는 컬럼 드라이버 역시 고전압 스위치의 일종이므로 일반적인 고전압 스위치 동작에서 역시 프리차지형 레벨 시프트 회로가 적용될 수 있으며, 구성 및 동작과 효과는 상술한 도 2 내지 도 3의 설명과 동일하므로 자세한 설명을 생략한다.
이상 본 발명의 특정 실시예를 도시하고 설명하였으나, 본 발명의 기술사상은 첨부된 도면과 상기한 설명내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형이 가능함은 이 분야의 통상의 지식을 가진 자에게는 자명한 사실이다.
본 발명은 종래의 레벨 시프트 회로에 비해 트랜지스터의 개수가 대폭 감소되므로 동일 기술 대비 레벨 시프트 회로의 면적을 30% 수준으로 감소시키는 효과가 있다.
또한, 본 발명은 종래의 래치형 레벨 시프트 회로의 문제점인 스위칭 시간 지연을 제어신호 타이밍으로 극복하여 레벨 시프트 회로의 스위칭에 의한 전류를 감소시키는 효과가 있다.

Claims (12)

  1. 노드 LSP의 전압을 입력받아 컬럼 드라이버로 전압을 출력하는 컬럼 드라이버 제어부;
    상기 노드 LSP와 전압(Vdc) 사이에 연결되고, 제 1 제어신호(PRE_HB)에 응답하여 프리차지 구간 동안 상기 노드 LSP를 프리차지 하는 LSP 프리차지부;
    상기 전압(Vdc)과 상기 노드 LSP 사이에 연결되고 제 2 제어신호(PRE_H)와 상기 컬럼 드라이버 제어부의 출력신호의 레벨상태에 따라 상기 노드 LSP로 상기 전압(Vdc)을 전달하거나 차단하는 디스플레이 온 데이터 홀드부; 및
    상기 노드 LSP와 기준 전압(Vss) 사이에 구성되며, 데이터 입력신호(DATA_B)와 제 3 제어신호(PRE_L)의 레벨상태에 따라 상기 노드 LSP의 디스차지를 결정하는 LSP 디스차지부를 포함하는 것을 특징으로 하는 레벨 시프트 회로.
  2. 제 1 항에 있어서,
    상기 컬럼 드라이버 제어부는 2개의 인버터가 직렬 연결된 것을 특징으로 하는 레벨 시프트 회로.
  3. 제 2 항에 있어서,
    상기 LSP 프리차지부는,
    상기 전압(Vdc)에 소스 단자가 연결되고, 상기 노드LSP에 드레인 단자가 연결되며, 게이트 단자로 인가되는 상기 제 1 제어신호(PRE_HB)에 응답하여 프리차지 구간 동안 상기 노드 LSP를 프리차지 하는 제 1 트랜지스터로 이루어진 것을 특징으로 하는 레벨 시프트 회로.
  4. 제 3 항에 있어서,
    상기 디스플레이 온 데이터 홀드부는,
    상기 전압(Vdc)에 소스 단자가 연결되고, 게이트 단자로 인가되는 상기 제 2 제어신호(PRE_H)의 레벨상태에 따라 온/오프 동작하는 제 2 트랜지스터; 및
    상기 제 2 트랜지스터의 드레인 단자에 소스 단자가 연결되고 상기 노드 LSP 에 드레인 단자가 연결되며, 게이트 단자로 인가되는 상기 컬럼 드라이버 제어부의 출력신호(DRH)의 레벨상태에 따라 온/오프 동작하는 제 3 트랜지스터로 구성되는 것을 특징으로 하는 레벨 시프트 회로.
  5. 제 4 항에 있어서,
    상기 LSP 디스차지부는,
    상기 노드 LSP에 드레인 단자가 연결되고, 상기 기준전압(Vss)에 소스 단자가 연결되는 제 4 트랜지스터; 및
    상기 데이터 입력신호(DATA_B)와 상기 제 3 제어신호(PRE_L)를 입력받아 논리 연산하여 상기 제 4 트랜지스터의 게이트 단자로 출력하는 NOR 게이트로 구성되는 것을 특징으로 하는 레벨 시프트 회로.
  6. 제 5 항에 있어서,
    상기 LSP 디스차지부의 데이터 입력신호(DATA_B)가 하이(high) 상태일 때, 상기 노드 LSP의 종료시, 상기 디스플레이 온 데이터 홀드부의 제 2 트랜지스터 및 제 3 트랜지스터는 턴온되어 상기 노드 LSP로 상기 전압(Vdc)을 공급하는 것을 특징으로 하는 레벨 시프트 회로.
  7. 제 5 항에 있어서,
    상기 LSP 디스차지부의 데이터 입력신호(DATA_B)가 로우(low) 상태일 때, 상기 노드 LSP의 프리차지 종료시, 상기 디스플레이 온 데이터 홀드부의 제 2 트랜지스터는 일정 시간 동안 턴오프되어 상기 노드 LSP로의 전류 공급을 차단하는 것을 특징으로 하는 레벨 시프트 회로.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 내지 제 3 트랜지스터는 P타입 MOSFET이고, 상기 제 4 트랜지스터는 N타입 MOSFET인 것을 특징으로 하는 레벨 시프트 회로.
  9. 노드 LSP의 전압을 입력받아 고전압 스위치로 전압을 출력하는 고전압 스위치 제어부;
    상기 노드 LSP와 전압(Vdc) 사이에 연결되고, 제 1 제어신호(PRE_HB)에 응답하여 프리차지 구간 동안 상기 노드 LSP를 프리차지 하는 LSP 프리차지부;
    상기 전압(Vdc)과 상기 노드 LSP 사이에 연결되고 제 2 제어신호(PRE_H)와 상기 고전압 스위치 제어부의 출력신호의 레벨상태에 따라 상기 노드 LSP로 상기 전압(Vdc)을 전달하거나 차단하는 디스플레이 온 데이터 홀드부; 및
    상기 노드 LSP와 기준 전압(Vss) 사이에 구성되며, 데이터 입력신호(DATA_B)와 제 3 제어신호(PRE_L)의 레벨상태에 따라 상기 노드 LSP의 디스차지를 결정하는 LSP 디스차지부를 포함하는 것을 특징으로 하는 레벨 시프트 회로.
  10. 레벨 시프트 회로를 구동하는 방법에 있어서,
    상기 레벨 시프트 회로는,
    노드 LSP의 전압을 입력받아 컬럼 드라이버로 전압을 출력하는 컬럼 드라이버 제어부;
    상기 노드 LSP와 전압(Vdc) 사이에 연결되고, 제 1 제어신호(PRE_HB)에 응답하여 프리차지 구간 동안 상기 노드 LSP를 프리차지 하는 LSP 프리차지부;
    상기 전압(Vdc)과 상기 노드 LSP 사이에 연결되고 제 2 제어신호(PRE_H)와 상기 컬럼 드라이버 제어부의 출력신호의 레벨상태에 따라 상기 노드 LSP로 상기 전압(Vdc)을 전달하거나 차단하는 디스플레이 온 데이터 홀드부; 및
    상기 노드 LSP와 기준 전압(Vss) 사이에 구성되며, 데이터 입력신호(DATA_B)와 제 3 제어신호(PRE_L)의 레벨상태에 따라 상기 노드 LSP의 디스차지를 결정하는 LSP 디스차지부를 포함하며,
    상기 제 1 제어신호(PRE_HB)는 로우(low) 상태, 상기 제 2 제어신호(PRE_H)는 하이(high) 상태 및 상기 제 3 제어신호(PRE_L)는 하이(high) 상태로 상기 레벨 시프트 회로에 인가되는 노드 LSP 프리차지 동작 단계; 및
    상기 제 1 제어신호(PRE_HB)는 하이 상태, 상기 제 2 제어신호(PRE_H)는 하이 상태 및 상기 제 3 제어신호(PRE_L)은 로우 상태로 상기 레벨 시프트 회로에 인가되는 지연 동작 단계를 포함하는 레벨 시프트 회로를 구동하는 방법.
  11. 제 10 항에 있어서,
    상기 지연 동작 단계 후에,
    상기 제 1 제어신호(PRE_HB)는 하이 상태, 상기 제 3 제어신호(PRE_L)는 로우 상태, 데이터 입력신호(DATA_B)는 하이 또는 로우 상태로 상기 레벨 시프트 회로에 인가되는 디스플레이 온 동작 단계를 더 포함하는 것을 특징으로 하는 레벨 시프트 회로를 구동하는 방법.
  12. 레벨 시프트 회로를 구동하는 방법에 있어서,
    상기 레벨 시프트 회로는,
    노드 LSP의 전압을 입력받아 고전압 스위치로 전압을 출력하는 고전압 스위치 제어부;
    상기 노드 LSP와 전압(Vdc) 사이에 연결되고, 제 1 제어신호(PRE_HB)에 응답하여 프리차지 구간 동안 상기 노드 LSP를 프리차지 하는 LSP 프리차지부;
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    상기 노드 LSP와 기준 전압(Vss) 사이에 구성되며, 데이터 입력신호(DATA_B)와 제 3 제어신호(PRE_L)의 레벨상태에 따라 상기 노드 LSP의 디스차지를 결정하는 LSP 디스차지부를 포함하며,
    상기 제 1 제어신호(PRE_HB)는 로우(low) 상태, 상기 제 2 제어신호(PRE_H)는 하이(high) 상태 및 상기 제 3 제어신호(PRE_L)는 하이(high) 상태로 상기 레벨 시프트 회로에 인가되는 노드 LSP 프리차지 동작 단계;
    상기 제 1 제어신호(PRE_HB)는 하이 상태, 상기 제 2 제어신호(PRE_H)는 하이 상태 및 상기 제 3 제어신호(PRE_L)은 로우 상태로 상기 레벨 시프트 회로에 인가되는 지연 동작 단계; 및
    상기 제 1 제어신호(PRE_HB)는 하이 상태, 상기 제 3 제어신호(PRE_L)는 로우 상태, 데이터 입력신호(DATA_B)는 하이 또는 로우 상태로 상기 레벨 시프트 회로에 인가되는 고전압 스위치 동작 단계를 포함하는 레벨 시프트 회로를 구동하는 방법.
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