KR100810817B1 - 집적 회로 - Google Patents

Abstract

본 발명의 집적 회로는 주 클럭 신호를 수신하는 클럭 입력과, 하나이상의 보조 재구성 클럭 신호를 발생시키기 위한, 클럭 입력에 의해서 급전되는 클럭 재구성 디바이스와, 보조 클럭 신호에 의한 동기화하에서 애플리케이션 유틸리티 기능을 구성하기 위한, 클럭 재구성 디바이스에 의해서 공급되는 유틸리티 회로를 가진다. 특히, 상기 클럭 입력은 주 클럭 신호로부터 업스케일링된 주파수를 가지는 중간 클럭 신호를 발생시켜, 이를 클럭 재구성 디바이스에 공급하는 클럭 업스케일링 디바이스를 포함한다. 더욱이, 클럭 재구성 디바이스는 중간 클럭 신호에 의해서 구동되고, 보조 재구성 클럭 신호를 발생시키는 나중에 프로그램가능한 저전력 메모리를 가진다. 이들은 다수의 개별적이고 순차적으로 구동가능한 메모리 위치로부터 판독되는 파형 패턴이다.

Description

집적 회로{UPSCALED CLOCK FEEDS MEMORY TO MAKE PARALLEL WAVES}

본 발명은 청구항 1의 전제부에 기술된 집적 회로에 관한 것이다. 최근의 집적 회로, 특히 통신 애플리케이션에 이용하기 위한 집적 회로에는 각기 상이한 전용 고주파수에서 실시되는 다수의 상이한 클럭 도메인이 제공된다. 이것은 특히 전력을 절감하기 위하여 행해진다. 기초 조건으로서, 전체 디바이스에 대한 클럭 입력이 비교적 낮은 주파수 영역 내에 존재하여야 한다. 다양한 회로 클럭에 대한 요구는 설계 프로세스 동안에 종종 반복적으로 변경될 것이며, 이는 그러한 회로의 상업적인 도입에 상당한 지연을 야기할 것이다. 종전의 설계는 전력 소비 풀 피쳐 블록 솔루션(a power-consuming full-featured block solution)을 포함하는데, 이는 특히 이동 배터리 전원형 독립 애플리케이션(portable battery-powered standalone applications)에서는 사용자들에게 매력적이지 않다.

따라서, 본 발명의 목적은 다양한 애플리케이션 유틸리티 회로 기능부를 자신의 최적의 재구성된 클럭 신호(reconfigured clock signals)에서 구동할 수 있도록 하며, 설계 프로세스의 마지막 스테이지까지 이들 후자의 클럭 신호를 프로그램할 수 있도록 하며, 또한 저주파수 주 클럭 주파수 소스(a low-frequency primary clock frequency source)만을 요구하는 것이다. 따라서, 본 발명의 한 측면에 따라, 본 발명은 청구항 1의 특징부에 따른 특징을 가진다. 특히, 전력 소비가 5 내지 10 배만큼 감소될 수 있음을 알게 되었다.

본 발명의 다른 목적은 다양한 다른 듀티 싸이클에 대하여 규정된 파형 패턴 및/또는 비표준 파형을 갖는 재구성된 클럭 신호를 가능하도록 하는 것이다. 본 발명의 또 다른 목적은 시험가능성을 향상시키는 것인데, 이러한 향상은 실제로 클럭 발생 블록의 전체적인 감소된 기능성을 통해서 얻어질 수 있다.

추가적인 본 발명의 바람직한 측면들은 종속항에 기술되어 있다.

본 발명의 이러한 측면 및 장점들과 다른 측면 및 장점들은 이후에 바람직한 실시예를 참조하여, 특히 첨부된 도면을 참조하여 보다 상세히 기술될 것이다.

도 1은 종래 기술의 클럭 발생 유닛을 도시한 도면.

도 2는 본 발명에 따른 ROM 기반 실시예를 도시한 도면.

도 3은 도 2에 따른 회로에 의해서 발생된 다양한 파형을 도시한 도면.

도 4는 본 발명에 따른 혼합된 접근 방식의 실시예를 도시한 도면.

도 5는 본 발명에 따른 RAM 기반 실시예를 도시한 도면.

도 1은 종래 기술의 클럭 발생 유닛을 도시한다. 클럭 발생 칩(20)은 코딩(coding), 리샘플링(resampling) 및 요구되는 다양한 집적 회로 클럭의 멀티플렉싱(multiplexing)의 표준 셀 접근 방식을 가진다. 단자(40) 상의 제어 신호 ctrl은 사용자가 다양한 상이한 클럭 주파수들 사이에서 선택하는 것을 가능하게 할 것이다. 블록 설계자는 필요하다면 설계 프로세스의 비교적 늦은 때까지 다른 주파수로의 이러한 스위칭을 위하여 통상적으로 이러한 영역을 매우 유연하게 유지할 것이다. 이러한 접근 방식은 단자(38) 상의 입력 클럭 주파수가 높아야 하므로 고전력 소비 솔루션을 야기할 것이다. 더욱이, 코딩 시간은 증가되고, 통상적으로 추가적인 샘플링 스테이지를 요구할 것이다. 동작 시에, 입력 클럭은 계수기(24)를 구동하여, 블록(22) 내에 패턴 발생을 적절히 공급하며, 먼저 코더(26) 내의 다양한 코딩 기관을 선택한다. 코더(26)로부터의 다수의 출력은 입력(38)으로부터의 추가적인 클럭 동기화하에서 샘플러(28) 내에서 샘플링된다. 샘플링 출력은 디먹스(demux)(30) 내에서 디멀티플렉싱(demultiplexing)되며, 다시 입력(38) 상의 클럭에 의한 동기화 하에서 샘플링(34)에서 추가적으로 샘플링된다. 그런 다음, 이는 다수 출력(36)상에 각각의 클럭 신호를 병렬적으로 생성할 것이다. 제어 입력(40) 상의 제어 신호는 간단하게 하기 위하여 특정되지 않은 클럭 제어하에서 동기화기 스테이지(synchronizer stage)(32)에서 추가적으로 동기화되어 디멀티플렉서(30)를 선택적으로 활성화시킨다.

도 2는 본 발명에 따른 ROM 기반 실시예를 도시하는데, 이는 면적 및 전력 소비의 관점 모두로부터 최적화된다. 이제, 먼저 IC 애플리케이션의 정규의 이용에서, 도 1의 제어 신호 ctrl(40)은 안정한 상태로 유지될 것이다. 따라서, 첫 번째 개선은 제어 신호 입력을 포기하고, 서브시스템(22)을 어드레스 입력 및 충분한 데이터 폭의 데이터 출력을 가지는 ROM(50)으로 대체함으로써 획득된다. 더욱이, 계수기(52)는 모든 적용가능한 상태를 통한 연속적인 싸이클링(cycling)을 위한 업카운팅 어드레스(upcounting address)를 발생시키도록 설계되었다. ROM(50)의 각각의 병렬 출력은 각각의 요구되는 온칩 클럭 파형 패턴(on-chip clock wave shape pattern)을 제공할 수 있다. ROM 면적은 그것이 대체하는 도 1의 다양한 회로의 영역보다 훨씬 작으므로, 전력 소비 및 신호 지연이 감소된다. 샘플링 스테이지(28)의 대응 부분(counterpart)은 더 이상 필요치 않다. 회로 사양(circuit specification)이 정정되는 경우에, 통상적으로 단지 부분적으로 재설계되며 재프로그램된 마스크가 제공되어야 한다는 점에서 ROM은 최근의 업데이트(a late update)에 의해서 매우 용이하게 교체될 수 있다.

블록(50,52)에 추가하여, 집적 회로 장치는 도 1에서와 마찬가지로 출력 샘플러(54)를 가지며, 이들 3개의 서브시스템은 통칭하여 클럭 생성 커널(clock generation kernel)(56)을 구성한다. 더욱이, 이 장치는 3개의 유틸리티 회로 블록(58,60,62)을 가지며, 이들 블록 각각은 자신의 각각의 보조 재구성된 클럭 clk1, clk2, clk3에서 실행되며, 주파수, 듀티 싸이클 및 파형 패턴에 있어서 각기 차이를 관측한다. 전체 장치는 이동 통신 애플리케이션을 위하여 특별히 설계될 수 있으며, 더욱이 비교적 낮은 주파수 f0에서 주 클럭 신호를 수신하는 주 클럭 신호 입력 단자(64)를 가진다. 이러한 주 클럭은 위상 동기 루프(PLL)에 근거한 클럭 업스케일링 기능부(a clock upscaling facility)(66)에 급전(feed)하며, 이는 본 예시적인 실시예에서는 n:f1 = n*f0의 주파수 업스케일링 계수(frequency upscaling factor)에 대하여 설계되었다. 본 바람직한 실시예에서, 주 클럭은 13MHz이였으며, 업스케일링된 중간 클럭은 156MHz의 주파수를 가진다. 본 기술 분야의 당업자는 f0 및 n에 대하여 이용가능한 값들, 특히 이동 통신 분야에서 이용가능한 값들을 인식할 것이다. 업스케일링된 주파수는 계수기(52) 및 샘플러(54)에 공급된다. 간단하게 하기 위하여, 유틸리티 애플리케이션 회로(58,60,62)는 더 상세하게 기술되지 않는다.

도 3은 도 2에 따른 회로에 의해서 생성되는 다양한 파형을 도시한다. 각각의 수평 행(horizontal row)은 순차적으로 구동되는 ROM 출력들 중 어느 하나 상의 순차적인 출력 비트들을 나타낸다. 그 자체로서, 저장된 비트의 출력 주파수는 균일하지만, 파의 패턴과 파의 주파수는 균일하지 않다. 도시된 바와 같이, 파형 A2는 50%의 듀티 싸이클에서 0.5 ×f1의 파 비트 주파수(a wave bit frequency)를 가진다. 마찬가지로, 파형 A1은 25%의 듀티 싸이클에서 0.25 ×f1의 파 비트 주파수를 가진다. 마찬가지로, 파형 A0은 75%의 듀티 싸이클에서 0.25 ×f1의 파 비트 주파수를 가진다. 듀티 싸이클에 근거하여, 그리고 반복 싸이클 당 다수의 펄스를 가지는 것에 근거하여 표준 및 비표준의 많은 다른 패턴 및 다양한 다른 가능성들이 실현 가능하다. 다양한 클럭이 도면에 도시된 바와 같이 ROM 컨텐트 상에 즉각적으로 맵핑될 수 있으므로, 이제 ROM은 조작하기 용이하다.

도 4는 본 발명에 따른 혼합된 접근 방식의 실시예를 도시한다. 이러한 접근 방식은 최소한의 선택 가능성이 남아 있어야 하는 경우에 이용될 수 있다는 점에서 도 1 및 도 3의 장점을 모두 결합한다. 한가지 상황은 궁극적인 장치가 2가지 상이한 상황에서 유용하여 전체 회로가 제 1 주파수 영역 또는 제 2 주파수 영역 중 하나의 영역에서 이용되는 상황일 것이다. 이러한 설계는 도 3의 모든 필수적인 요소를 가지며, 추가적인 디멀티플렉서(70)와 결합되며, 통상적으로 도 1에서의 항목(30)에 상응하며, 스테이지(68)에서 버퍼링되는, 단자(72) 상의 신호를 통해서 제어된다. 간단하게 하기 위하여, 장치의 남은 요소는 참조 부호가 붙여지지 않았다.

도 5는 본 발명에 따른 RAM 기반 실시예를 도시한다. 이러한 솔루션의 특정한 이용은 에뮬레이터 회로(an emulator circuit)일 것이다. 개시(start-up)에서, 테이블 컨텐츠(table contents)는 RAM(86) 내로의 후속하는 기록을 위한 통상적인 데이터 단자(82) 및 클럭 단자(84)가 제공되는 레지스터(80) 내에 로딩된다. 남은 부분에 대하여, 장치의 요소는 도 2의 요소에 상응하며, 간단하게 하기 위하여 참조 부호가 붙여지지 않았다. 본 기술 분야의 당업자는 첨부된 청구항의 범위 내에 놓이는 혼합 RAM/ROM 솔루션과 같은 다양한 변형과 조합을 이해할 것이다.

Claims (8)

1. 주 클럭 신호(a primary clock signal)를 수신하는 클럭 입력 수단(clock input means)과, 하나 이상의 보조 재구성 클럭 신호(secondary reconfigured clock signal)를 발생시키기 위한, 상기 클럭 입력 수단에 의해서 급전되는 클럭 재구성 수단(clock reconfiguring means)과, 상기 보조 재구성 클럭 신호에 의한 동기화 하에서 애플리케이션 유틸리티 기능부(application utility functions)를 구성하기 위한, 상기 클럭 재구성 수단에 의해서 급전되는 유틸리티 회로(utility circuitry)를 포함하는 집적 회로에 있어서,

   상기 클럭 입력 수단은 상기 주 클럭 신호로부터 업스케일링된 주파수를 가지는 중간 클럭 신호를 발생시켜 이를 상기 클럭 재구성 수단에 공급하는 클럭 업스케일링 수단(clock upscaling means)을 포함하고,

   상기 클럭 재구성 수단은 다수의 개별적이고 순차적으로 구동 가능한 기억 위치로부터 판독되는 파형 패턴(wave-shape patterns)으로서 상기 보조 재구성 클럭 신호를 발생시키기 위한, 상기 중간 클럭 신호에 의해서 구동되는 나중에 프로그램가능한(late-programmable) 저전력 메모리 수단을 포함하는 집적 회로.
2. 제 1 항에 있어서,

   상기 클럭 업스케일링 수단은 PLL 기반인 집적 회로.
3. 제 1 항에 있어서,

   상기 나중에 프로그램 가능한 메모리 수단은 ROM 기반인 집적 회로.
4. 제 1 항에 있어서,

   상기 나중에 프로그램 가능한 메모리 수단은 RAM 기반인 집적 회로.
5. 제 1 항에 있어서,

   상기 나중에 프로그램 가능한 메모리 수단은 관련된 제어 신호 생성부(an associated control signalization)(72)의 제어 하에서 상기 애플리케이션 유틸리티 기능을 동기화하기 위하여 저장된 모든 파형 패턴 중 하나의 서브세트(subset) 만을 선택적으로 전송하기 위한, 디멀티플렉서 수단(demultiplexer means)(70)에 급전하도록 구성되는 집적 회로.
6. 제 1 항에 있어서,

   상기 집적 회로는 이동 통신에 적용 가능한

   집적 회로.
7. 제 1 항에 있어서,

   상기 파형 패턴은 다양한 듀티 싸이클 값들(duty cycle values)을 규정하는 집적 회로.
8. 제 1 항에 있어서,

   상기 애플리케이션 유틸리티 기능부는 단일 집적 기판(a single integrated substrate) 상의 다양한 클럭 도메인(diverse clock domains)을 나타내는 집적 회로.

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