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KR100818707B1 - 커패시터 및 퓨즈를 갖는 반도체 소자의 구조와 그 제조방법 - Google Patents

커패시터 및 퓨즈를 갖는 반도체 소자의 구조와 그 제조방법 Download PDF

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KR100818707B1
KR100818707B1 KR1020060059910A KR20060059910A KR100818707B1 KR 100818707 B1 KR100818707 B1 KR 100818707B1 KR 1020060059910 A KR1020060059910 A KR 1020060059910A KR 20060059910 A KR20060059910 A KR 20060059910A KR 100818707 B1 KR100818707 B1 KR 100818707B1
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KR
South Korea
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fuse
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capacitor
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주식회사 하이닉스반도체
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Abstract

본 발명은 커패시터 및 퓨즈를 갖는 반도체 소자의 구조와 그 제조 방법에 관한 것으로, 특히 본 발명의 반도체 소자 구조는, 반도체 기판 상에 형성된 스토리지노드 절연막의 개구부 및 상부면에 형성된 유전체막과, 개구부에 유전체막과 동일한 높이로 채워지며 플레이트 전극용 하부 금속층과, 유전체막 및 플레이트 전극용 하부 금속층 상부에 형성된 플레이트 전극용 상부 금속층과, 퓨즈 영역의 유전체막 상부에 플레이트 전극용 상부 금속층과 동일한 물질로 형성된 퓨즈 금속층을 구비한다. 그러므로, 본 발명은 MIM 구조의 커패시터의 플레이트 전극용 금속과 동일한 물질로 퓨즈를 형성할 때 플레이트 전극의 하부 금속층인 화학기상증착(CVD) 티타늄 질화막(TiN)을 스토리지노드 절연막의 개구부에만 남아 있도록 하고, 막 밀도가 조밀한 물리기상증착(PVD) 티타늄 질화막(TiN)으로 플레이트 전극의 상부 금속층과 더불어 퓨즈 금속층으로 형성하여 퓨즈의 절단시 퓨즈의 산화 반응 및 퓨즈 주위에 발생되는 크랙을 방지할 수 있다.
커패시터, 퓨즈, 퓨즈 절단, 퓨즈 산화, 크랙

Description

커패시터 및 퓨즈를 갖는 반도체 소자의 구조와 그 제조 방법{Structure and method for manufacturing semiconductor device with capacitor and fuse}
도 1a 및 도 1b는 종래의 반도체 소자의 퓨즈 절단시 발생하는 불량을 나타낸 도면들이다.
도 2는 본 발명에 따른 커패시터 및 퓨즈를 갖는 반도체 소자의 구조를 가략하게 나타낸 수직 단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 커패시터 및 퓨즈를 갖는 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 식각 정지막
107 : 스토리지노드 절연막
110 : 유전체막 112 : 플레이트 전극의 하부 금속층
114 : 플레이트 전극의 상부 금속층
116 : 캐핑막 A : 커패시터 영역
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 퓨즈의 절단(blowing)시 퓨즈의 산화 및 퓨즈 주위의 크랙 발생을 미연에 방지할 수 있는 커패시터 및 퓨즈를 갖는 반도체 소자의 구조와 그 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)등의 반도체 메모리 소자는 제조된 칩 내부에 부분적으로 동작을 하지 않는 메모리 셀들이 존재하게 되며, 이러한 불량 메모리 셀들은 리페어(repair) 과정을 통해 칩 제조시에 미리 만들어둔 리던던시 셀들로 교체함으로써 실제 칩은 동작상에 아무런 영향이 없도록 하고 있으며, 이러한 방법을 이용함으로써 제조된 칩의 수율을 높이고 있다.
리페어 공정은, 불량 메모리 셀을 선택하고 그에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어주는 프로그램을 내부 회로에서 행하게 된다. 따라서 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면, 이 대신에 리던던시 셀의 라인으로 선택이 바뀌게 된다. 이 프로그램의 방식 중 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 절단 방식인데, 이렇게 레이저에 의해 끊어지는 배선을 퓨즈라고 하고, 그 끊어지는 부위와 이를 둘러싼 영역을 퓨즈 박스라 한다.
현재에는, 반도체 메모리 소자의 집적도 및 속도를 증가시키기 위하여 퓨즈 물질을 폴리실리콘 대신에 금속 물질로 대체하고 있다. 이에 따라, MIM(Metal-Insulator-Metal) 구조의 커패시터 플레이트 전극용 금속을 퓨즈로 이용하여 커패시터 및 퓨즈를 동시에 제작하므로 반도체 소자의 제조 공정을 단순화하고 있다.
그런데, 커패시터의 유전층 상에 증착된 플레이트 전극용 금속층을 포함하도 록 퓨즈를 형성할 때, 플레이트 전극을 이루는 금속층이 쉽게 산화되는 특성을 가질 경우 퓨즈 절단 시 불량이 발생될 수 있다.
도 1a 및 도 1b는 커패시터 및 퓨즈를 갖는 반도체 소자의 퓨즈 절단시 발생하는 불량을 나타낸 도면이다.
도 1a에 도시된 바와 같이, 퓨즈 박스의 퓨즈(30)를 절단(32)할 경우, 절단된 퓨즈 금속층은 대기 중에 노출되게 되며, 이에 따라, 금속층에 함유된 휘발 성분은 대기중에 아웃-개싱(out-gassing)될 수 있다. 이에 따라, 휘발 성분이 아웃 개싱된 자리에 산소(O2)가 침투하기가 상대적으로 쉬워 쉽게 산화될 수 있다. 퓨즈(30)를 이루는 금속층의 산화는 층간 절연막에 여러 불량을 일으켜 퓨즈 블로잉(fuse blowing) 등과 같은 문제를 야기할 수 있다.
도 1b에 도시된 바와 같이, 퓨즈(30)를 이루는 금속층이 산소(O2)와 반응하여 산화될 경우, 산화 반응에 의해 층간 절연막에 크랙(crack: 34)이 발생하게 되고, 이로 인해 절단하지 말아야할 다른 인근하는 퓨즈 부분까지 크랙이 진행되어 HAST(High Acceleration Stress Test) 공정시 퓨즈 불량을 일으키게 된다.
본 발명의 목적은, 퓨즈의 절단시 퓨즈의 산화 및 퓨즈 주위의 크랙 발생을 방지할 수 있는 커패시터 및 퓨즈를 갖는 반도체 소자의 구조를 제공하는 데 있다.
본 발명의 다른 목적은 퓨즈의 절단시 퓨즈의 산화 및 퓨즈 주위의 크랙 발생을 방지할 수 있는 커패시터 및 퓨즈를 갖는 반도체 소자의 구조를 제조하는 방 법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, MIM 구조의 커패시터 및 퓨즈를 갖는 반도체 소자에 있어서, 반도체 기판상에 형성된 스토리지노드 절연막과, 스토리지노드 절연막의 개구부 및 상부면에 형성된 유전체막과, 개구부에 유전체막과 동일한 높이로 채워지며 플레이트 전극용 하부 금속층과, 유전체막 및 플레이트 전극용 하부 금속층 상부에 형성된 플레이트 전극용 상부 금속층과, 퓨즈 영역의 유전체막 상부에 플레이트 전극용 상부 금속층과 동일한 물질로 형성된 퓨즈 금속층을 구비한다.
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이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명에 따른 커패시터 및 퓨즈를 갖는 반도체 소자의 구조를 간략하게 나타낸 수직 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 커패시터 및 퓨즈를 갖는 반도체 소자는, 커패시터 영역(A)과 퓨즈 영역이 정의된 반도체 기판(100)으로서, 실리콘 기판 상에 스토리지노드 전극용 식각 정지막(102)으로서 실리콘 질화막(SiN)이 얇게 증착되어 있다. 여기서, 반도체 기판(100)에는 커패시터와 연결되는 반도체 소자, 예를 들어 셀 트랜지스터, 배선 등이 형성되어 있으나, 도면의 간략화를 위하여 미도시하였다.
식각 정지막(102) 상부에 스토리지노드 절연막(107)이 두껍게 증착되어 있다. 여기서 스토리지노드 절연막(107)은 PSG막(104) 및 TEOS 산화막(106)이 적층된 이중층으로 형성할 수 있다.
그리고 스토리지노드 절연막(107) 및 식각 정지막(102)의 개구부 바닥 및 측벽에 스토리지노드전극(108)으로서 예컨대 티타늄/티타늄 질화막(Ti/TiN)이 형성되어 있다.
또 스토리지노드전극(108) 및 스토리지노드 절연막(107) 상부면에 유전체막(110)으로서 예컨대 탄탈륨 산화막(Ta2O5)이 얇게 형성되어 있다.
커패시터 영역(A)의 유전체막(110) 상부면에 플레이트 전극(118)으로서, 하부 및 상부 티타늄 질화막(TiN)(112, 114) 및 도프트 폴리실리콘(116)이 적층되어 있는데, 플레이트 전극(118)의 하부 금속층인 티타늄 질화막(TiN)(112)은 유전체막(110)과 동일 높이로 개구부를 채우고 있다. 보다 상세하게는, 플레이트 전 극(118)에서 하부 금속층인 화학기상증착(CVD) 티타늄 질화막(TiN)(112)이 유전체막(110)과 동일 높이로 개구부를 채우고 있으며, 유전체막(110) 및 화학기상증착(CVD) 티타늄 질화막(TiN)(112) 위에 플레이트 전극의 상부 금속층인 물리기상증착(PVD) 티타늄 질화막(TiN)(114)이 적층되어 있다. 이러한 플레이트 전극(118)의 상부 금속층인 물리기상증착(PVD) 티타늄 질화막(TiN)(114)위에 캐핑층 역할을 하는 도프트 폴리실리콘(116)이 적층되어 있다.
그리고 퓨즈 영역의 유전체막(110) 상부면에 퓨즈(120)가 형성되어 있는데, 플레이트 전극(118)의 상부 금속층인 물리기상증착(PVD) 티타늄 질화막(TiN)(114)과 동일 물질로 형성되어 있으며 그 위에 캐핑층 역할을 하는 도프트 폴리실리콘(116)이 적층되어 있다.
그러므로, 본 발명에 따른 커패시터 및 퓨즈를 갖는 반도체 소자는, 커패시터의 플레이트 전극(118)으로 사용되는 하부 금속층의 화학기상증착(CVD) 티타늄 질화막(TiN)을 스토리지노드 절연막(107)의 개구부 표면까지만 남아 있도록 하고, 퓨즈(120)의 금속층으로 막 밀도가 더 큰 화학기상증착(CVD) 티타늄 질화막(TiN) 대신에 막 밀도가 조밀한 물리기상증착(PVD) 티타늄 질화막(TiN)(114)을 사용한다.
이에 따라, 본 발명은 플레이트 전극(118)의 상부 금속층과 동일한 물질인 물리기상증착(PVD) 티타늄 질화막(TiN)으로 이루어진 퓨즈의 절단시 퓨즈의 산화 및 퓨즈 주위의 크랙 발생을 최소화할 수 있다.
CVD TiN은 CVD 증착 특성 상 막질을 이루는 원자적 구조(structure)가 상대적으로 느슨(loose)하게 형성되므로, PVD TiN에 비해 막 밀도가 떨어지게 형성된 다. 또한, CVD는 공정 상 소스 가스(source gas)로 유기 성분 또는 염소 성분을 가지는 전구체(precursor)를 이용하므로, 막질 내에 이러한 불순물이 상대적으로 많이 잔류하게 된다. 특히, 결정립 경계(grain boundary)에 이러한 염소 등의 불순물이 잔류하게 된다. 그런데, 이러한 불순물의 존재에 의해 CVD TiN이 대기 중에 노출될 경우, 대기 중의 수분 또는 산소 가스 등과의 반응에 의해서 CVD TiN에 보다 용이하게 산화 반응이 발생될 수 있다.
CVD-TiN 내에 잔류하는 염소 성분은 대기 중으로 아웃 개싱(out gassing)되게 되는 데, 이러한 염소 성분이 빠져나간 자리로 산소 가스가 상대적으로 용이하게 침투될 수 있다. 이에 따라, CVD-TiN의 산화 반응이 보다 용이하게 진행될 수 있다. 따라서, 퓨즈를 이루는 금속층들에 CVD -TIN이 포함될 경우, CVD-TiN의 산화에 의한 퓨즈 전체의 산화 및 이에 따른 크랙 유발 등과 같은 불량이 발생하게 된다.
이에 비해, PVD-TiN은 PVD 공정 특성 상 불순물을 실질적으로 함유하지 않게 형성되고, 또한 CVD-TiN에 비해 조밀한 밀도로 형성되므로, 퓨즈 절단 등에 의해 대기 중에 노출되더라도, 보다 효과적으로 산화 반응에 대해서 저항하게 된다. 본 발명의 실시예에서는 CVD-TiN이 퓨즈에 포함되지 않게 배제함으로써, 퓨즈의 원하지 않은 산화 또는/및 이에 따른 크랙 발생을 효과적으로 방지할 수 있다.
도 3a 내지 도 3d는 본 발명에 따른 커패시터 및 퓨즈를 갖는 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다.
이들 도면을 참조하면, 본 발명에 따른 커패시터 및 퓨즈를 갖는 반도체 소 자의 제조 공정은 다음과 같이 진행된다.
우선, 도 3a에 도시된 바와 같이, 커패시터 영역과 퓨즈 영역이 정의된 반도체 기판(100)으로서, 실리콘 기판 상에 커패시터와 연결되는 반도체 소자(미도시됨), 예를 들어 셀 트랜지스터, 배선 등을 형성하고 나서 스토리지노드 전극용 식각 정지막(102)으로서 실리콘 질화막(SiN)을 얇게 증착한다.
식각 정지막(102) 상부에 스토리지노드 절연막(107)이 두껍게 증착되어 있다. 여기서 스토리지노드 절연막(107)은 PSG막(104) 및 TEOS 산화막(106)이 적층된 이중층으로 형성할 수 있다.
그리고 마스크를 이용한 사진 및 식각 공정을 진행하여 스토리지노드 절연막(107) 및 식각 정지막(102)을 식각하여 스토리지노드 전극을 구분하기 위한 개구부를 형성한다. 그리고, 개구부가 형성된 스토리지노드 절연막(107) 상부 전면에 스토리지노드전극용 금속막으로 티타늄/티타늄 질화막(Ti/TiN)을 얇게 형성하고, 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정을 진행하여 스토리지노드 절연막(107) 표면의 스토리지노드전극용 금속막을 제거함으로써 개구부의 바닥 및 측벽에만 스토리지노드전극(108)이 남아 있도록 한다.
그 다음, 스토리지노드전극(108) 및 스토리지노드 절연막(107) 상부 전면에 유전체막(110)으로서 탄탈륨 산화막(Ta2O5)이 얇게 형성한다.
이어서, 개구부를 매립하면서 플레이트 전극(118)의 하부 금속층으로, 화학기상증착(CVD) 티타늄 질화막(TiN)(112)을 스토리지노드 절연막(107) 위에 형성된 유전체막(110) 상부 위에 150Å∼300Å의 두께로 형성될 만큼 증착한다.
도 3b에 도시된 바와 같이, 화학적기계적연마(CMP) 공정을 진행하여 유전체막(110) 표면의 화학기상증착(CVD) 티타늄 질화막(TiN)(112)을 제거함으로써 커패시터 영역의 개구부 바닥 및 측벽에만 화학기상증착(CVD) 티타늄 질화막(TiN)(112)이 남아 있도록 한다. 이로 인해 퓨즈 영역의 화학기상증착(CVD) 티타늄 질화막(TiN)(112)은 모두 제거되어 유전체막(110) 표면만 드러나게 된다.
계속해서 도 3c에 도시된 바와 같이, 결과물 전면에 플레이트 전극의 상부 금속층 및 퓨즈 금속층으로서, 물리기상증착(PVD) 티타늄 질화막(TiN)(114)을 200Å∼800Å 정도 두께로 증착한다. 그 위에 플레이트 전극 및 퓨즈의 캐핑 역할을 하도록 도프트 폴리실리콘(116)을 300Å∼500Å 정도 두께로 증착한다.
도 3d에 도시된 바와 같이, 커패시터 및 퓨즈 마스크를 이용한 사진 공정 및 식각 공정을 진행하여 도프트 폴리실리콘(116) 및 물리기상증착(PVD) 티타늄 질화막(TiN)(114)을 패터닝하여 커패시터 영역에 커패시터 플레이트 전극(118)을 형성하고, 퓨즈 영역에 퓨즈(120)를 형성한다.
그러므로, 본 발명에 따른 커패시터 및 퓨즈를 갖는 반도체 소자 제조 방법은, 커패시터의 플레이트 전극(118) 하부 금속층으로 사용되며 갭필 특성이 우수한 화학기상증착(CVD) 티타늄 질화막(TiN)(112)을 스토리지노드 절연막(107) 및 층간 절연막(104)의 개구부에만 남아 있도록 한다. 이에 따라, 동일한 레벨의 플레이트 전극(118)의 상부용 금속층과 퓨즈 영역의 금속층으로 막 밀도가 큰 화학기상증착(CVD) 티타늄 질화막(TiN) 대신에 막 밀도가 조밀한 물리기상증착(PVD) 티타늄 질화막(TiN)(114)을 사용한다.
따라서, 본 발명은 퓨즈의 금속층 물질로 물리기상증착(PVD) 티타늄 질화막(TiN)을 사용하기 때문에 퓨즈의 절단시 퓨즈로 O2가 침투하더라도 막 밀도가 조밀한 퓨즈 금속층에 의해 산화 반응이 일어나지 않게 되고 이에 따라 산화 반응으로 인해 발생되는 퓨즈 주위의 크랙을 방지할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 설명한 바와 같이, 본 발명은, MIM 구조의 커패시터의 플레이트 전극용 금속과 동일한 물질로 퓨즈를 형성할 때 플레이트 전극의 하부 금속층인 화학기상증착(CVD) 티타늄 질화막(TiN)을 스토리지노드 절연막(107)의 개구부에만 남아 있도록 하고, 막 밀도가 조밀한 물리기상증착(PVD) 티타늄 질화막(TiN)으로 플레이트 전극의 상부 금속층과 더불어 퓨즈 금속층으로 형성한다.
그러므로, 본 발명은 퓨즈의 절단시 퓨즈로 산소가 침투하더라도 막 밀도가 조밀한 물리기상증착(PVD) 티타늄 질화막(TiN)의 퓨즈 금속층에 의해 산화 반응을 줄여 퓨즈 주위에 발생되는 크랙을 방지할 수 있어 HAST 공정시 퓨즈 불량의 줄일 수 있는 효과가 있다.

Claims (8)

  1. 커패시터 영역 및 퓨즈 영역이 정의된 반도체 기판;
    상기 반도체 기판 상에 형성된 스토리지노드 절연막;
    상기 스토리지노드 절연막의 개구부의 내측면에 형성된 스토리지노드전극;
    상기 스토리지노드전극 및 상기 개구부의 상부면에 형성된 유전체막;
    상기 개구부 내에 상기 유전체막과 동일한 높이로 채워지는 플레이트 전극용 하부 금속층;
    상기 유전체막 및 상기 플레이트 전극용 하부 금속층 상부에 형성된 플레이트 전극용 상부 금속층; 및
    상기 퓨즈 영역의 유전체막 상부에 상기 플레이트 전극용 상부 금속층과 동일한 물질로 형성된 퓨즈 금속층을 구비하는 것을 특징으로 하는 커패시터 및 퓨즈를 갖는 반도체 소자 구조.
  2. 제 1항에 있어서,
    상기 플레이트 전극용 하부 금속층은 화학기상증착 공정에 의해 증착된 티타늄 질화막인 것을 특징으로 하는 커패시터 및 퓨즈를 갖는 반도체 소자 구조.
  3. 제 1항에 있어서,
    상기 플레이트 전극용 상부 금속층 및 퓨즈 금속층은 물리기상증착 공정에 의해 증착된 티타늄 질화막인 것을 특징으로 하는 커패시터 및 퓨즈를 갖는 반도체 소자 구조.
  4. 반도체 기판 상에 스토리지노드 절연막을 형성하는 단계;
    상기 스토리지노드 절연막에 개구부를 형성하여 커패시터 영역 및 퓨즈 영역을 정의하는 단계;
    상기 스토리지노드 절연막 개구부의 내측면에 스토리지노드전극을 형성하는 단계;
    상기 스토리지노드전극 및 스토리지노드 절연막 상부면 위에 유전체막을 형성하는 단계;
    상기 유전체막 위에 상기 개구부를 매립하는 플레이트 전극용 하부 금속층을 형성하는 단계;
    상기 스토리지노드 절연막 상부면에 형성된 유전체막 위의 플레이트 전극용 하부 금속층을 제거하여 상기 개구부에만 플레이트 전극용 금속층을 형성하는 단계; 및
    상기 커패시터 영역의 유전체막 및 상기 플레이트 전극용 하부 금속층 상부에 플레이트 전극용 상부 금속층을 형성함과 동시에, 상기 퓨즈 영역의 유전체막 상부에 퓨즈 금속층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 커패시터 및 퓨즈를 갖는 반도체 소자 제조 방법.
  5. 제 4항에 있어서,
    상기 플레이트 전극용 하부 금속층은 화학기상증착 공정에 의해 증착된 티타늄 질화막인 것을 특징으로 하는 커패시터 및 퓨즈를 갖는 반도체 소자 제조 방법.
  6. 제 4항에 있어서,
    상기 플레이트 전극용 하부 금속층은 150Å∼300Å 두께를 갖는 것을 특징으로 하는 커패시터 및 퓨즈를 갖는 반도체 소자 제조 방법.
  7. 제 4항에 있어서,
    상기 플레이트 전극용 상부 금속층 및 퓨즈 금속층은 물리기상증착 공정에 의해 증착된 티타늄 질화막인 것을 특징으로 하는 커패시터 및 퓨즈를 갖는 반도체 소자 제조 방법.
  8. 제 4항에 있어서,
    상기 플레이트 전극용 상부 금속층 및 퓨즈 금속층은 200Å∼800Å 두께를 갖는 것을 특징으로 하는 커패시터 및 퓨즈를 갖는 반도체 소자 제조 방법.
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