[go: up one dir, main page]

KR100818181B1 - 데이터 구동 회로 및 지연 고정 루프 회로 - Google Patents

데이터 구동 회로 및 지연 고정 루프 회로 Download PDF

Info

Publication number
KR100818181B1
KR100818181B1 KR1020070095799A KR20070095799A KR100818181B1 KR 100818181 B1 KR100818181 B1 KR 100818181B1 KR 1020070095799 A KR1020070095799 A KR 1020070095799A KR 20070095799 A KR20070095799 A KR 20070095799A KR 100818181 B1 KR100818181 B1 KR 100818181B1
Authority
KR
South Korea
Prior art keywords
signal
clock signal
delay
output
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020070095799A
Other languages
English (en)
Inventor
이용재
Original Assignee
주식회사 아나패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아나패스 filed Critical 주식회사 아나패스
Priority to KR1020070095799A priority Critical patent/KR100818181B1/ko
Application granted granted Critical
Publication of KR100818181B1 publication Critical patent/KR100818181B1/ko
Priority to US12/234,496 priority patent/US8031189B2/en
Priority to TW097136192A priority patent/TWI393096B/zh
Priority to JP2008242324A priority patent/JP5328274B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 데이터 구동 회로 및 지연 고정 루프 회로에 관한 발명으로서, 특히 아날로그 데이터 신호를 디스플레이 패널에 인가할 때 발생하는 오류 등에도 불구하고 정상적으로 동작할 수 있는 데이터 구동 회로 및 지연 고정 루프 회로에 관한 발명이다.
본 발명의 일측면은 제1 데이터 신호 및 제1 클록 신호를 입력받아, 디스플레이 패널에 전달될 제2 데이터 신호를 출력하는 데이터 구동 회로에 있어서, 상기 제1 데이터 신호를 제2 클록 신호에 따라 샘플링하고, 아날로그 변환함으로써 얻어진 상기 제2 데이터 신호를 출력하는 데이터 구동부; 상기 제2 데이터 신호가 변경되기 시작한 시점부터 소정 기간 이내임을 알리는 마스크 신호를 생성하는 마스크 신호 생성부; 및 상기 제1 클록 신호로부터 상기 제2 클록 신호-상기 제1 클록 신호와 상기 제2 클록 신호 사이에 지연이 존재하며, 상기 지연은 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 따라 변경되며, 상기 위상 차에 따른 상기 지연의 변경은 상기 마스크 신호에 의하여 차단됨-를 생성하는 지연 고정 루프를 구비하는 데이터 구동 회로를 제공한다.

Description

데이터 구동 회로 및 지연 고정 루프 회로{DATA DRIVING CIRCUIT AND DELAY LOCKED LOOP CIRCUIT}
도 1은 본 발명의 제1 실시예에 의한 데이터 구동 회로를 나타내는 도면으로서, 특히 제1 클록 신호가 제1 데이터 신호 사이에 제1 데이터 신호와 다른 신호 크기로 임베딩되어 수신되는 경우의 예를 나타내는 도면이다.
도 2는 도 1의 데이터 구동 회로에 채용된 멀티레벨 검출부(10)의 일례를 나타내는 도면이다.
도 3은 도 2의 수신 신호(S_R_P, S_R_N), 기준 전압(V_REF_H, V_REF_L), 제1 클록 신호(S_CLK1) 및 제1 데이터 신호(S_DATA1)를 나타내는 도면이다.
도 4는 도 1의 데이터 구동 회로에 채용된 마스크 신호 생성부(20)의 일례를 나타내는 도면이다.
도 5는 도 4의 로드 신호(TP), 제2 클록 신호(S_CLK2), 마스크 신호(S_MASK) 및 카운터 출력(CNT[2:1])을 나타내는 도면이다.
도 6은 도 1의 데이터 구동 회로에 채용된 DLL(30)의 일례를 나타내는 도면이다.
도 7은 도 6의 제1 클록 신호(S_CLK1), 제2 클록 신호(S_CLK2), 위상 검출기(31)에서 출력되는 위상 차에 해당하는 신호(UP, DN), 마스크 신호(S_MASK), 스 위치(32)에서 출력되는 위상 차에 해당하는 신호(UP', DN') 및 저대역 통과 필터의 출력(V_LPF)을 나타내는 도면이다.
도 8은 도 1의 데이터 구동 회로에 채용된 DLL(30)의 다른 예를 나타내는 도면이다.
도 9는 도 8의 제1 클록 신호(S_CLK1), 제2 클록 신호(S_CLK2), 위상 검출기(31A)에서 출력되는 위상 차에 해당하는 신호(UP, DN), 마스크 신호(S_MASK) 및 저대역 통과 필터의 출력(V_LPF)을 나타내는 도면이다.
도 10은 도 8에 채용된 위상 검출기(31A)의 일례를 나타내는 도면이다.
도 11은 도 1의 데이터 구동 회로에 채용된 DLL(30)의 또 다른 예를 나타내는 도면이다.
도 12는 도 11의 제1 클록 신호(S_CLK1), 제2 클록 신호(S_CLK2), 위상 검출기(31)에서 출력되는 위상 차에 해당하는 신호(UP, DN), 마스크 신호(S_MASK) 및 저대역 통과 필터의 출력(V_LPF)을 나타내는 도면이다.
도 13은 도 11에 채용된 LPF(32A)의 일례를 나타내는 도면이다.
도 14는 도 1의 데이터 구동 회로에 채용된 데이터 구동부(40)의 일례를 나타내는 도면이다.
도 15는 도 14의 제1 내지 제4 데이터 신호(S_DATA1, S_DATA2, S_DATA3, S_DATA4), 제2 클록 신호(S_CLK2) 및 로드 신호(TP)를 나타내는 도면이다.
도 16은 본 발명의 제2 실시예에 의한 데이터 구동 회로를 나타내는 도면으로서, 특히 제1 클록 신호와 제1 데이터 신호가 별도의 신호 선을 통하여 수신되는 경우의 예를 나타내는 도면이다.
본 발명은 데이터 구동 회로 및 지연 고정 루프 회로에 관한 발명으로서, 특히 아날로그 데이터 신호를 디스플레이 패널에 인가할 때 발생하는 오류 등에도 불구하고 정상적으로 동작할 수 있는 데이터 구동 회로 및 지연 고정 루프 회로에 관한 발명이다.
데이터 구동 회로는 타이밍 제어부로부터 전달되는 데이터 신호에 대응하는 아날로그 데이터 신호를 디스플레이 패널에 인가하는 기능을 수행한다. 데이터 구동 회로는 타이밍 제어부로부터 데이터 신호와 함께 데이터 신호에 동기화된 클록 신호(수평 동기 신호로도 호칭됨)도 수신하며, 수신된 클록 신호로부터 원래의 클록 신호를 복원하기 위하여 지연 고정 루프(delay locked loop, 이하 간략히 DLL이라 함)을 포함하기도 한다. 한편, 데이터 구동 회로로부터 디스플레이 패널로 출력되는 아날로그 데이터 신호가 변경되면, 데이터 구동 회로로부터 디스플레이 패널에 순간적으로 많은 전류가 흐르게 되며, 이는 데이터 구동 회로에 잡음(일례로 데이터 구동 회로의 전원 전압 및/또는 접지 전압을 순간적으로 변동시킨다.)을 야기한다. 이러한 잡음으로 인하여 지연 고정 루프로 입력되는 수신 클록 신호 중 한 개 또는 복수의 클록이 결여될 수 있다. 이와 같은 클록의 결여는 DLL을 언락(unlock) 상태로 만들 수 있다. DLL이 언락 상태가 되면, 다시 락(lock) 상태로 복원되기까지 상당한 시간이 소요된다. 따라서, 단기간 동안 발생한 수신 클록 신호의 오류가 DLL의 언락으로 인하여 장기간으로 확대된다는 문제점이 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 데이터 구동 회로로부터 디스플레이 패널로 인가되는 아날로그 데이터 신호가 변경됨으로 인하여 수신 클록 신호 중 일부 클록이 결여됨에도 불구하고, DLL을 락 상태로 유지할 수 있는 데이터 구동 회로 및 이에 사용될 수 있는 지연 고정 루프 회로를 제공하는 것이다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 제1 데이터 신호 및 제1 클록 신호를 입력받아, 디스플레이 패널에 전달될 제2 데이터 신호를 출력하는 데이터 구동 회로에 있어서, 상기 제1 데이터 신호를 제2 클록 신호에 따라 샘플링하고, 아날로그 변환함으로써 얻어진 상기 제2 데이터 신호를 출력하는 데이터 구동부; 상기 제2 데이터 신호가 변경되기 시작한 시점부터 소정 기간 이내임을 알리는 마스크 신호를 생성하는 마스크 신호 생성부; 및 상기 제1 클록 신호로부터 상기 제2 클록 신호-상기 제1 클록 신호와 상기 제2 클록 신호 사 이에 지연이 존재하며, 상기 지연은 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 따라 변경되며, 상기 위상 차에 따른 상기 지연의 변경은 상기 마스크 신호에 의하여 차단됨-를 생성하는 지연 고정 루프를 구비하는 데이터 구동 회로를 제공한다.
본 발명의 제 2 측면은 제1 클록 신호로부터 제2 클록 신호-상기 제1 클록 신호와 상기 제2 클록 신호 사이에 지연이 존재하며, 상기 지연은 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 따라 변경됨-를 생성하는 지연 고정 루프; 및 상기 위상 차에 따른 상기 지연의 변경을 차단하는 마스크 신호를 상기 위상 동기 루프에 전달하는 마스크 신호 생성부를 구비하는 지연 고정 루프 회로를 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어 져서는 안된다. 본 발명의 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.
도 1은 본 발명의 제1 실시예에 의한 데이터 구동 회로를 나타내는 도면으로서, 특히 제1 클록 신호가 제1 데이터 신호 사이에 제1 데이터 신호와 다른 신호 크기로 임베딩되어 수신되는 경우의 예를 나타내는 도면이다.
도 1을 참조하면, 데이터 구동 회로는 멀티레벨 검출부(10), 마스크 신호 생성부(20), 지연 고정 루프(delay locked loop, 이하 간략히 DLL 이라 함, 30) 및 데이터 구동부(40)를 구비한다.
멀티레벨 검출부(10)는 수신 신호(S_R)로부터 제1 클록 신호(S_CLK1)를 추출하는 기능을 수행한다. 멀티레벨 검출부(10)는 수신 신호(S_R)로부터 제1 데이터 신호(S_DATA1)도 추출할 수도 있다. 수신 신호(S_R)는 제1 클록 신호(S_CLK1) 및 제1 데이터 신호(S_DATA1)을 구비한다. 제1 클록 신호(S_CLK1)은 제1 데이터 신호(S_DATA1) 사이에 제1 데이터 신호(S_DATA1)와 다른 신호 크기로 임베딩되어 있다. 따라서, 수신 신호(S_R)의 크기 또는 레벨을 이용하여 수신 신호(S_R)로부터 제1 클록 신호(S_CLK1)을 추출할 수 있다. 또한, 수신 신호(S_R)의 극성 또는 부호를 이용하여, 수신 신호(S_R)로부터 제1 데이터 신호(S_DATA1)을 추출할 수 있다. 수신 신호(S_R)는 타이밍 제어부(timing controller, 미도시)로부터 전송된다. 수신 신호(S_R)는 타이밍 제어부와 데이터 구동 회로를 연결하는 하나의 배선을 사용한 단일 신호 방식(single-ended signalling) 또는 2개의 배선을 사용한 차동 신호 방식(differential signalling)으로 전달될 수 있다. 차동 신호 방식은 일례로 LVDS(low voltage differential signalling) 방식일 수 있다.
마스크 신호 생성부(20)는 마스크 신호(S_MASK)를 생성한다. 마스크 신호(S_MASK)는 제2 데이터 신호(S_DATA2)가 변경되기 시작하는 시점부터 소정 기간 이내임을 알리는 신호이다. 마스크 신호(S_MASK)는 제2 데이터 신호(S_DATA2)가 변경되기 시작하는 시점 또는 그 이전부터 생성되어, 제2 데이터 신호(S_DATA2)가 변 경되기 시작하는 시점부터 소정 기간 동안 유지됨이 바람직하다. 바람직하게, 마스크 신호 생성부(20)는 로드 신호(TP)에 따라 마스크 신호(S_MASK)를 생성한다. 로드 신호(TP)는 데이터 구동부(40)로 하여금 제2 데이터 신호(S_DATA2)를 변경하도록 제어하는 신호이다. 일례로, 로드 신호(TP)가 인가되면 마스크 신호(S_MASK)가 생성되고, 생성된 마스크 신호(S_MASK)는 제2 클록 신호(S_CLK2)를 기준으로 3 클록 동안 유지될 수 있다. 로드 신호(TP)는 일례로 타이밍 제어부로부터 인가된다. 도면과 같이 로드 신호(TP)는 별도의 배선을 통하여 전송될 수도 있으면, 도면과 달리 로드 신호(TP)는 제1 클록 신호(S_CLK1) 및 제1 데이터 신호(S_DATA1)와 동일한 배선을 통하여 전송될 수도 있다. 일례로 제1 클록 신호(S_CLK1)의 극성으로부터 로드 신호(TP)를 추출할 수 있다.
DLL(30)은 제1 클록 신호(S_CLK1)로부터 제2 클록 신호(S_CLK2)를 구한다. 제1 클록 신호(S_CLK1)과 제2 클록 신호(S_CLK2) 사이에는 지연이 존재하며, 지연은 제1 클록 신호(S_CLK1)과 제2 클록 신호(S_CLK2) 사이의 위상 차에 따라 변경된다. 그러나, 마스크 신호(S_MASK)가 인가되는 기간에는 지연이 위상 차에 따라 변경되지 아니한다. 이는(지연이 위상 차에 따라 변경되지 아니함은) 지연이 제1 클록 신호(S_CLK1)과 제2 클록 신호(S_CLK2) 사이의 위상 차에 의존적이지 않음을 의미하며, 지연이 반드시 고정된 값을 가져야 함을 의미하는 것은 아니다.
데이터 구동부(40)는 제1 데이터 신호(S_DATA1)를 제2 클록 신호(S_CLK2)에 따라 샘플링하고, 아날로그 변환함으로써 얻어진 제2 데이터 신호(S_DATA2)를 출력한다. 제2 데이터 신호(S_DATA2)는 디스플레이 패널(미도시)의 복수의 데이터 선 (미도시)에 인가된다. 제2 데이터 신호(S_DATA2)는 제1 데이터 신호(S_DATA1)에 대응하는 계조 전압 또는 계조 전류를 복수의 데이터 선에 인가한다. 디스플레이 패널은 예로서 LCD(Liquid Crystal Display) 패널, PDP (Plasma Display Panel), OELD(Organic Electro-Luminescence Display) 패널일 수 있다. 제2 데이터 신호(S_DATA2)의 변경은 로드 신호(TP)에 의하여 제어된다.
도 2는 도 1의 데이터 구동 회로에 채용된 멀티레벨 검출부(10)의 일례를 나타내는 도면으로써, 특히 수신 신호(S_R)가 차동 신호 방식(differential signalling)으로 전달된 신호인 경우의 예를 나타내는 도면이다. 이 경우, 수신 신호(S_R)는 제1 신호(S_R_P) 및 제1 신호(S_R_P)의 반대 극성을 가지는 제2 신호(S_R_N)로 나뉜다. 도 3은 수신 신호(S_R_P, S_R_N), 기준 전압(V_REF_H, V_REF_L), 제1 클록 신호(S_CLK1) 및 제1 데이터 신호(S_DATA1)를 나타내는 도면이다. 도 2 및 3을 참조하면 멀티레벨 검출부(10)는 클록 추출부(11)와 데이터 추출부(12)를 포함한다.
클록 추출부(11)는 수신 신호(S_R_P, S_R_N)와 기준 전압(V_REF_H, V_REF_L; V_REF_H이 V_REF_L보다 높음)을 비교하여 그 결과에 따라 제1 클록 신호(S_CLK1)을 생성한다. 이를 위하여 클록 추출부(11)는 제1 비교기(15), 제2 비교기(16) 및 OR 연산부(17)를 포함한다. 제1 비교기(15)는 제1 신호(S_R_P)가 제1 기준 전압(V_REF_H)보다 크고, 제2 신호(S_R_N)가 제2 기준 전압(V_REF_N)보다 작은 경우에는 1의 논리값을 출력하고, 그 이외에는 0의 논리값을 출력한다. 제2 비교기(16) 는 제2 신호(S_R_N)가 제1 기준 전압(V_REF_H)보다 크고, 제1 신호(S_R_P)가 제2 기준 전압(V_REF_N)보다 작은 경우에는 1의 논리값을 출력하고, 그 이외에는 0의 논리값을 출력한다. OR 연산부(17)는 제 1 비교기(15) 및 제 2 비교기(16)의 출력을 입력받아 OR 연산을 수행한다.
데이터 추출부(12)는 비교기(18)를 구비하며, 제1 신호(S_R_P) 및 제2 신호(S_R_N)를 서로 비교하여 그 결과에 따라 0 또는 1의 논리값을 가지는 제1 데이터 신호(S_DATA1)를 출력한다.
도 4는 도 1의 데이터 구동 회로에 채용된 마스크 신호 생성부(20)의 일례를 나타내는 도면이며, 도 5는 로드 신호(TP), 제2 클록 신호(S_CLK2), 마스크 신호(S_MASK) 및 카운터 출력(CNT[2:1])을 나타내는 도면이다. 도 4 및 5를 참조하면, 마스크 신호 생성부(20)는 카운터(21), NAND 연산부(22) 및 AND 연산부(23)를 포함한다.
도 4를 참조하면, 카운터(21)는 AND 연산부(23)의 출력을 클록 단자(CLK)로 입력받고, 로드 신호(TP)를 리셋 단자(RS)로 입력받는다. 따라서, 카운터(21)는 AND 연산부(23)의 출력에 따라 카운팅을 수행하며, 로드 신호(TP)에 따라 리셋을 수행한다. NAND 연산부(22)는 카운터 출력(CNT[2:1])에 포함된 비트들에 대하여 NAND 연산을 수행하여, 마스크 신호(S_MASK)를 생성한다. AND 연산부(23)는 마스크 신호(S_MASK)와 제2 클록 신호(S_CLK2)에 대하여 AND 연산을 수행한다.
도 4 및 5에는, 로드 신호(TP)가 인가되면 마스크 신호(S_MASK)가 생성되어 (즉, 마스크 신호(S_MASK)가 액티브 상태가 되어), 생성된 마스크 신호(S_MASK)가 제2 클록 신호(S_CLK2)를 기준으로 3 클록 동안(3번째 상승 에지(rising edge)를 만날 때까지) 유지되는 예가 표현되어 있으나, 이는 다양하게 변경가능하다. 일례로, 생성된 마스크 신호(S_MASK)가 제2 클록 신호(S_CLK2)를 기준으로 7 클록 동안 유지될 수도 있다(이 경우에는, 3비트 카운터가 사용되어야 한다.)
도 6은 도 1의 데이터 구동 회로에 채용된 DLL(30)의 일례를 나타내는 도면이며, 도 7은 제1 클록 신호(S_CLK1), 제2 클록 신호(S_CLK2), 위상 검출기(31)에서 출력되는 위상 차에 해당하는 신호(UP, DN), 마스크 신호(S_MASK), 스위치(32)에서 출력되는 위상 차에 해당하는 신호(UP', DN') 및 저대역 통과 필터의 출력(V_LPF)을 나타내는 도면이다. 도 6 및 7을 참조하면, DLL(30)은 위상 검출기(phase detector, 31), 저대역 통과 필터(low pass filter, 이하 간략히 LPF라 함, 32), 지연 선(delay line, 33) 및 스위치(34)를 구비한다.
위상 검출기(31)는 제1 클록 신호(S_CLK1) 및 제2 클록 신호(S_CLK2) 사이의 위상차를 구하는 기능을 수행한다. 위상 차는 도면과 같이 2개의 신호(UP, DN)로 출력될 수도 있으며, 도면과 달리 1개의 신호로 출력될 수도 있다. 도면에 표현된 예의 경우, UP/DN이 0/1인 경우에는 제1 클록 신호(S_CLK1)가 제2 클록 신호(S_CLK2)보다 지체됨을 의미하고, 1/0인 경우에는 제1 클록 신호(S_CLK1)가 제2 클록 신호(S_CLK2)보다 앞섬을 의미하고, 0/0인 경우에는 제1 클록 신호(S_CLK1)가 제2 클록 신호(S_CLK2)와 일치함을 의미한다. 위상 검출기(31)로는 다양한 위상 검 출기가 사용될 수 있으며, 예로서 곱셈기나 배타적 OR 게이트(exclusive OR gate) 등이 사용되는 스위치 형태의 위상 검출기 또는 래치(latch)나 플립플랍(flip-flop) 등이 사용되는 순차적(sequential) 위상 검출기가 사용될 수 있다.
스위치(34)는 위상 검출기(PD)에서 구해진 위상 차(UP, DN)를 저대역 통과 필터(32)로 전달하거나, 마스크 신호(S_MASK)에 따라 위상 검출기(PD)에서 구해진 위상 차(UP, DN)를 차단한다. 보다 구체적으로 마스크 신호(S_MASK)가 인가되는 기간(즉, 마스크 신호(S_MASK)가 액티브 상태인 기간)에는 위상 검출기(PD)에서 구해진 위상 차(UP, DN)를 저대역 통과 필터(32)로 전달하고, 마스크 신호(S_MASK)가 인가되지 아니하는 기간(즉, 마스크 신호(S_MASK)가 액티브 상태이지 아니한 기간)에는 위상 검출기(PD)에서 구해진 위상 차(UP, DN)를 저대역 통과 필터(32)로 전달하지 아니한다. 바람직하게, 마스크 신호(S_MASK)가 인가되지 아니하는 기간에는 위상 차가 없음에 해당하는 소정의 신호(UP'/DN' = 0/0)를 저대역 통과 필터(32)로 전달한다.
LPF(32)는 스위치(34)의 출력(UP', DN')의 고주파 성분을 제거하는 기능을 수행한다. 도면에 표현된 LPF(32)는 고주파 성분이 제거된 위상 차에 대응하는 레벨을 가지는 전압(V_LPF)를 출력한다.
지연 선(33)은 제1 클록 신호(S_CLK1)를 지연시킴으로써 제2 클록 신호(S_CLK2)를 구하며, 지연 선(33)의 지연은 LPF(32)의 출력에 의하여 제어된다. 도면에 표현된 지연 선(33)은 지연이 LPF(32)에서 출력되는 지연에 의하여 제어되는 전압 제어 지연 선(voltage controlled delay line)이다.
도 8은 도 1의 데이터 구동 회로에 채용된 DLL(30)의 다른 예를 나타내는 도면이며, 도 9는 제1 클록 신호(S_CLK1), 제2 클록 신호(S_CLK2), 위상 검출기(31A)에서 출력되는 위상 차에 해당하는 신호(UP, DN), 마스크 신호(S_MASK) 및 저대역 통과 필터의 출력(V_LPF)을 나타내는 도면이다. 도 8 및 9를 참조하면, DLL(30)은 위상 검출기(31A), LPF(32) 및 지연 선(33)을 구비한다.
위상 검출기(31A)는 제1 클록 신호(S_CLK1) 및 제2 클록 신호(S_CLK2) 사이의 위상 차를 출력하거나, 마스크 신호(S_MASK)에 따라 위상 차가 없음에 해당하는 소정의 신호를 출력하는 기능을 수행한다. 위상 차는 도면과 같이 2개의 신호(UP, DN)로 출력될 수도 있으며, 도면과 달리 1개의 신호로 출력될 수도 있다. 도면에 표현된 예의 경우, 마스크 신호(S_MASK)가 인가되면(즉 마스크 신호(S_MASK)가 액티브 상태이면), 위상 검출기(31A)는 위상 차가 없음에 해당하는 신호(UP/DN = 0/0)를 출력한다. 또한, 마스크 신호가 인가되지 아니하면(즉 마스크 신호(S_MASK)가 액티브 상태이지 아니하면), 위상 검출기(31A)는 제1 클록 신호(S_CLK1) 및 제2 클록 신호(S_CLK2) 사이의 위상 차에 대응하는 신호를 출력한다. 보다 구체적으로, 제1 클록 신호(S_CLK1)가 제2 클록 신호(S_CLK2)보다 지체되는 경우에는 UP/DN으로서 0/1을 출력하고, 제1 클록 신호(S_CLK1)가 제2 클록 신호(S_CLK2)보다 앞서는 경우에는 UP/DN 신호로서 1/0을 출력하고, 제1 클록 신호(S_CLK1)가 제2 클록 신호(S_CLK2)와 일치하는 경우에는 UP/DN 신호로서 0/0을 출력한다.
LPF(32)는 위상 검출기의 출력(UP, DN)의 고주파 성분을 제거하는 기능을 수행한다.
지연 선(33)은 제1 클록 신호(S_CLK1)를 지연시킴으로써 제2 클록 신호(S_CLK2)를 구하며, 지연 선(33)의 지연은 LPF(32)의 출력(V_LPF)에 의하여 제어된다.
도 10은 도 8에 채용된 위상 검출기(31A)의 일례를 나타내는 도면이다. 도 10을 참조하면, 위상 검출기(31A)는 제1 D 플립플랍(D flip-flop, 61), 제2 D 플립플랍(62), AND 연산기(63) 및 OR 연산기(64)를 구비한다.
제1 D 플립플랍(61)은 클록 단자(CLK)로 인가되는 제1 클록 신호(S_CLK1)가 상승하면 1을 출력하고, 리셋 단자(RS)로 인가되는 OR 연산기(64)의 출력이 1이 되면 0을 출력한다. 제2 D 플립플랍(62)은 클록 단자(CLK)로 인가되는 제2 클록 신호(S_CLK2)가 상승하면 1을 출력하고, 리셋 단자(RS)로 인가되는 OR 연산기(64)의 출력이 1이 되면 0을 출력한다. AND 연산기(63)는 제1 및 제2 D 플립플랍(61, 62)의 출력에 대하여 AND 연산을 수행하며, OR 연산기(64)는 AND 연산기(63)의 출력 및 마스크 신호(S_MASK)에 대하여 OR 연산을 수행한다.
도 10에 표현된 위상 검출기(31A)는 이와 같이 구성되어, 마스크 신호(S_MASK)가 인가되면(마스크 신호(S_MASK)가 액티브 상태(1)가 되면), 제1 클록 신호(S_CLK1)과 제2 클록 신호(S_CLK2) 사이의 위상 차와 무관하게 항상 0/0을 출력한다.
도 11은 도 1의 데이터 구동 회로에 채용된 DLL(30)의 또 다른 예를 나타내 는 도면이며, 도 12는 제1 클록 신호(S_CLK1), 제2 클록 신호(S_CLK2), 위상 검출기(31)에서 출력되는 위상 차에 해당하는 신호(UP, DN), 마스크 신호(S_MASK) 및 저대역 통과 필터의 출력(V_LPF)을 나타내는 도면이다. 도 11 및 12를 참조하면, DLL(30)은 위상 검출기(31), LPF(32A) 및 지연 선(33)을 구비한다.
위상 검출기(31)는 제1 클록 신호(S_CLK1) 및 제2 클록 신호(S_CLK2) 사이의 위상 차에 해당하는 신호(UP, DN)를 출력한다.
LPF(32A)는 위상 검출기(31)의 출력(UP, DN)의 고주파 성분을 제거하거나, 마스크 신호(S_MASK)에 따라 동작을 멈춘다. 보다 구체적으로, 마스크 신호(S_MASK)가 인가되면(마스크 신호가 액티브 상태이면), LPF(32A)는 위상 검출기의 출력(UP, DN)의 고주파 성분을 제거한다. 또한, 마스크 신호(S_MASK)가 인가되지 아니하면(마스크 신호가 액티브 상태이지 아니하면), LPF(32A)는 동작을 멈춘다. 여기에서, LPF(32A)가 동작을 멈춘다는 것의 의미는 LPF(32A)의 출력이 입력(위상 검출기(31)의 출력)에 의존적이지 아니함을 의미하는 것이며, LPF(32A)의 모든 구성요소가 동작하지 아니함이나, LPF(32A)의 출력이 소정 값에 고정됨을 의미하는 것은 아니다.
지연 선(33)은 제1 클록 신호(S_CLK1)를 지연시킴으로써 제2 클록 신호(S_CLK2)를 구하며, 지연 선(33)의 지연은 LPF(32A)의 출력(V_LPF)에 의하여 제어된다.
도 13은 도 11에 채용된 LPF(32A)의 일례를 나타내는 도면이다. 도 13을 참 조하면, LPF(32A)는 인버터(71), PMOS(p-channel metal-oxide semiconductor, 72), NMOS(n-channel metal-oxide semiconductor, 73), 저항(74), 캐패시터(75) 및 스위치(76)를 구비한다.
인버터(71)는 UP를 반전시킨다. PMOS(72)의 소스에는 전원전압(VDD)이 인가되고, 게이트에는 인버터(71)의 출력이 인가되며, 드레인은 제1 노드(N1)에 연결된다. NMOS(73)의 소스에는 접지전압이 인가되고, 게이트에는 DN이 인가되며, 드레인은 제1 노드(N1)에 연결된다. 저항(74)는 제2 노드(N2)와 캐패시터(75) 사이에 연결되며, 캐패시터(75)의 일단에는 저항(74)가 연결되며, 타단에는 접지전압이 인가된다. 스위치(76)는 마스크 신호(S_MASK)에 따라 제1 노드(N1)과 제2 노드(N2)를 연결한다. 보다 구체적으로, 마스크 신호(S_MASK)가 인가되면(마스크 신호가 액티브 상태이면), 스위치(76)는 제1 노드(N1)과 제2 노드(N2)를 연결하며, 마스크 신호(S_MASK)가 인가되지 아니하면(마스크 신호가 액티브 상태이지 아니하면), 스위치(76)는 제1 노드(N1)와 제2 노드(N2) 사이를 차단한다.
도 13에 표현된 LPF(32A)는 이와 같이 구성되어, 마스크 신호(S_MASK)가 인가되면(마스크 신호(S_MASK)가 액티브 상태가 되면), 스위치(76)가 제1 노드(N1)와 제2 노드(N2) 사이를 차단하여, 캐패시터(75)의 전압(즉, LPF의 출력 전압(V_REF))이 일정하게 유지된다.
도 14는 도 1의 데이터 구동 회로에 채용된 데이터 구동부(40)의 일례를 나타내는 도면이며, 도 15는 제1 내지 제4 데이터 신호(S_DATA1, S_DATA2, S_DATA3, S_DATA4), 제2 클록 신호(S_CLK2) 및 로드 신호(TP)를 나타내는 도면이다. 도 14 및 15를 참조하면, 데이터 구동부(40)는 샘플러(41), 래치(42) 및 디지털 아날로그 변환기(이하 간략히 DAC라 함, 43)을 구비한다.
샘플러(41)는 제1 데이터 신호(S_DATA1)를 제2 클록 신호(S_CLK2)에 따라 샘플링한다. 제1 데이터 신호(S_DATA1) 및 제2 클록 신호(S_CLK2)는 제1 클록 신호(S_CLK1)에 동기화되어 있으므로, 제2 클록 신호(S_CLK2)에 따라 제1 데이터 신호(S_DATA1)를 정확히 샘플링할 수 있다. 제2 클록 신호(S_CLK2)를 사용하여 제1 데이터 신호(S_DATA1)를 샘플링하기 위하여 제2 클록 신호(S_CLK2)의 주기가 제1 데이터 신호(S_DATA1)의 주기와 반드시 동일할 필요는 없다. 도면에는, 제2 클록 신호(S_CLK2)의 한 주기 동안 4비트의 제1 데이터(S_DATA1)가 입력되는 경우의 예가 표시되어 있다. 이 경우, 샘플러(41)가 제2 클록 신호(S_CLK2)의 주파수를 증가시킬 수 있는 회로를 포함할 수도 있다. 또한, DLL(30)이 제2 클록 신호(S_CLK2) 및 제2 클록 신호와 위상 차가 있는 추가적인 제2 클록 신호(미도시)를 샘플러(41)로 전달하고, 샘플러(41)는 이들을 이용하여 샘플링을 수행할 수도 있다. 도면과 같이 제2 클록 신호(S_CLK2)의 한 주기 동안 4비트의 제1 데이터(S_DATA1)가 입력되는 경우에, 추가적인 제2 클록 신호는 제2 클록 신호(S_CLK2)가 1/4 주기만큼 쉬프트된 클록 신호, 제2 클록 신호(S_CLK2)가 2/4 주기만큼 쉬프트된 클록 신호, 제2 클록 신호(S_CLK2)가 3/4 주기만큼 쉬프트된 클록 신호로 구성될 수 있다. 추가적인 제2 클록 신호는 지연 선(31)에서 출력될 수 있다.
래치(42)는 샘플러(41)의 출력(S_DATA3)을 순차적으로 저장한 후에, 로드 신 호(TP)에 따라 병렬로 출력한다. 일례로, 래치(42)의 출력(S_DATA4)은 N개(N은 디스플레이 패널의 데이터 라인의 수)로 나뉘어지며, N개 각각은 8비트로 구성된다. 도 15에는 제4 데이터 신호(S_DATA4) 중에서 N번째 신호(S_DATA4[N])가 16진수로 표현되어 있다.
DAC(43)는 래치(42)의 출력(S_DATA4)을 아날로그 변환함으로써 얻은 제2 데이터 신호(S_DATA2)를 디스플레이 패널(미도시)로 전달한다. 일례로, DAC(43)의 출력(S_DATA2)은 N개로 나뉘어진다. 도 15에는 제2 데이터 신호(S_DATA2) 중에서 N번째 신호(S_DATA2[N])가 표현되어 있다.
도면과 같이 로드 신호(TP)가 래치(42)에 입력되어야만 하는 것은 아니다. 일례로, 로드 신호(TP)가 DAC(43)에 입력될 수도 있다. 이 경우, DAC는 아날로그 변환된 제2 데이터 신호(S_DATA2)를 일시적으로 저장한 후에, 로드 신호(TP)에 따라 저장된 제2 데이터 신호(S_DATA2)를 디스플레이 패널로 출력하는 방식으로 동작할 수도 있다.
도 16은 본 발명의 제2 실시예에 의한 데이터 구동 회로를 나타내는 도면으로서, 특히 제1 클록 신호와 제1 데이터 신호가 별도의 신호 선을 통하여 수신되는 경우의 예를 나타내는 도면이다.
도 16을 참조하면, 데이터 구동 회로는 마스크 신호 생성부(20), DLL (30) 및 데이터 구동부(40)를 구비한다. 도 1에 표현된 데이터 구동 회로와 비교하여, 도 16에 표현된 데이터 구동 회로는 멀티레벨 검출기(10)를 구비하지 아니하며, 제 1 데이터 신호(S_DATA1)가 여러 비트(일례로 8비트)로 구성된 점을 제외하고는 거의 동일하므로, 도 16에 대한 상세한 설명은 설명의 편의상 생략한다.
본 발명에 의한 데이터 구동 회로는, 디스플레이 패널로 출력되는 제2 데이터 신호가 변경됨에 의하여 타이밍 제어부로부터 전달되는 제1 클록 신호의 일부를 복원하지 못한 경우에도, DLL을 락(lock) 상태로 유지할 수 있다는 장점이 있다. 보다 구체적으로, 본 발명에 의한 데이터 구동 회로에 포함된 마스크 신호 생성부는 제1 클록 신호가 훼손될 위험이 있는 소정의 기간 동안에 마스크 신호를 DLL에 인가하고, DLL은 마스크 신호에 따라 위상 차에 따른 지연의 변경을 차단함으로써, DLL이 언락 상태에 빠지는 것을 방지할 수 있다. 제1 클록 신호의 훼손은 도 1에 표현된 바와 같이 제1 클록 신호가 제1 데이터 신호 사이에 제1 데이터 신호와 다른 신호 크기로 임베딩된 경우에 더욱 빈번히 발생할 수 있다. 따라서, 본 발명에 의한 데이터 구동 회로는 이러한 경우(제1 클록 신호가 멀티레벨로 임베딩된 경우)에 더욱 유익하다.
또한, 본 발명에 의한 위상 고정 루프 회로(위상 고정 루프 회로는 마스크 신호 생성부 및 DLL을 구비함)는 입력되는 제1 클록 신호 중 일부 클록이 손상된 경우에도, 락 상태를 유지할 수 있다는 장점이 있다. 보다 구체적으로, 본 발명에 의한 위상 고정 루프 회로에 포함된 마스크 신호 생성부는 제1 클록 신호가 훼손될 위험이 있는 소정의 기간 동안에 마스크 신호를 DLL에 인가하고, DLL은 마스크 신 호에 따라 위상 차에 따른 지연의 변경을 차단함으로써, DLL이 언락 상태에 빠지는 것을 방지할 수 있다.

Claims (17)

  1. 제1 데이터 신호 및 제1 클록 신호를 입력받아, 디스플레이 패널에 전달될 제2 데이터 신호를 출력하는 데이터 구동 회로에 있어서,
    상기 제1 데이터 신호를 제2 클록 신호에 따라 샘플링하고, 아날로그 변환함으로써 얻어진 상기 제2 데이터 신호를 출력하는 데이터 구동부;
    상기 제2 데이터 신호가 변경되기 시작한 시점부터 소정 기간 이내임을 알리는 마스크 신호를 생성하는 마스크 신호 생성부; 및
    상기 제1 클록 신호로부터 상기 제2 클록 신호-상기 제1 클록 신호와 상기 제2 클록 신호 사이에 지연이 존재하며, 상기 지연은 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 따라 변경되며, 상기 위상 차에 따른 상기 지연의 변경은 상기 마스크 신호에 의하여 차단됨-를 생성하는 지연 고정 루프를 구비하는 데이터 구동 회로.
  2. 제1 항에 있어서,
    상기 마스크 신호는 상기 시점 또는 그 이전부터 생성되어, 상기 시점부터 소정 기간 동안 유지되는 데이터 구동 회로.
  3. 제1 항에 있어서,
    상기 데이터 구동부에는 상기 제2 데이터 신호를 변경하도록 하는 로드 신호 가 인가되며,
    상기 마스크 신호 생성부는 상기 로드 신호에 따라 상기 마스크 신호를 생성하는 데이터 구동 회로.
  4. 제3 항에 있어서,
    상기 데이터 구동부는
    상기 제1 데이터 신호를 상기 제2 클록 신호에 따라 샘플링하는 샘플러;
    상기 샘플러의 출력을 순차적으로 저장한 후에, 상기 로드 신호에 따라 병렬로 출력하는 래치; 및
    상기 래치의 출력을 아날로그 변환함으로써 얻은 상기 제2 데이터 신호를 출력하는 디지털 아날로그 변환기를 구비하는 데이터 구동 회로.
  5. 제1 항에 있어서,
    상기 지연 고정 루프는
    상기 위상 차를 구하는 위상 검출기;
    상기 위상 검출기의 출력을 전달하거나, 상기 위상 검출기의 상기 출력을 차단하는 스위치;
    상기 스위치의 출력의 고주파 성분을 제거하는 저대역 통과 필터; 및
    상기 제1 클록 신호를 지연시킴으로써 상기 제2 클록 신호를 구하는 지연 선-상기 지연 선에 의한 상기 지연은 상기 저대역 통과 필터의 출력에 의하여 변경됨 -을 구비하는 데이터 구동 회로.
  6. 제5 항에 있어서,
    상기 스위치가 상기 위상 검출기의 상기 출력을 상기 저대역 통과 필터로 전달하지 아니하는 기간 동안에, 상기 스위치는 위상 차가 없음에 해당하는 소정의 신호를 상기 저대역 통과 필터로 전달하는 데이터 구동 회로.
  7. 제1 항에 있어서,
    상기 지연 고정 루프는
    상기 위상 차를 출력하거나, 상기 마스크 신호에 따라 상기 위상 차가 없음에 해당하는 소정의 신호를 출력하는 위상 검출기;
    상기 위상 검출기의 출력의 고주파 성분을 제거하는 저대역 통과 필터; 및
    상기 제1 클록 신호를 지연시킴으로써 상기 제2 클록 신호를 구하는 지연 선-상기 지연 선의 상기 지연은 상기 저대역 통과 필터의 출력에 따라 변경됨-을 구비하는 데이터 구동 회로.
  8. 제1 항에 있어서,
    상기 지연 고정 루프는
    상기 위상 차를 구하는 위상 검출기;
    상기 위상 검출기의 출력의 고주파 성분을 제거하거나, 상기 마스크 신호에 따라 동작을 멈추는 저대역 통과 필터; 및
    상기 제1 클록 신호를 지연시킴으로써 상기 제2 클록 신호를 구하는 지연 선-상기 지연 선의 상기 지연은 상기 저대역 통과 필터의 출력에 따라 변경됨-을 구비하는 데이터 구동 회로.
  9. 제1 항에 있어서,
    상기 제1 클록 신호는 상기 제1 데이터 신호 사이에 상기 제1 데이터 신호와 다른 신호 크기로 임베딩된(상기 제1 클록 신호 및 상기 제1 데이터 신호를 수신 신호라 함) 데이터 구동 회로.
  10. 제9 항에 있어서,
    상기 수신 신호로부터 상기 제1 클록 신호를 추출하여, 이를 상기 지연 고정 루프로 전달하는 멀티레벨 검출기를 더 포함하는 데이터 구동 회로.
  11. 제10 항에 있어서,
    상기 멀티레벨 검출기는 상기 제1 데이터 신호를 추출하여, 이를 상기 데이터 구동부로 전달하는 데이터 구동 회로.
  12. 제9 항에 있어서,
    상기 제1 클록 신호 및 상기 제1 데이터 신호는 하나의 배선을 사용한 단일 신호 방식(single-ended signalling) 또는 2개의 배선을 사용한 차동 신호 방식(differential signalling)으로 전달되는 데이터 구동 회로.
  13. 제1 클록 신호로부터 제2 클록 신호-상기 제1 클록 신호와 상기 제2 클록 신호 사이에 지연이 존재하며, 상기 지연은 상기 제1 클록 신호 및 상기 제2 클록 신호 사이의 위상 차에 따라 변경됨-를 생성하는 지연 고정 루프; 및
    상기 위상 차에 따른 상기 지연의 변경을 차단하는 마스크 신호를 상기 지연 고정 루프에 전달하는 마스크 신호 생성부를 구비하는 지연 고정 루프 회로.
  14. 제13 항에 있어서,
    상기 지연 고정 루프는
    상기 위상 차를 구하는 위상 검출기;
    상기 위상 검출기의 출력을 전달하거나, 상기 마스크 신호에 따라 상기 위상 검출기의 출력을 차단하는 스위치;
    상기 스위치의 출력의 고주파 성분을 제거하는 저대역 통과 필터; 및
    상기 제1 클록 신호를 지연시킴으로써 상기 제2 클록 신호를 구하는 지연 선-상기 지연 선에 의한 상기 지연은 상기 저대역 통과 필터의 출력에 의하여 변경됨-을 구비하는 지연 고정 루프 회로.
  15. 제14 항에 있어서,
    상기 스위치가 상기 위상 검출기의 출력을 상기 저대역 통과 필터로 전달하지 아니하는 기간 동안에, 상기 스위치는 위상 차가 없음에 해당하는 소정의 신호를 상기 저대역 통과 필터로 전달하는 지연 고정 루프 회로.
  16. 제13 항에 있어서,
    상기 위상 차를 출력하거나, 상기 마스크 신호에 따라 위상 차가 없음에 해당하는 소정의 신호를 출력하는 위상 검출기;
    상기 위상 검출기의 출력의 고주파 성분을 제거하는 저대역 통과 필터; 및
    상기 제1 클록 신호를 지연시킴으로써 상기 제2 클록 신호를 구하는 지연 선-상기 지연 선의 상기 지연은 상기 저대역 통과 필터의 출력에 따라 변경됨-을 구비하는 지연 고정 루프 회로.
  17. 제13 항에 있어서,
    상기 위상 차를 구하는 위상 검출기;
    상기 위상 검출기의 출력의 고주파 성분을 제거하거나, 상기 마스크 신호에 따라 동작을 멈추는 저대역 통과 필터; 및
    상기 제1 클록 신호를 지연시킴으로써 상기 제2 클록 신호를 구하는 지연 선-상기 지연 선의 상기 지연은 상기 저대역 통과 필터의 출력에 따라 변경됨-을 구비하는 지연 고정 루프 회로.
KR1020070095799A 2007-09-20 2007-09-20 데이터 구동 회로 및 지연 고정 루프 회로 Active KR100818181B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070095799A KR100818181B1 (ko) 2007-09-20 2007-09-20 데이터 구동 회로 및 지연 고정 루프 회로
US12/234,496 US8031189B2 (en) 2007-09-20 2008-09-19 Data driver circuit and delay-locked loop circuit
TW097136192A TWI393096B (zh) 2007-09-20 2008-09-19 資料驅動器電路及延遲鎖定迴路電路
JP2008242324A JP5328274B2 (ja) 2007-09-20 2008-09-22 データ駆動回路及び遅延固定ループ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070095799A KR100818181B1 (ko) 2007-09-20 2007-09-20 데이터 구동 회로 및 지연 고정 루프 회로

Publications (1)

Publication Number Publication Date
KR100818181B1 true KR100818181B1 (ko) 2008-03-31

Family

ID=39412167

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070095799A Active KR100818181B1 (ko) 2007-09-20 2007-09-20 데이터 구동 회로 및 지연 고정 루프 회로

Country Status (4)

Country Link
US (1) US8031189B2 (ko)
JP (1) JP5328274B2 (ko)
KR (1) KR100818181B1 (ko)
TW (1) TWI393096B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101466850B1 (ko) * 2008-12-29 2014-12-11 주식회사 동부하이텍 데이터 전송 장치

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7705841B2 (en) * 2006-01-20 2010-04-27 Novatek Microelectronics Corp. Display system and method for embeddedly transmitting data signals, control signals, clock signals and setting signals
KR100822307B1 (ko) * 2007-09-20 2008-04-16 주식회사 아나패스 데이터 구동 회로 및 지연 고정 루프
KR101174768B1 (ko) * 2007-12-31 2012-08-17 엘지디스플레이 주식회사 평판 표시 장치의 데이터 인터페이스 장치 및 방법
TWI362836B (en) * 2008-08-08 2012-04-21 Etron Technology Inc Dll with power-saving function
JP5213264B2 (ja) * 2009-06-24 2013-06-19 株式会社アドバンテスト Ｐｌｌ回路
KR101978937B1 (ko) * 2012-03-16 2019-05-15 주식회사 실리콘웍스 전원 잡음에 둔감한 표시장치용 소스 드라이버
JP6264852B2 (ja) * 2013-11-14 2018-01-24 株式会社ソシオネクスト タイミング調整回路および半導体集積回路装置
CN103943079B (zh) * 2014-03-06 2016-05-18 京东方科技集团股份有限公司 一种显示系统中数据传输的方法及相关装置
KR102518935B1 (ko) * 2018-07-03 2023-04-17 주식회사 엘엑스세미콘 인터페이스신호에서 임베디드클럭을 복원하는 클럭복원장치 및 소스드라이버
KR102507862B1 (ko) * 2018-07-09 2023-03-08 주식회사 엘엑스세미콘 인터페이스신호에서 임베디드클럭을 복원하는 클럭복원장치 및 소스드라이버
JP7240133B2 (ja) * 2018-10-29 2023-03-15 ラピスセミコンダクタ株式会社 半導体装置
KR102621926B1 (ko) * 2018-11-05 2024-01-08 주식회사 엘엑스세미콘 인터페이스신호에서 임베디드클럭을 복원하는 클럭복원장치 및 소스드라이버
CN109493782A (zh) * 2018-12-19 2019-03-19 惠科股份有限公司 信号校正控制器、信号校正控制方法及显示装置
US11070214B1 (en) * 2020-10-14 2021-07-20 Mellanox Technologies Denmark Aps Test circuit for a digital phase-locked loop
KR102906052B1 (ko) * 2021-09-28 2025-12-29 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
TWI790778B (zh) 2021-10-13 2023-01-21 奇景光電股份有限公司 時序控制器電路
TWI836740B (zh) * 2021-10-13 2024-03-21 奇景光電股份有限公司 時序控制器電路
KR20250162705A (ko) * 2024-05-10 2025-11-19 삼성디스플레이 주식회사 표시 장치 및 이를 포함하는 전자 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990069420A (ko) * 1998-02-09 1999-09-06 윤종용 자동 코오스 조정 기능을 갖는 평판 디스플레이 장치
KR20060077372A (ko) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 스큐 일치 출력 회로
KR20070068381A (ko) * 2004-10-18 2007-06-29 프리스케일 세미컨덕터, 인크. 내삽 지연을 위한 회로 및 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663665A (en) * 1995-11-29 1997-09-02 Cypress Semiconductor Corp. Means for control limits for delay locked loop
JPH10260663A (ja) 1997-01-14 1998-09-29 Toshiba Corp ジッタ補正回路および平面表示装置
JPH10285019A (ja) 1997-04-01 1998-10-23 Toshiba Corp ディジタルｐｌｌ回路および液晶表示装置
JPH1174878A (ja) 1997-08-28 1999-03-16 Mitsubishi Electric Corp デジタルデータ伝送システム
KR100319890B1 (ko) 1999-01-26 2002-01-10 윤종용 지연동기루프 및 이에 대한 제어방법
KR100433526B1 (ko) 2001-09-28 2004-05-31 삼성전자주식회사 영상 처리를 위한 코스트 신호 발생 방법 및 장치
JP3966012B2 (ja) * 2002-02-21 2007-08-29 セイコーエプソン株式会社 多相クロック生成回路およびクロック逓倍回路
TW589604B (en) * 2003-03-07 2004-06-01 Au Optronics Corp Integrated data driver structure used in a current-driving display device
TWI251187B (en) * 2004-03-03 2006-03-11 Toppoly Optoelectronics Corp Data driver and driving method thereof
TWI239496B (en) * 2004-04-08 2005-09-11 Au Optronics Corp Data driver for organic light emitting diode display
KR100562860B1 (ko) * 2005-09-23 2006-03-24 주식회사 아나패스 디스플레이, 컬럼 구동 집적회로, 멀티레벨 검출기 및멀티레벨 검출 방법
KR100822307B1 (ko) * 2007-09-20 2008-04-16 주식회사 아나패스 데이터 구동 회로 및 지연 고정 루프

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990069420A (ko) * 1998-02-09 1999-09-06 윤종용 자동 코오스 조정 기능을 갖는 평판 디스플레이 장치
KR20070068381A (ko) * 2004-10-18 2007-06-29 프리스케일 세미컨덕터, 인크. 내삽 지연을 위한 회로 및 방법
KR20060077372A (ko) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 스큐 일치 출력 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101466850B1 (ko) * 2008-12-29 2014-12-11 주식회사 동부하이텍 데이터 전송 장치

Also Published As

Publication number Publication date
JP2009075592A (ja) 2009-04-09
TWI393096B (zh) 2013-04-11
US8031189B2 (en) 2011-10-04
US20090079719A1 (en) 2009-03-26
TW200919418A (en) 2009-05-01
JP5328274B2 (ja) 2013-10-30

Similar Documents

Publication Publication Date Title
KR100818181B1 (ko) 데이터 구동 회로 및 지연 고정 루프 회로
KR100822307B1 (ko) 데이터 구동 회로 및 지연 고정 루프
US9917586B2 (en) Digital signal up-converting apparatus and related digital signal up-converting method
US8074125B2 (en) Apparatus and method for transmitting and receiving data bits
EP3217556A1 (en) Synchronization of outputs from multiple digital-to-analog converters
US20110025913A1 (en) Clock data recovery circuit and display device
US9793902B2 (en) Reference-less clock and data recovery circuit
US7482850B2 (en) Delay locked loop circuit and semiconductor integrated circuit device
CN110545093B (zh) 半导体装置以及半导体测试设备
JP5739727B2 (ja) クロック発生回路
JP4371511B2 (ja) デジタル同期回路
US9374098B2 (en) Transmitter serializer latency trim
US9191184B2 (en) Transmitter, receiver and system including the same
US20190007056A1 (en) Frequency divider circuit, demultiplexer circuit, and semiconductor integrated circuit
US9654116B1 (en) Clock generator using resistive components to generate sub-gate delays and/or using common-mode voltage based frequency-locked loop circuit for frequency offset reduction
US7750711B2 (en) Phase select circuit with reduced hysteresis effect
US10090992B2 (en) Injection locked clock receiver
US8983013B2 (en) Signal processing circuit and signal processing method
US8970268B2 (en) Semiconductor apparatus
US7911859B2 (en) Delay line and memory control circuit utilizing the delay line
US8547365B2 (en) Display apparatus and method for outputting parallel data signals at different application starting time points
KR100473395B1 (ko) 위상선택 방법을 이용한 2엑스-오버샘플링 클록 및 데이터복원회로
US6553088B1 (en) Digital delay phase locked loop
US8891717B1 (en) Method and system for comparing digital values
US8451027B2 (en) Pseudo full-rate sense amplifier flip-flop for high-speed receiver front-end

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070920

PA0201 Request for examination
A302 Request for accelerated examination
PA0302 Request for accelerated examination

Patent event date: 20071114

Patent event code: PA03022R01D

Comment text: Request for Accelerated Examination

Patent event date: 20070920

Patent event code: PA03021R01I

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20080109

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20080321

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20080325

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20080325

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20110325

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20120306

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20130306

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20130306

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20140310

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20140310

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20150306

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20150306

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20160304

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20160304

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20170306

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20170306

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20180305

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20180305

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20200305

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20200305

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20220228

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20230228

Start annual number: 16

End annual number: 16