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KR100817077B1 - Manufacturing Method of CMOS Image Sensor - Google Patents

Manufacturing Method of CMOS Image Sensor Download PDF

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KR100817077B1
KR100817077B1 KR1020060120064A KR20060120064A KR100817077B1 KR 100817077 B1 KR100817077 B1 KR 100817077B1 KR 1020060120064 A KR1020060120064 A KR 1020060120064A KR 20060120064 A KR20060120064 A KR 20060120064A KR 100817077 B1 KR100817077 B1 KR 100817077B1
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KR
South Korea
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insulating film
interlayer insulating
forming
light transmitting
peripheral circuit
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KR1020060120064A
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Korean (ko)
Inventor
김기홍
이준택
Original Assignee
삼성전자주식회사
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Abstract

본 발명은 다층 배선을 포함하는 CMOS 이미지 센서의 제조 방법에 관한 것이다. 본 발명의 실시예에 따른 CMOS 이미지 센서는, 픽셀 어레이 영역 및 주변 회로 영역을 구비하는 기판을 제공하는 단계; 픽셀 어레이 영역의 기판 상에 포토다이오드 및 하나 이상의 제 1 트랜지스터를 형성하는 단계; 주변 회로 영역 상에 하나 이상의 제 2 트랜지스터를 형성하는 단계; 픽셀 어레이 영역 및/또는 주변 회로 영역 상에, 포토다이오드, 제 1 트랜지스터 및 제 2 트랜지스터 중 어느 하나 또는 이들의 조합인 트랜지스터를 덮는 절연막을 형성하는 단계; 픽셀 어레이 영역 및 주변 회로 영역에 트랜지스터들에 전기적으로 연결되는 하나 이상의 제 1 배선층 및 제 1 배선층을 절연시키는 제 1 층간 절연막을 형성하는 단계; 포토다이오드 상에 형성된 제 1 층간 절연막을 식각하여, 포토다이오드 상에 캐비티를 한정하는 단계; 제 1 층간 절연막 상에 캐비티를 매립하는 광투과 재료층을 형성하는 단계; 제 1 층간 절연막의 표면이 노출될 때까지 광투과 재료층을 평탄화하여 광투과부를 형성하는 단계; 주변 회로 영역의 제 1 층간 절연막 상에, 하나 이상의 제 2 배선층 및 제 2 배선층을 절연시키기 위한 하나 이상의 제 2 층간 절연막을 형성하는 단계를 포함한다. The present invention relates to a method of manufacturing a CMOS image sensor including a multilayer wiring. According to an embodiment of the present invention, a CMOS image sensor includes: providing a substrate having a pixel array region and a peripheral circuit region; Forming a photodiode and at least one first transistor on a substrate in the pixel array region; Forming at least one second transistor on the peripheral circuit area; Forming an insulating film on the pixel array region and / or the peripheral circuit region to cover a transistor which is any one or a combination of a photodiode, a first transistor, and a second transistor; Forming a first interlayer insulating film insulated at least one first wiring layer and a first wiring layer electrically connected to the transistors in the pixel array region and the peripheral circuit region; Etching the first interlayer insulating film formed on the photodiode to define a cavity on the photodiode; Forming a light transmissive material layer filling the cavity on the first interlayer insulating film; Planarizing the light transmitting material layer to form a light transmitting portion until the surface of the first interlayer insulating film is exposed; Forming on the first interlayer insulating film in the peripheral circuit region, at least one second interlayer insulating film for insulating the at least one second wiring layer and the second wiring layer.

Description

ＣＭＯＳ 이미지 센서의 제조 방법{Method of fabricating CMOS image sensor}Method of manufacturing CMOS image sensor {Method of fabricating CMOS image sensor}

도 1은 일반적인 CMOS 이미지 센서의 픽셀 어레이 영역 및 주변 회로 영역을 개략적으로 도시하는 단면도이다.1 is a cross-sectional view schematically showing a pixel array region and a peripheral circuit region of a general CMOS image sensor.

도 2a 내지 2e는 도 1 에 도시된 CMOS 이미지 센서의 캐비티 형성 공정을 도시하는 단면도이다.2A to 2E are sectional views showing the cavity forming process of the CMOS image sensor shown in FIG.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 CMOS 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.3A to 3F are cross-sectional views illustrating a manufacturing method of a CMOS image sensor according to an exemplary embodiment of the present invention in a process sequence.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100: 기판 110: 소자 분리막100: substrate 110: device isolation film

120: 포토다이오드 130, 140: 트랜지스터들120: photodiode 130, 140: transistors

200: 절연막 300a, 300b: 배선층200: insulating film 300a, 300b: wiring layer

410, 420, 430: 층간 절연막 500: 광투과부410, 420, and 430: interlayer insulating film 500: light transmitting portion

600: 컬러 필터600: color filter

본 발명은 CMOS 이미지 센서의 제조 방법으로서, 더욱 상세하게는, 다층 배선을 포함하는 CMOS 이미지 센서의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a CMOS image sensor, and more particularly, to a method for manufacturing a CMOS image sensor including a multilayer wiring.

최근 디지털 카메라는 종래의 필름 카메라를 대체하면서 카메라 자체 또는 휴대폰과 같은 다른 디지털 제품에 결합되면서 광범위하게 상용화되고 있으며, 점차적으로 고화질과 동시에 소형화 및 경량화에 대한 요구가 증가하고 있다. 디지털 카메라을 구현하기 위한 고체 촬상 소자로서 CCD(charge coupled device) 또는 CMOS(complimentary metal oxide semiconductor) 이미지 센서가 사용되고 있다. Recently, digital cameras are being widely commercialized as they replace conventional film cameras and are combined with other digital products such as cameras or mobile phones, and the demand for miniaturization and light weight is increasing at the same time. As a solid-state imaging device for implementing a digital camera, a charge coupled device (CCD) or a complementary metal oxide semiconductor (CMOS) image sensor is used.

고체 촬상 소자 중 CMOS 이미지 센서는 통상의 반도체 초미세 공정을 이용할 수 있기 때문에 고화질 구현이 가능하고, 단일 전원의 저전압, 저소비전력, 그리고 여러 가지 기능을 수행하는 주변 회로를 단일 칩으로 집적할 수 있기 때문에 소형화 및 경량화에 유리한 이점이 있다. 이와 같은 이점 때문에, CMOS 이미지 센서는 디지털 카메라와 같은 전자 광학 제품에 광범위하게 적용되고 있다.CMOS image sensor among solid-state imaging devices can use high-definition semiconductor process to achieve high image quality, and integrate low voltage, low power consumption, and peripheral circuits that perform various functions on a single chip. Therefore, there is an advantage in miniaturization and light weight. Because of these advantages, CMOS image sensors are widely used in electro-optical products such as digital cameras.

CMOS 이미지 센서는 일반적으로 복수의 단위 픽셀들로 이루어진 픽셀 어레이 영역과 상기 픽셀 어레이를 구동하기 위한 주변 회로 영역이 배치된다. 상기 단위 픽셀은 수광부인 포토다이오드 영역과 상기 포토다이오드와 연결된 하나 이상의 트랜지스터 영역으로 이루어진다. 트랜지스터 영역에는, 상기 포토다이오드에서 생성된 전하를 플로팅 확산 영역으로 운송하는 트랜스퍼 트랜지스터, 플로팅 확산 영역에 저장되어 있는 전하를 주기적으로 리셋시키는 리셋 트랜지스터, 소스 팔로워 버퍼 증폭 역할을 하며, 상기 플로팅 확산 영역에 충전된 전하에 따른 신호를 버퍼링하는 드라이브 트랜지스터 그리고 상기 단위 픽셀을 선택하기 위한 스위치 역할 을 하는 셀렉트 트랜지스터가 배치될 수 있다. In general, a CMOS image sensor includes a pixel array region consisting of a plurality of unit pixels and a peripheral circuit region for driving the pixel array. The unit pixel includes a photodiode region, which is a light receiving unit, and one or more transistor regions connected to the photodiode. In the transistor region, a transfer transistor for transporting charges generated by the photodiode to the floating diffusion region, a reset transistor for periodically resetting the charge stored in the floating diffusion region, and a source follower buffer amplification function, Drive transistors for buffering signals according to charged charges and select transistors serving as switches for selecting the unit pixels may be disposed.

도 1은 일반적인 CMOS 이미지 센서의 픽셀 어레이 영역 및 주변 회로 영역을 개략적으로 도시하는 단면도이다.1 is a cross-sectional view schematically showing a pixel array region and a peripheral circuit region of a general CMOS image sensor.

도 1을 참조하면, CMOS 이미지 센서는 픽셀 어레이 영역과 주변 회로 영역을 갖는 반도체 기판(10)을 구비한다. 반도체 기판(10)에는, 활성 영역을 한정하는 소자 분리막(11)이 형성된다. 반도체 기판의 포토다이오드 영역에는 PN 접합 다이오드가 형성되고, 트랜지스터 영역에는 PN 접합 다이오드로부터 발생되는 전류 신호를 처리하기 위한 복수의 트랜지스터가 형성될 수 있다. 주변 회로 영역에도 픽셀 어레이를 구동하기 위한 구동 소자로서 복수의 트랜지스터가 형성될 수 있다. 포토다이오드 및 이들 트랜지스터 상에 이들을 절연시키는 절연막이 형성되고, 절연막 상에는 트랜지스터와 전기적으로 연결된 적어도 하나 이상의 배선층과 이 배선층을 절연시키기 위한 층간 절연막이 배선층 사이에 형성될 수 있다.Referring to FIG. 1, a CMOS image sensor includes a semiconductor substrate 10 having a pixel array region and a peripheral circuit region. In the semiconductor substrate 10, an element isolation film 11 defining an active region is formed. A PN junction diode may be formed in the photodiode region of the semiconductor substrate, and a plurality of transistors for processing a current signal generated from the PN junction diode may be formed in the transistor region. In the peripheral circuit region, a plurality of transistors may be formed as driving elements for driving the pixel array. An insulating film for insulating them is formed on the photodiode and these transistors, and at least one wiring layer electrically connected to the transistor and an interlayer insulating film for insulating the wiring layer may be formed on the insulating film.

일반적으로, CMOS 이미지 센서에 있어서, 광감도를 증가시키기 위하여, 포토다이오드 영역 상에 형성된 절연막의 일부와 층간 절연막을 제거하여 캐비티를 한정하고, 캐비티 내에 단일한 굴절률을 갖는 광투과 재료로 이루어진 광투과부를 형성한다. 만약 포토다이오드 영역 상에 서로 다른 굴절률을 갖는 절연막 및 층간 절연막이 제거되지 않고 존재한다면, 포토다이오드 영역에 조사되는 광은 그 입사 경로를 따라 반사되거나 흡수되어 조사된 광의 일부만이 포토다이오드에 도달하게 된다. 이 경우, 광감도가 저감될 수 있으므로, 통상적인 CMOS 이미지 센서는 포토다이오드 영역 상에 캐비티를 포함한다.In general, in a CMOS image sensor, in order to increase light sensitivity, a portion of an insulating film formed on a photodiode region and an interlayer insulating film are removed to define a cavity, and a light transmitting portion made of a light transmitting material having a single refractive index in the cavity is defined. Form. If the insulating film and the interlayer insulating film having different refractive indices are not removed on the photodiode region, the light irradiated to the photodiode region is reflected or absorbed along the incident path so that only a portion of the irradiated light reaches the photodiode. . In this case, since the photosensitivity can be reduced, a conventional CMOS image sensor includes a cavity on the photodiode region.

도 2a 내지 2e는 도 1 에 도시된 CMOS 이미지 센서의 캐비티 형성 공정을 도시하는 단면도이다. 2A to 2E are sectional views showing the cavity forming process of the CMOS image sensor shown in FIG.

도 2a를 참조하면, 상술한 바와 같이, 픽셀 어레이 영역 및 주변 회로 영역을 구비하는 반도체 기판(10) 상에 포토다이오드(12)와 트랜지스터들(13, 14)을 형성하고, 포토다이오드(12)와 트랜지스터(13, 14) 상에 절연막(10)을 형성한다. 이후, 배선 공정과 층간 절연막 형성 공정을 반복하여 반도체 기판(10) 상에 하나 이상의 배선층(31, 32, 33)과 이들 배선층(31, 32, 33)을 절연하기 위한 층간 절연막(41, 42, 43)으로 이루어진 배선 구조를 완성한다. Referring to FIG. 2A, as described above, the photodiode 12 and the transistors 13 and 14 are formed on the semiconductor substrate 10 including the pixel array region and the peripheral circuit region, and the photodiode 12 is formed. The insulating film 10 is formed on the transistors 13 and 14. Subsequently, the wiring process and the interlayer insulating film forming process are repeated to insulate the one or more wiring layers 31, 32, and 33 and the wiring layers 31, 32, and 33 on the semiconductor substrate 10. 43) to complete the wiring structure.

도 2b를 참조하면, 후술하는 캐비티(도 2c의 C)를 형성하기 위하여, 먼저 픽셀 어레이 영역 상에 존재하는 불필요한 층간 절연막(43), 예를 들면 주변 회로 영역의 배선 공정시 함께 증착된 층간 절연막(43)을 제거할 수 있다. 도시된 바와 같이, 주변 회로 영역과 픽셀 어레이 영역에 존재하는 배선층(30a, 30b)의 개수가 다른 경우, 주변 회로 영역과 픽셀 어레이 영역의 상부 표면 사이에 단차(S)가 발생할 수 있다. Referring to FIG. 2B, in order to form a cavity (C of FIG. 2C) to be described later, an unnecessary interlayer insulating layer 43 existing on the pixel array region, for example, an interlayer insulating layer deposited together during the wiring process of the peripheral circuit region. (43) can be removed. As shown, when the number of the wiring layers 30a and 30b in the peripheral circuit region and the pixel array region are different, a step S may occur between the peripheral circuit region and the upper surface of the pixel array region.

도 2c를 참조하면, 당해 기술분야에 잘 알려진 바와 같이, 포토리소그래피 공정에 의해 소정의 마스크 패턴을 형성하고, 플라즈마에 의한 건식 식각 공정을 수행하여, 포토다이오드 영역 상에 층간 절연막(41, 42)을 관통하는 캐비티(C)를 형성한다.Referring to FIG. 2C, as is well known in the art, a predetermined mask pattern is formed by a photolithography process and a dry etching process by plasma is performed to form interlayer insulating films 41 and 42 on the photodiode region. A cavity C penetrating the through is formed.

도 2d를 참조하면, 캐비티(C)를 매립하도록 층간 절연막(42, 43) 상에 광투 과 재료층(50L1)을 스핀 코팅 공정에 의해 코팅한다. Referring to FIG. 2D, the light transmitting material layer 50L 1 is coated on the interlayer insulating layers 42 and 43 to fill the cavity C by a spin coating process.

도 2e를 참조하면, 층간 절연막(42)의 표면이 노출될 때까지 플라즈마 식각에 의한 에치백 공정을 수행하여, 캐비티(C) 내의 광투과 재료층(50L1)에 대한 평탄화 공정을 수행하여 광투과부(50)를 형성한다. 주변 회로 영역의 층간 절연막(43)에 의한 단차(S) 때문에, 코팅된 광투과 재료층(50L1)은 위치에 따라 두께가 다를 수 있다. 예를 들면, 단차(S)가 존재하는 영역에서 광투과 재료층(50L1)의 두께(t)는 다른 위치에 비하여 더 큰 두께(h)를 가질 수 있다. 이로 인하여, 상기 에치백 공정 후에 단차(S)가 존재하는 영역 상에 광투과 재료층의 일부(R)가 잔류할 수 있다.Referring to FIG. 2E, an etch back process by plasma etching is performed until the surface of the interlayer insulating layer 42 is exposed to perform a planarization process on the light transmitting material layer 50L 1 in the cavity C. The transmission part 50 is formed. Because of the step S caused by the interlayer insulating film 43 in the peripheral circuit region, the coated light transmissive material layer 50L 1 may vary in thickness depending on the location. For example, in the region where the step S is present, the thickness t of the light transmitting material layer 50L1 may have a larger thickness h than other positions. For this reason, a part R of the light transmitting material layer may remain on the region where the step S exists after the etch back process.

도 2f를 참조하면, 이와 같이 층간 절연막(42) 상에 광투과 재료층이 잔류하는 것을 방지하기 위해 에치백 공정을 초과 수행할 수 있다. 이때, 캐비티(50) 내의 광투과부(50')가 상대적으로 과도하게 식각되어, 캐비티(C) 내의 광투과부(50')의 표면은 오목한 형상을 가질 수 있다. 이와 같은 오목한 형상은 후속하는 컬러 필터(60)의 굴곡 현상을 초래하므로 바람직하지 못하다.Referring to FIG. 2F, an etch back process may be performed to prevent the light transmitting material layer from remaining on the interlayer insulating layer 42. At this time, the light transmitting portion 50 'in the cavity 50 is excessively etched, so that the surface of the light transmitting portion 50' in the cavity C may have a concave shape. Such a concave shape is undesirable because it leads to a bending phenomenon of the subsequent color filter 60.

도 2g를 참조하면, 상술한 에치백 공정에 의해 광투과부(50')에 오목한 표면 형상이 초래되는 것을 방지하기 위해 다시 추가로 광투과 재료층(50L2)을 미소 두께만큼 코팅한다. 이와 같이, 광투과부(50')가 완성되면, 광투과부(50') 표면 상에 컬러 필터(60)를 형성한다.Referring to FIG. 2G, the light transmitting material layer 50L 2 is further coated by a small thickness to prevent the concave surface shape from being caused by the etchback process described above. As such, when the light transmitting portion 50 'is completed, the color filter 60 is formed on the surface of the light transmitting portion 50'.

상술한 바와 같이 캐비티(C)에 광투과부(50') 및 컬러 필터(60)를 형성하는 종래의 공정은 평탄화 공정과 광투과 재료층을 미소 두께만큼 다시 코팅하는 공정으로 이루어지는데, 이와 같은 공정들은 실제 적용시 재현성이 확보되지 않는 문제점이 있다. 이로 인하여, 생산되는 CMOS 이미지 센서에서는 그 제품마다 광 감도 및 색 재현성에 편차가 발생하기 때문에, 품질 관리가 어려운 문제점이 있다.As described above, the conventional process of forming the light transmitting portion 50 'and the color filter 60 in the cavity C includes a planarization process and a process of recoating the light transmitting material layer by a small thickness. They have a problem that reproducibility is not secured in actual application. For this reason, in the CMOS image sensor produced, variations in light sensitivity and color reproducibility occur for each product, and thus, quality control is difficult.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 캐비티 내에 광투과부를 형성하기 위하여, 공정 재현성이 우수한 평탄화 공정을 제공하고, 이로 인하여, 균일한 품질을 갖는 CMOS 이미지 센서를 제조할 수 있는 CMOS 이미지 센서의 제조 방법을 제공하는 것이다.Accordingly, the technical problem to be achieved by the present invention is to provide a planarization process having excellent process reproducibility, in order to form a light transmitting part in the cavity, and thus, to provide a CMOS image sensor having a uniform quality. It is to provide a manufacturing method.

상기 기술적 과제를 달성하기 위한 본 발명에 일실시예에 따른 CMOS 이미지 센서의 제조 방법은, 픽셀 어레이 영역 및 주변 회로 영역을 구비하는 기판을 준비한다, 상기 픽셀 어레이 영역의 기판 상에 포토다이오드 및 하나 이상의 제 1 트랜지스터를 형성하고, 상기 주변 회로 영역 상에 하나 이상의 제 2 트랜지스터를 형성한다. 이후, 상기 픽셀 어레이 영역 및/또는 상기 주변 회로 영역 상에, 상기 포토다이오드, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 어느 하나 또는 이들의 조합인 트랜지스터를 덮는 절연막을 형성한다. 상기 픽셀 어레이 영역 및 상기 주변 회로 영역에 상기 트랜지스터들에 전기적으로 연결되는 하나 이상의 제 1 배선층 및 상기 제 1 배선층을 절연시키는 제 1 층간 절연막을 형성한다. According to one or more exemplary embodiments, a method of manufacturing a CMOS image sensor includes preparing a substrate having a pixel array region and a peripheral circuit region. A photodiode and one substrate on the substrate of the pixel array region are provided. One or more first transistors are formed, and one or more second transistors are formed on the peripheral circuit region. Then, an insulating film is formed on the pixel array region and / or the peripheral circuit region to cover a transistor which is any one or a combination of the photodiode, the first transistor, and the second transistor. Forming at least one first wiring layer electrically connected to the transistors and a first interlayer insulating layer insulating the first wiring layer in the pixel array region and the peripheral circuit region.

이후, 상기 포토다이오드 상에 형성된 상기 제 1 층간 절연막을 식각하여, 상기 포토다이오드 상에 캐비티를 한정하고, 상기 제 1 층간 절연막 상에 상기 캐비티를 매립하는 광투과 재료층을 형성한다. 본 발명의 일부 실시예에서는, 상기 캐비티를 한정할 때, 상기 절연막의 일부를 더 식각하여 광투과율을 증가시킬 수 있다.Thereafter, the first interlayer insulating layer formed on the photodiode is etched to define a cavity on the photodiode and to form a light transmitting material layer filling the cavity on the first interlayer insulating layer. In some embodiments of the present disclosure, when defining the cavity, a portion of the insulating layer may be further etched to increase light transmittance.

다음으로, 상기 제 1 층간 절연막의 표면이 노출될 때까지 상기 광투과 재료층을 평탄화하여 광투과부를 형성하다. 이와 같이 광투과부의 평탄화가 완료된 다음에, 상기 주변 회로 영역의 제 1 층간 절연막 상에, 하나 이상의 제 2 배선층 및 상기 제 2 배선층을 절연시키기 위한 하나 이상의 제 2 층간 절연막을 형성한다.Next, the light transmitting material layer is planarized to form a light transmitting part until the surface of the first interlayer insulating film is exposed. After the planarization of the light transmitting part is completed as described above, one or more second interlayer insulating films are formed on the first interlayer insulating film of the peripheral circuit region to insulate the one or more second wiring layers and the second wiring layers.

본 발명의 실시예에서는, 상기 제 2 배선층 및 상기 제 2 절연층을 형성하는 동안 상기 픽셀 어레이 영역 상에 증착된 제 2 층간 절연막을 제거하여 상기 광투과부의 상부 표면을 노출시키는 단계를 더 수행할 수 있다. 이로 인해, 노출된 상기 광투과부의 상부 표면 상에 컬러 필터를 형성하는 단계를 더 수행한다.In example embodiments, the method may further include exposing an upper surface of the light transmitting part by removing the second interlayer insulating layer deposited on the pixel array region while forming the second wiring layer and the second insulating layer. Can be. To this end, the step of forming a color filter on the exposed upper surface of the light transmitting portion is further performed.

상기 제 2 층간 절연막의 식각 공정으로부터 상기 광투과부의 상부 표면을 보호하기 위하여, 본 발명의 일부 실시예에서는, 상기 제 2 층간 절연막이 상기 광투과 재료층과 식각 선택비를 갖는 재료로 이루어질 수 있다. 또한 본 발명의 다른 실시예에서는, 상기 제 1 층간 절연막과 상기 제 2 층간 절연막 사이에 식각 저지막을 형성할 수도 있다.In some embodiments of the present disclosure, the second interlayer insulating layer may be formed of a material having an etch selectivity with respect to the light transmitting material layer in order to protect the upper surface of the light transmitting portion from the etching process of the second interlayer insulating layer. . In another embodiment of the present invention, an etch stop layer may be formed between the first interlayer insulating film and the second interlayer insulating film.

본 발명의 실시예에 있어서, 상기 광투과 재료층은 실리콘 산화물 또는 실리콘 질화물일 수 있다. 이들 광투과 재료층은, 화학기계적연마 공정(chemical mechanical polishing) 또는 플라즈마에 의한 에치백 공정에 의해 평탄화될 수 있 다.In an embodiment of the present invention, the light transmitting material layer may be silicon oxide or silicon nitride. These light transmissive material layers can be planarized by a chemical mechanical polishing process or an etch back process by plasma.

본 발명의 실시예에 따르면, 주변 회로 영역의 배선 구조가 완성되기 이전에 광투과부 형성을 위한 평탄화 공정이 수행되어 픽셀 어레이 영역과 주변 회로 영역 사이에 단차가 존재하지 않아, 균일한 상부 표면을 갖는 광투과부를 제공할 수 있게 된다. 그에 따라, 광투과부의 상부 표면 상에 정확한 크기와 형상으로 한정된 컬러 필터를 제공할 수 있게 되어, 균일한 품질을 갖는 CMOS 이미지 센서를 제공할 수 있다.According to the exemplary embodiment of the present invention, before the wiring structure of the peripheral circuit region is completed, a planarization process for forming the light transmitting portion is performed so that there is no step between the pixel array region and the peripheral circuit region, thereby having a uniform upper surface. It is possible to provide the light transmitting portion. Accordingly, it is possible to provide a color filter defined with a precise size and shape on the upper surface of the light transmitting portion, thereby providing a CMOS image sensor having a uniform quality.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.The embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art, and the following examples can be modified in various other forms, and the scope of the present invention is It is not limited to an Example. In the following description, when a layer is described as being on top of another layer, it may be present directly on top of another layer, with a third layer interposed therebetween. In addition, the thickness or size of each layer in the drawings is exaggerated for convenience and clarity, the same reference numerals in the drawings refer to the same elements. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various members, parts, regions, layers, and / or parts, these members, parts, regions, layers, and / or parts are defined by these terms. It is obvious that not. These terms are only used to distinguish one member, part, region, layer or portion from another region, layer or portion. Thus, the first member, part, region, layer or portion, which will be discussed below, may refer to the second member, component, region, layer or portion without departing from the teachings of the present invention.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 CMOS 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다. 3A to 3F are cross-sectional views illustrating a manufacturing method of a CMOS image sensor according to an exemplary embodiment of the present invention in a process sequence.

도 3a를 참조하면, 픽셀 어레이 영역 및 주변 회로 영역을 구비하는 반도체 기판을 준비한다. 얕은 트랜치 절연막(STI) 형성 공정 등에 의해 이들 영역을 한정하는 소자 분리막(110)을 형성한다.Referring to FIG. 3A, a semiconductor substrate having a pixel array region and a peripheral circuit region is prepared. A device isolation film 110 defining these regions is formed by a shallow trench insulating film (STI) forming process or the like.

픽셀 어레이 영역은 수광부인 포토다이오드(120)가 형성되는 포토다이오드 영역과 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터 및 셀렉트 트랜지스터와 같은 제 1 트랜지스터들(130)이 형성되는 트랜지스터 영역으로 이루어진 복수의 단위 픽셀이 배치되는 영역이다. 주변 회로 영역은 상기 픽셀 어레이 영역의 트랜지스터들을 구동하기 위한 제 2 트랜지스터(140) 등의 주변 회로가 배치되는 영역이다. 본 발명의 일부 실시예에서, 제 1 트랜지스터(130)와 제 2 트랜지스터(140)는 동일한 공정에 의해 동시에 형성될 수도 있다.The pixel array region includes a plurality of unit pixels including a photodiode region in which the photodiode 120, which is a light receiving unit, and a transistor region in which the first transistors 130, such as a transfer transistor, a reset transistor, a drive transistor, and a select transistor, are formed. It is an area to be arranged. The peripheral circuit region is a region where peripheral circuits such as the second transistor 140 for driving the transistors of the pixel array region are disposed. In some embodiments of the present invention, the first transistor 130 and the second transistor 140 may be simultaneously formed by the same process.

이후, 상기 픽셀 어레이 영역 또는 상기 주변 회로 영역 상에, 포토다이오드(120) 및 제 1 트랜지스터(130)를 덮는 절연막(200)을 형성한다. 상기 주변 회로 영역의 제 2 트랜지스터(140)에도 이를 덮는 절연막(200)을 형성한다. 본 발명 의 일부 실시예에서, 절연막(200)은 픽셀 어레이 영역과 주변 회로 영역의 포토다이오드(120), 제 1 트랜지스터들(130) 및 제 2 트랜지스터들(140)을 모두 덮도록 단일한 절연막 형성 공정에 의해 증착될 수 있다.Thereafter, an insulating film 200 covering the photodiode 120 and the first transistor 130 is formed on the pixel array region or the peripheral circuit region. An insulating layer 200 covering the second transistor 140 in the peripheral circuit region is also formed. In some embodiments of the present invention, the insulating film 200 forms a single insulating film to cover all of the photodiode 120, the first transistors 130, and the second transistors 140 in the pixel array region and the peripheral circuit region. Can be deposited by a process.

절연막(200) 상에, 절연막(200) 및/또는 제 1 층간 절연막(410, 420)을 관통하는 비아 플러그 등에 의해 트랜지스터들(130, 140)에 연결되는 제 1 배선층(300a, 300b)과 제 1 배선층(300a, 300b)를 절연시키는 제 1 층간 절연막(410, 420)을 형성하는 공정을 적어도 한번 이상 반복하여 픽셀 어레이 영역의 배선 구조를 완성한다. 본 명세서에서 사용되는 바와 같이, 제 1 배선층(300a)은 픽셀 어레이 영역에 배치되고, 픽셀 어레이 영역의 배선 구조를 완성시키는 최상위 배선층(320)까지의 모든 배선(310, 320)을 포함하는 배선층을 지칭한다. 본 발명의 일부 실시예에서, 제 1 배선층(300a)의 형성시, 주변 회로 영역 상에도 동시에 층간 절연막(410, 420))과 트랜지스터(140)에 전기적으로 연결되는 배선층(300b의 310 및 320)을 형성할 수 있다.The first wiring layers 300a and 300b connected to the transistors 130 and 140 by via plugs or the like penetrating through the insulating film 200 and / or the first interlayer insulating films 410 and 420. The process of forming the first interlayer insulating films 410 and 420 that insulate the first wiring layers 300a and 300b is repeated at least once to complete the wiring structure of the pixel array region. As used herein, the first wiring layer 300a is disposed in the pixel array region and includes a wiring layer including all the wirings 310 and 320 up to the top wiring layer 320 for completing the wiring structure of the pixel array region. Refers to. In some embodiments of the present invention, when the first wiring layer 300a is formed, the wiring layers 300b and 310 of the wiring layers 300b electrically connected to the transistor 140 and the interlayer insulating films 410 and 420 simultaneously on the peripheral circuit region. Can be formed.

도 3b를 참조하면, 픽셀 어레이 영역의 포토다이오드(120) 상에 형성된 제 1 층간 절연막(410, 420)을 식각하여, 포토다이오드(120) 상에 캐비티(C)를 한정한다. 캐비티(C)는 당해 분야에 잘 알려진 바와 같은 플라즈마 건식 식각 공정에 의해 형성할 수 있다. 캐비티(C)를 형성하기 위한 식각 공정에서, 절연막(200)의 일부를 더 식각하여 포토다이오드에 입사되는 광투과율을 더 증가시킬 수도 있다.Referring to FIG. 3B, the first interlayer insulating layers 410 and 420 formed on the photodiode 120 in the pixel array region are etched to define the cavity C on the photodiode 120. Cavity C may be formed by a plasma dry etching process as is well known in the art. In the etching process for forming the cavity C, a portion of the insulating film 200 may be further etched to further increase the light transmittance incident on the photodiode.

도 3c를 참조하면, 캐비티(C)를 매립하도록 제 1 층간 절연막(420) 상에 광투과 재료층을 코팅한다. 이후, 제 1 층간 절연막(420)의 상부 표면이 노출될 때까지 상기 광투과 재료층을 평탄화하여 광투과부(500)를 형성할 수 있다. 상기 광투과 재료층은 화학기계적연마 공정 또는 플라즈마에 의한 에치백 공정에 의해 평탄화될 수 있다.Referring to FIG. 3C, a light transmitting material layer is coated on the first interlayer insulating layer 420 to fill the cavity C. Referring to FIG. Thereafter, the light transmitting material layer may be planarized to form the light transmitting part 500 until the upper surface of the first interlayer insulating layer 420 is exposed. The light transmitting material layer may be planarized by a chemical mechanical polishing process or an etch back process by plasma.

본 발명의 일부 실시예에서, 상기 광투과 재료층은 실리콘 산화물 또는 실리콘 질화물일 수 있으며, 화학기상증착법에 의해 형성될 수 있다. 또한, 본 발명의 다른 실시예에서, 광투과 재료층은 유기 고분자 화합물로 이루어질 수 있다. 예를 들면, 상기 광투과 재료층은 Cytop™ (Asahi Glass Company)이라는 환 구조를 갖는 불소계 고분자, 또는 PMMA (polymethyl methacrylate) 계열의 고분자로 이루어질 수도 있다.In some embodiments of the present invention, the light transmitting material layer may be silicon oxide or silicon nitride, and may be formed by chemical vapor deposition. In another embodiment of the present invention, the light transmitting material layer may be made of an organic polymer compound. For example, the light transmitting material layer may be made of a fluorine-based polymer having a ring structure called Cytop ™ (Asahi Glass Company), or a polymer of a polymethyl methacrylate (PMMA) series.

도 3d를 참조하면, 상술한 바와 같이 광투과부(500)를 형성한 후, 주변 회로 영역의 제 1 층간 절연막(420) 상에 하나 이상의 제 2 배선층(330)과 제 2 배선층(330)을 절연시키는 제 2 층간 절연막(430)을 형성할 수 있다. 제 2 층간 절연막(430)에 제 2 배선층(330)의 표면 일부를 노출시키는 개구부를 형성하여 접속 패드(340)을 형성할 수 있다.Referring to FIG. 3D, after forming the light transmitting unit 500 as described above, at least one second wiring layer 330 and the second wiring layer 330 are insulated on the first interlayer insulating layer 420 of the peripheral circuit region. The second interlayer insulating film 430 may be formed. The connection pad 340 may be formed by forming an opening in the second interlayer insulating layer 430 to expose a portion of the surface of the second wiring layer 330.

도시하지는 않았으나, 본 발명의 일부 실시예에서, 제 2 층간 절연막(430)을 형성하기 전에 광투과부(500) 및 제 1 층간 절연막(420)의 표면 상에 식각 저지막을 더 형성함으로써, 후속하는 픽셀 어레이 영역 상의 제 2 절연막(430) 제거 공정에서 광투과부(500)의 표면을 보호할 수 있다. 본 발명의 다른 실시예에서는, 제 2 층간 절연막(430)으로 상기 광투과 재료층과 식각 선택비를 갖는 재료를 이용할 수도 있다. 예를 들면, 상기 광투과 재료층이 실리콘 질화물인 경우, 제 2 층간 절연막(430)은 실리콘 산화막을 사용할 수 있다. 또한, 그 역의 경우도 가능하다.Although not shown, in some embodiments of the present invention, the etch stop layer is further formed on the surfaces of the light transmitting part 500 and the first interlayer insulating layer 420 before the second interlayer insulating layer 430 is formed, thereby forming a subsequent pixel. The surface of the light transmitting part 500 may be protected in the process of removing the second insulating layer 430 on the array region. In another embodiment of the present invention, a material having an etch selectivity with the light transmitting material layer may be used as the second interlayer insulating film 430. For example, when the light transmitting material layer is silicon nitride, the second interlayer insulating film 430 may use a silicon oxide film. The reverse is also possible.

도 3e를 참조하면, 주변 회로 영역의 배선 구조(300b)가 완성된 후, 포토다이오드에 입사되는 광에 대한 불필요한 광경로의 증가를 방지하기 위하여, 픽셀 어레이 영역 상에 형성된 제 2 층간 절연막(430)을 제거하여 광투과부(500)의 상부 표면을 노출시킬 수 있다. 제 2 층간 절연막(430)은 상술한 식각 저지막까지 플라즈마 건식 식각에 의해 보호될 수 있다.Referring to FIG. 3E, after the wiring structure 300b of the peripheral circuit region is completed, the second interlayer insulating layer 430 formed on the pixel array region in order to prevent an unnecessary increase of an optical path for light incident on the photodiode. ) May be removed to expose the top surface of the light transmitting part 500. The second interlayer insulating layer 430 may be protected by plasma dry etching up to the above-described etch stop layer.

도 3f를 참조하면, 노출된 광투과부(500)의 상부 표면 상에 컬러 필터(600)를 형성할 수 있다. 본 발명의 실시예에 따르면, 주변 회로 영역의 배선 구조(300b)가 완성되기 이전에 광투과부(500) 형성을 위한 평탄화 공정이 수행되어 픽셀 어레이 영역과 주변 회로 영역 사이에 단차가 존재하지 않아, 균일한 상부 표면을 갖는 광투과부(500)를 제공할 수 있게 된다. 균일한 상부 표면을 갖는 광투과부(500) 상에 컬러 필터(600)가 형성되므로 오목한 형상을 갖는 컬러 필터(600)가 아닌 정확한 크기와 형상으로 한정된 컬러 필터(600)를 제공할 수 있게 된다. Referring to FIG. 3F, a color filter 600 may be formed on the upper surface of the exposed light transmitting part 500. According to the exemplary embodiment of the present invention, before the wiring structure 300b of the peripheral circuit region is completed, a planarization process for forming the light transmitting part 500 is performed, so that there is no step between the pixel array region and the peripheral circuit region. It is possible to provide the light transmitting portion 500 having a uniform top surface. Since the color filter 600 is formed on the light transmitting part 500 having the uniform upper surface, the color filter 600 may be provided that is limited to the exact size and shape instead of the color filter 600 having the concave shape.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and alterations are possible within the scope without departing from the technical spirit of the present invention, which are common in the art. It will be apparent to those who have knowledge.

본 발명의 CMOS 이미지 센서의 제조 방법은, 주변 회로 영역의 배선 구조가 완성되기 이전에, 픽셀 어레이 영역의 배선 구조를 완성하고 광투과부(500) 형성을 위한 캐비티 형성 공정 및 광투과 재료층의 평탄화 공정을 수행하여, 픽셀 어레이 영역과 주변 회로 영역 사이에 단차를 제거한다. 이로 인하여, 평탄화 공정에 의해 제공되는 광투과부(500)는 균일한 상부 표면을 가질 수 있으며, 이 경우 공정 재현성이 뛰어난 화학기계적 연마 공정을 적용할 수 있으므로, 균일한 품질을 갖는 CMOS 이미지 센서를 제공할 수 있다.In the method for manufacturing a CMOS image sensor of the present invention, before the wiring structure of the peripheral circuit region is completed, the cavity formation process for forming the light transmitting portion 500 and the planarization of the light transmitting material layer are completed before the wiring structure of the pixel array region is completed. The process is performed to eliminate the step between the pixel array region and the peripheral circuit region. As a result, the light transmitting unit 500 provided by the planarization process may have a uniform upper surface, and in this case, a chemical mechanical polishing process having excellent process reproducibility may be applied, thereby providing a CMOS image sensor having a uniform quality. can do.

Claims (9)

픽셀 어레이 영역 및 주변 회로 영역을 구비하는 기판을 제공하는 단계;Providing a substrate having a pixel array region and a peripheral circuit region; 상기 픽셀 어레이 영역의 기판 상에 포토 다이오드 및 하나 이상의 제 1 트랜지스터를 형성하는 단계;Forming a photodiode and at least one first transistor on a substrate in the pixel array region; 상기 주변 회로 영역 상에 하나 이상의 제 2 트랜지스터를 형성하는 단계;Forming at least one second transistor on the peripheral circuit area; 상기 픽셀 어레이 영역 및 상기 주변 회로 영역 상에, 상기 포토 다이오드, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 하나 이상을 덮는 절연막을 형성하는 단계;Forming an insulating film on at least one of the photodiode, the first transistor, and the second transistor on the pixel array region and the peripheral circuit region; 상기 픽셀 어레이 영역 및 상기 주변 회로 영역에 상기 트랜지스터들에 전기적으로 연결되는 하나 이상의 제 1 배선층 및 상기 제 1 배선층을 절연시키는 제 1 층간 절연막을 형성하는 단계;Forming at least one first wiring layer electrically connected to the transistors and a first interlayer insulating film in the pixel array region and the peripheral circuit region to insulate the first wiring layer; 상기 포토 다이오드 상에 형성된 상기 제 1 층간 절연막을 식각하여, 상기 포토 다이오드 상에 캐비티를 한정하는 단계;Etching the first interlayer insulating film formed on the photodiode to define a cavity on the photodiode; 상기 제 1 층간 절연막 상에 상기 캐비티를 매립하는 광투과 재료층을 형성하는 단계;Forming a light transmissive material layer filling the cavity on the first interlayer insulating film; 상기 제 1 층간 절연막의 표면이 노출될 때까지 상기 광투과 재료층을 평탄화하여 광투과부를 형성하는 단계; 및Forming a light transmitting part by planarizing the light transmitting material layer until the surface of the first interlayer insulating film is exposed; And 상기 주변회로 영역의 제 1 층간 절연막 상에, 하나 이상의 제 2 배선층 및 상기 제 2 배선층을 절연시키기 위한 하나 이상의 제 2 층간 절연막을 형성하는 단계를 포함하는 CMOS 이미지 센서의 제조 방법.Forming at least one second wiring layer and at least one second interlayer insulating film on the first interlayer insulating film in the peripheral circuit area to insulate the at least one second wiring layer and the second wiring layer. 제 1 항에 있어서,The method of claim 1, 상기 캐비티를 한정하는 단계에서, 상기 절연막의 일부를 더 식각하여, 상기 포토 다이오드 상에 캐비티를 한정하는 단계;Defining the cavity, further etching a portion of the insulating film to define a cavity on the photodiode; 제 1 항에 있어서, The method of claim 1, 상기 광투과부의 상부 표면 상에 컬러 필터를 형성하는 단계를 더 포함하는 CMOS 이미지 센서의 제조 방법.And forming a color filter on the upper surface of the light transmitting portion. 제 3 항에 있어서, 상기 컬러 필터를 형성하는 단계 이전에, The method of claim 3, wherein prior to forming the color filter, 상기 제 2 배선층 및 상기 제 2 절연층을 형성하는 단계에 의해 상기 픽셀 어레이 영역 상에 증착된 제 2 층간 절연막을 제거하여 상기 광투과부의 상부 표면을 노출시키는 단계를 포함하는 CMOS 이미지 센서의 제조 방법. Forming a second wiring layer and the second insulating layer to remove the second interlayer insulating film deposited on the pixel array region to expose the upper surface of the light transmitting portion. . 제 1 항에 있어서,The method of claim 1, 상기 제 2 층간 절연막은 상기 광투과 재료층과 식각 선택비를 갖는 재료로 이루어진 CMOS 이미지 센서의 제조 방법.And the second interlayer insulating layer is made of a material having an etch selectivity with the light transmitting material layer. 제 1 항에 있어서,The method of claim 1, 상기 광투과 재료층은 실리콘 산화물 또는 실리콘 질화물인 CMOS 이미지 센서의 제조 방법.And the light transmitting material layer is silicon oxide or silicon nitride. 제 1 항에 있어서,The method of claim 1, 상기 제 1 층간 절연막과 상기 제 2 층간 절연막 사이에 식각 저지막을 형성하는 단계를 더 포함하는 CMOS 이미지 센서의 제조 방법.And forming an etch stop layer between the first interlayer insulating film and the second interlayer insulating film. 제 1 항에 있어서,The method of claim 1, 상기 광투과 재료층은 화학기계적연마 공정(chemical mechanical polishing)에 의해 평탄화되는 CMOS 이미지 센서의 제조 방법.And the light transmitting material layer is planarized by a chemical mechanical polishing process. 제 1 항에 있어서,The method of claim 1, 상기 광투과 재료층은 플라즈마에 의한 에치백 공정에 의해 평탄화되는 CMOS 이미지 센서의 제조 방법.And the light transmitting material layer is planarized by an etch back process by plasma.
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