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KR100816754B1 - 반도체 장치의 패턴 형성 방법 - Google Patents

반도체 장치의 패턴 형성 방법 Download PDF

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KR100816754B1
KR100816754B1 KR1020060098579A KR20060098579A KR100816754B1 KR 100816754 B1 KR100816754 B1 KR 100816754B1 KR 1020060098579 A KR1020060098579 A KR 1020060098579A KR 20060098579 A KR20060098579 A KR 20060098579A KR 100816754 B1 KR100816754 B1 KR 100816754B1
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KR
South Korea
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pattern
insulating film
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mask
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김진호
박재관
곽동화
안수진
박윤문
심재황
박장호
박상용
Original Assignee
삼성전자주식회사
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10P50/71—
    • H10P76/405—
    • H10P76/4085—
    • H10P76/4088—

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 장치의 패턴 형성 방법을 제공한다. 이 방법은 제 1 영역 및 제 2 영역에 신장된 제 1 패턴들과, 제 2 영역에 제 1 패턴들과 교대로 배치된 제 2 패턴들을 형성하고, 상기 제 1 영역에 제 1 패턴들과 교대로 배치된 제 3 패턴을 형성하고, 상기 제 1 내지 제 3 패턴들을 식각마스크로 사용하여 하부막을 형성함으로써, 제 1 패턴에 대응되는 제 1 패턴 세트와, 상기 제 2 패턴 및 제 3 패턴에 대응되어 상기 제 1 패턴 세트와 교대로 배치된 제 2 패턴세트를 형성할 수 있다.

Description

반도체 장치의 패턴 형성 방법{METHOD FOR FORMING PATTERNS OF THE SEMICONDUCTOR DEVICE}
도 1은 일반적인 반도체 장치의 배선을 나타낸 평면도.
도 2a 내지 2d는 본 발명의 제 1 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 3a 내지 도 3g는 본 발명의 제 1 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4b는 본 발명의 제 2 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 5a 내지 도 5e는 본 발명의 제 2 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더 구체적으로는 반도체 장치의 패턴을 형성하기 위한 방법에 관한 것이다.
반도체 장치의 고집적화에 따라, 노광한계 이상의 미세 패턴을 형성할 수 있 는 기술이 요구되고 있다. 최근에는 자기정렬 이중 패턴 기술(SADP; self aligned double patterning)이 개발되어, 제 1 패턴들을 형성하고, 제 1 패턴들 사이에 제 2 패턴을 형성하여 패턴의 피치를 축소할 수 있다.
반도체 메모리 장치에서 셀 영역은 패턴의 피치가 작은 반면, 주변회로 영역은 패턴의 피치가 상대적으로 크다. 따라서, 셀 영역과 주변회로 영역의 패턴들을 연결하는 인터페이스 영역에서 이들 패턴들을 연결하는 구조가 필요하다.
셀 영역과 주변회로 영역을 SADP에 의해 형성하는 경우, 복잡한 주변회로 영역을 디자인하기 위한 추가적인 시간 및 노력이 필요하다. 또한, SADP에 의해 새로이 디자인된 주변회로의 특성을 재 분석하여 보정하는 과정이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 SADP에 의해 형성되는 패턴 영역과 다른 패턴 영역을 연결하는 반도체 장치의 패턴 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 기존의 설계된 패턴에 SADP에 의해 형성된 패턴을 연결할 수 있는 반도체 장치의 패턴 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 SADP를 이용한 패턴 형성 방법을 제공한다. 이 방법은 반도체 기판에 하부막이 형성된 제 1 영역과 제 2 영역을 정의하는 단계를 포함한다. 소정의 피치로 배치되어 상기 제 1 영역 및 상기 제 2 영역에 신장된 제 1 패턴들과, 상기 제 2 영역에 소정의 피치로 가지며 상기 제 1 패턴들과 교대로 배치된 제 2 패턴들을 형성한다. 상기 제 1 패턴 및 상기 제 2 패턴들을 덮고, 상기 제 1 패턴들 사이에 상기 제 1 패턴들과 교대로 배치되어 상기 제 2 패턴들에 대응된 갭 영역을 가지는 스페이서 절연막을 형성한다. 상기 갭 영역들에 각각 제 2 패턴들에 대응되는 제 3 패턴을 형성한다. 상기 제 1 패턴 및 상기 제 2 패턴들 상부, 상기 제 1 패턴과 상기 제 2 패턴 사이 및 상기 제 1 패턴과 상기 제 3 패턴 사이의 스페이서 절연막을 식각하고, 상기 제 2 패턴과 상기 제 3 패턴 사이의 스페이서 절연막을 남긴다. 상기 제 1 내지 제 3 패턴들과 상기 제 2 패턴과 상기 제 3 패턴 사이의 절연막을 식각마스크로 사용하여 하부막을 식각한다.
상기 하부막은 상기 제 1 패턴과, 상기 제 2 패턴 및 제 3 패턴이 연결된 구조에 자기정렬 식각될 수 있다. 그 결과, 상기 하부막의 패턴들은 제 1 패턴에 대응되는 제 1 세트와 상기 제 1 세트와 교대로 배치되고 상기 제 2 패턴 및 상기 제 3 패턴이 연결된 구조에 대응되는 제 2 세트로 구성될 수 있다.
본 발명의 일 실시예에서, 상기 제 2 패턴과 상기 제 3 패턴 사이의 스페이서 절연막은 마스크 패턴을 이용하여 식각으로부터 보호할 수 있다. 예컨대, 상기 제 2 패턴과 상기 제 3 패턴 사이의 스페이서 절연막을 선택적으로 덮는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 상기 스페이서 절연막을 식각함으로써, 상기 제 1 내지 제 3 패턴들 상부와, 상기 제 1 패턴 및 상기 제 2 패턴 사이와, 상기 제 1 패턴 및 상기 제 3 패턴 사이의 스페이서 절연막을 제거하고, 상기 제 2 패턴과 상기 제 3 패턴 사이의 스페이서 절연막은 남길 수 있다.
본 발명의 일 실시예에서, 상기 제 2 패턴과 상기 제 3 패턴의 일부가 중첩되도록 형성함으로써, 상기 제 2 패턴과 상기 제 3 패턴 사이의 스페이서 절연막은 남길 수 있다. 구체적으로, 상기 제 2 패턴의 단부에 해당하는 위치를 소정의 두께를 가지도록 리세스시킨 후, 상기 제 1 패턴 및 상기 제 2 패턴을 형성한다. 그 결과, 상기 제 2 패턴은 리세스된 단부를 가지고, 상기 갭 영역은 상기 리세스된 단부를 포함할 수 있다. 따라서, 상기 제 3 절연막 패턴의 일부분이 상기 리세스된 단부 상에 형성되어, 리세스된 단부와 상기 제 3 절연막 패턴 사이에 개재된 절연막이 스페이서 절연막을 식각한 후에도 남을 수 있다.
본 발명의 실시예들에 있어서, 상기 하부막 상에는 마스크 절연막이 더 형성될 수 있다. 따라서, 상기 제 1 내지 제 3 패턴을 식각마스크로 사용하여 상기 마스크 절연막을 식각함으로써, 마스크 절연막 패턴을 형성할 수 있다. 상기 마스크 절연막 패턴은 상기 제 1 패턴에 대응되는 구조를 가지는 제 1 절연막 패턴 세트와, 제 2 패턴 및 제 3 패턴이 연결된 것에 대응되는 구조를 가지는 제 2 절연막 패턴 세트로 구성될 수 있다. 상기 제 1 절연막 패턴 세트와 상기 제 2 절연막 패턴 세트는 소정의 피치를 가지며, 번갈아 교대로 배치될 수 있다. 상기 하부막은 상기 마스크 절연막 패턴 세트를 식각마스크로 사용하여 자기정렬 식각될 수 있다.
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도 1은 패턴의 피치가 다른 영역의 인터페이스 부분을 나타낸 도면이다.
도 1을 참조하면, 반도체 장치는 필요에 따라서, 패턴의 피치가 영역에 따라 다를 수 있다. 특히, 메모리 장치의 경우 셀 영역과 주변회로 영역에 배치된 패턴의 피치는 현저히 차이가 난다. 예컨대, A 영역은 고집적화를 위해 패턴의 폭 및 피치가 매우 작은 셀 영역일 수 있고, B 영역은 주변회로 영역과 상기 셀 영역을 연결하기 위한 인터페이스 영역, 즉 데코더 영역이 될 수 있다.
A 영역의 패턴 폭 및 피치가 충분히 큰 경우, 제 1 패턴 세트(10) 및 제 2 패턴 세트(20)을 동시에 패터닝할 수 있다. 그러나, 패턴의 폭 및 피치가 축소됨에 따라 제 1 패턴 세트(10)와 제 2 패턴 세트(20)을 동시에 패터닝하기 어려워져, 제 1 패턴 세트(10)와 제 2 패턴 세트(20)은 이중 패터닝 방법을 이용하여 순차적으로 형성할 수 있다.
도 2a 내지 2d는 본 발명의 제 1 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 3a 내지 도 3g는 본 발명의 제 1 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d에서 I-I' 단면은 도 3a 내지 도 3g에서 I 부분에 해당하고, 도 2a 내지 도 2d에서 II-II' 단면은 도 3a 내지 도 3g에서 II 부분에 해당한다. 도 3a 내지 도 3g에서 III 부분은 평면적으로 도시하지는 않았지만, 주변회로 영역의 일부를 나타낸다.
도 2a 및 도 3a를 참조하면, 반도체 기판(50) 상에 하부막을 형성한다. 상기 반도체 기판(50)에는 제 1 영역, 제 2 영역 및 제 3 영역이 미리 정의된다. 제 1 영역은 셀 어레이 영역이 될 수 있으며, 제 2 영역은 셀 어레이 영역과 주변회로 영역의 인터페이스 영역이 될 수 있고, 상기 제 3 영역은 주변회로 영역이 될 수 있다.
이하, 상기 제 1 영역은 셀 어레이 영역, 상기 제 2 영역은 인터페이스 영역, 그리고 상기 제 3 영역은 주변회로 영역인 반도체 장치를 예로써 본 발명의 실시예를 설명한다.
상기 셀 어레이 영역은 메모리 장치의 기억 셀들이 배치되는 영역으로써, 예컨대 전하 트랩형 플래시 기억 장치의 셀 영역이 될 수 있다. 따라서, 상기 제 1 영역(A 영역, I) 및 제 2 영역(B 영역, II)의 하부막은 전하트랩 절연층(52a) 및 상기 전하트랩 절연층(52a) 상에 형성된 제 1 게이트층(54a)을 포함할 수 있고, 주변회로 영역(III)의 하부막은 게이트 절연막(52b) 및 제 2 게이트층(54b)일 수 있다. 상기 제 1 게이트층(54a) 및 상기 제 2 게이트층(54b) 상에는 고전도층(56)이 더 형성될 수 있다. 상기 전하트랩 절연층(52a)은 터널절연막, 전하트랩층 및 블로킹 절연막이 적층된 구조를 가진다. 상기 블로킹 절연막은 상기 터널 절연막보다 유전상수가 높은 물질로 형성되는 것이 바람직하다. 예컨대, 상기 전하트랩 절연층(52a)은 순차적으로 적층된 열산화막, 실리콘질화막 및 알루미늄산화막으로 이루어질 수 있다. 상기 제 1 게이트층(54a)은 상기 블로킹 절연막보다 일함수가 큰 물질로서, 예컨대 금속성 물질인 탄탈럼 질화막일 수 있다. 상기 게이트 절연막(52b)은 실리콘 산화막일 수 있으며, 상기 제 2 게이트층(54b)은 폴리실리콘막일 수 있다. 상기 고전도층(56)은 텅스텐 및/또는 텅스텐 질화막일 수 있다.
상기 하부막 상에 마스크 절연막(58)이 더 형성될 수 있다. 상기 마스크 절 연막(58)은 실리콘산화막으로 형성될 수 있다. 상기 하부막(상기 마스크 절연막(58)이 있는 경우 마스크 절연막) 상에 제 1 패턴(60a) 및 제 2 패턴(60b)을 형성한다. 상기 제 1 패턴(60a)은 소정의 피치로 배치되어 셀 어레이 영역(A 영역) 및 상기 인터페이스 영역(B 영역)에 신장되고, 상기 제 2 패턴(60b)은 상기 인터페이스 영역(B 영역)에 소정의 피치로 배치되되, 상기 제 1 패턴(60a)과 번갈아 교대로 배치된다. 이 때, 주변회로 영역(III 영역)에는 제 4 패턴(62)이 배치될 수 있다.
도 2b 및 도 3b를 참조하면, 상기 반도체 기판의 전면에 스페이서 절연막(64)을 형성한다. 상기 스페이서 절연막(64)은 상기 제 1 패턴(60a), 상기 제 2 패턴(60b) 및 상기 제 4 패턴(62)를 덮는다. 상기 스페이서 절연막(64)은 하부의 굴곡을 따라 반도체 기판을 덮는다. 따라서, 상기 제 1 패턴(60a) 사이에 갭 영역(65)을 가질 수 있다. 상기 반도체 기판에는 복수개의 갭 영역(65)이 형성될 수 있으며, 상기 갭 영역들(65)은 상기 제 1 패턴들(60a)과 교대로 배치되고, 상기 제 2 패턴들(60b)에 대응된다. 즉, 상기 갭 영역들(65)의 경계는 상기 제 1 패턴들(60a) 및 상기 제 2 패턴들(60b)의 측벽에 덮여 연속된 스페이서 절연막으로 한정된다. 도시된 것과 같이, 상기 갭 영역들(65)은 상기 제 1 패턴들(60a)과 평행한 구조를 가질 수 있으며, 그 연속선 상에 상기 제 2 패턴들(60b)이 위치할 수 있다.
도 2c 및 도 3c를 참조하면, 상기 갭 영역들(65) 내에 각각 제 3 패턴(66)을 형성한다. 상기 제 3 패턴들(66)은 상기 제 1 패턴들(60a)과 교대로 배치되고, 상기 제 1 패턴들(60a)와 평행하게 신장될 수 있으며, 상기 제 2 패턴들(60b)에 대응 되어 상기 제 3 패턴들(66)의 연장선 상에 상기 제 2 패턴들(60b)이 배치될 수 있다. 이 때, 주변회로 영역(III)의 제 4 패턴(62) 주변에도 상기 제 3 패턴을 구성하는 물질(66a)이 남아 있을 수 있다.
도 3d를 참조하면, 상기 기판에 제 1 식각마스크 패턴(68)을 형성하여, 상기 주변회로 영역(III)의 제 4 패턴(62) 주변의 물질(66a)을 제거하고, 그 외의 불필요한 영역에서도 상기 제 3 패턴을 구성하는 물질(66a)을 제거할 수 있다.
도 2d 및 도 3e를 참조하면, 상기 제 2 패턴(60b)과 상기 제 3 패턴(66) 사이의 스페이서 절연막(64)을 덮는 제 2 식각마스크 패턴(70)을 형성한다. 상기 제 2 식각마스크 패턴(70)은 포토레지스트 패턴일 수 있다. 상기 제 2 식각마스크 패턴(70)은 상기 제 2 패턴(60b)의 측벽과 상기 제 3 패턴(66)의 측벽 사이에 스페이서 절연막(70r)을 선택적으로 남기기 위해 형성된다. 상기 제 2 식각마스크 패턴(70)을 이용하여, 상기 제 1 패턴(60a), 상기 제 2 패턴(60b) 및 상기 제 3 패턴(66) 상부의 스페이서 절연막을 식각하고, 상기 제 1 패턴(60a)와 상기 제 3 패턴(66) 사이, 상기 제 1 패턴(60a)와 상기 제 2 패턴(60b) 사이의 스페이서 절연막(70)을 식각한다.
상기 스페이서 절연막(70)과 함께 계속해서 상기 마스크 절연막(58)을 식각하여 마스크 절연막 패턴을 형성할 수 있다. 상기 마스크 절연막 패턴은 상기 제 1 패턴(60a)에 자기정렬된 제 1 절연막 패턴 세트(54p1)와, 상기 제 2 패턴(60b) 및 상기 제 3 패턴(66)에 자기정렬된 제 2 절연막 패턴 세트(54p2)를 포함한다. 상기 제 2 절연막 패턴 세트(54p2)는 상기 제 2 패턴(60b)와 상기 제 3 패턴(66), 그리 고 상기 제 2 패턴 및 상기 제 3 패턴 사이의 스페이서 절연막에 정렬되어 연속적인 구조를 가질 수 있다. 이 단계에서, 주변회로 영역(III)에도 상기 제 4 패턴(66a)에 자기정렬된 마스크 절연막 패턴(54p)이 형성될 수 있다.
도 3f를 참조하면, 상기 마스크 절연막의 식각에 계속해서, 상기 하부막을 구성하는 고전도층(56)을 식각할 수 있다. 그 결과, 셀 영역(I) 및 인터페이스 영역(II)에는 제 1 게이트층(54a)의 일부분이 노출되고, 상기 주변회로 영역(III)에는 제 2 게이트층(54b)의 일부분이 노출될 수 있다.
상기 제 1 패턴(60a), 상기 제 2 패턴(60b), 상기 제 3 패턴(66) 및 상기 제 4 패턴(62)은 상기 마스크 절연막(58) 및 상기 스페이서 절연막(70)에 대해 식각선택성을 가질 수 있는 물질로 형성한다. 상기 제 1 패턴(60a), 상기 제 2 패턴(60b), 상기 제 3 패턴(66) 및 상기 제 4 패턴(62)은 상기 제 2 게이트층(54b)과 함께 식각될 수 있는 물질로 형성하는 것이 바람직하다.
도 3g를 참조하면, 상기 마스크 절연막 패턴(54p, 54p1, 54p2)을 식각저지층으로 사용하여 상기 상기 제 2 패턴(60b), 상기 제 3 패턴(66), 상기 제 4 패턴(62) 및 상기 제 2 게이트층(54b)을 식각하여, 상기 주변회로 영역(III)에 주변회로 게이트 패턴(72c)을 형성한다. 이 때, 상기 제 1 게이트층(56b)도 상기 마스크 절연막 패턴(54p, 54p1, 54p2)을 식각정지층으로 사용하여 상기 제 2 게이트층(54b)과 함께 식각하거나, 상기 마스크 절연막 패턴(54p, 54p1, 54p2)를 식각마스크로 사용하여 식각함으로써, 상기 셀 영역(I) 및 상기 인터페이스 영역(II)에 번갈아 교대로 배치된 제 1 셀 게이트 패턴 세트(72a) 및 상기 제 2 셀 게이트 패 턴 세트(72b)를 형성할 수 있다.
결과적으로, 상기 셀 영역(I) 및 상기 인터페이스 영역(II)에는 도 1에 도시된 것과 같이 배선이 배치될 수 있고, 셀 영역(I)의 배선 피치와 인터페이스 영역(II)의 배선 피치가 다르더라도, 서로 연결될 수 있는 구조를 형성할 수 있다.
도 4a 내지 도 4b는 본 발명의 제 2 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 평면도들이다.
도 5a 내지 도 5e는 본 발명의 제 2 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 4a 및 도 5a를 참조하면, 제 1 실시예와 마찬가지로 상기 반도체 기판에 제 1 패턴(60a) 및 제 2 패턴(60b)을 형성한다. 제 2 실시예에서 상기 제 2 패턴(60b)은 리세스된 단부를 가지도록 형성한다. 구체적으로, 상기 제 1 패턴(60a) 및 상기 제 2 패턴(60b)을 형성하기 위한 마스크막(162)을 형성하고, 상기 마스크막(162)에 리세스 영역(110)을 형성하기 위한 제 1 포토레지스트 패턴(161)을 형성한다. 상기 포토레지스트 패턴(161)을 식각마스크로 사용하여 상기 마스크막(162)가 소정두께 잔존하도록 식각하여 상기 리세스 영역(110)을 형성할 수 있다. 상기 리세스 영역(110)은 상기 제 2 패턴(60a)의 단부에 해당하는 위치에 형성한다.
도 4b 및 도 5b를 참조하면, 상기 제 1 포토레지스트 패턴(161)을 제거하고, 상기 제 1 패턴(60a) 및 상기 제 2 패턴(60b), 그리고 상기 제 4 패턴(62)을 패터닝하기 위한 제 2 포토레지스트 패턴(163)을 형성한다. 상기 제 2 포토레지스트 패턴(163)을 식각마스크로 사용하여 상기 마스크막(162)을 식각하여, 상기 제 1 패 턴(60a), 상기 제 2 패턴(60b) 및 상기 제 4 패턴(62)을 형성할 수 있다. 이 때, 상기 제 2 포토레지스트 패턴(163)은 상기 리세스 영역(110)을 덮어, 상기 제 2 패턴(60b)은 리세스된 단부를 가질 수 있다.
도 5c를 참조하면, 제 1 실시예와 같이, 상기 제 1 패턴(60a), 상기 제 2 패턴(60b) 및 상기 제 4 패턴(62)을 덮고 갭 영역을 가지는 스페이서 절연막(70)을 형성하고, 상기 갭 영역에 제 3 패턴(66)을 형성한다. 도시된 것과 같이, 상기 제 2 패턴(60b)는 리세스된 단부(110r)을 가진다. 따라서, 상기 제 3 패턴(66)은 상기 리세스된 단부(110r)에 중첩된 부분(166)을 가진다.
도 5d를 참조하면, 상기 제 1 패턴(60a), 상기 제 2 패턴(60b), 상기 제 3 패턴(66)을 식각마스크로 사용하여 상기 제 1 패턴(60a), 상기 제 2 패턴(60b) 및 상기 제 3 패턴(66) 상부의 스페이서 절연막을 식각하고, 상기 제 1 패턴(60a)와 상기 제 3 패턴(66) 사이, 상기 제 1 패턴(60a)와 상기 제 2 패턴(60b) 사이의 스페이서 절연막(70)을 식각한다. 상기 제 2 패턴(60b)의 단부와 상기 제 3 패턴(66)은 중첩되어 있다. 따라서, 상기 스페이서 절연막(70)을 식각하는 동안, 상기 제 3 패턴(66) 하부의 스페이서 절연막(70)은 식각되지 않는다.
상기 스페이서 절연막(70)과 함께 계속해서 상기 마스크 절연막(58)을 식각하여 마스크 절연막 패턴을 형성할 수 있다. 상기 마스크 절연막 패턴은 상기 제 1 패턴(60a)에 자기정렬된 제 1 절연막 패턴 세트(54p1)와, 상기 제 2 패턴(60b) 및 상기 제 3 패턴(66)에 자기정렬된 제 2 절연막 패턴 세트(54p2)를 포함한다. 상기 제 2 절연막 패턴 세트(54p2)는 상기 제 2 패턴(60b)와 상기 제 3 패턴(66), 그리 고 상기 제 2 패턴 및 상기 제 3 패턴 사이의 스페이서 절연막에 정렬되어 연속적인 구조를 가질 수 있다. 이 단계에서, 주변회로 영역(III)에도 상기 제 4 패턴(66a)에 자기정렬된 마스크 절연막 패턴(54p)이 형성될 수 있다.
이 실시예에 따르면, 제 2 패턴(60b)과 제 3 패턴(66)이 중첩된 부분을 이용함으로써 별도의 식각마스크를 이용하지 않고도 셀 어레이 영역과 인터페이스 영역의 패턴들을 연결할 수 있다.
상술한 바와 같이 본 발명에 따르면, 피치가 서로 다른 영역의 패턴들을 이중 패터닝에 의해 연결할 수 있고, 피치가 작은 영역은 이중 패터닝을 이용하여 형성하고, 피치가 큰 영역은 단일 패터닝에 의해 형성함으로써 두 영역의 패턴을 연결할 수 있다.
본 발명을 이용하면, 주변회로 영역은 기존의 레이아웃을 그대로 이용하고, 셀 어레이 영역의 집적도를 향상시킬 수 있다. 따라서, 주변회로 영역의 레이아웃 변경을 위한 노력 및 시간을 줄일 수 있다.

Claims (14)

  1. 제 1 영역과 제 2 영역을 포함하는 반도체 기판에 하부막을 형성하는 단계;
    소정의 피치로 배치되어 상기 제 1 영역 및 상기 제 2 영역에 신장된 제 1 패턴들을 형성하고, 상기 제 2 영역에 소정의 피치로 가지며 상기 제 1 패턴들과 교대로 배치된 제 2 패턴들을 형성하는 단계;
    상기 제 1 패턴 및 상기 제 2 패턴들을 덮고, 상기 제 1 패턴들 사이에 상기 제 1 패턴들과 교대로 배치되어 상기 제 2 패턴들에 대응된 갭 영역을 가지는 스페이서 절연막을 형성하는 단계;
    상기 갭 영역들에 각각 제 2 패턴들에 대응되는 제 3 패턴을 형성하는 단계;
    상기 제 1 패턴 및 상기 제 2 패턴들 상부, 상기 제 1 패턴과 상기 제 2 패턴 사이 및 상기 제 1 패턴과 상기 제 3 패턴 사이의 스페이서 절연막을 식각하고, 상기 제 2 패턴과 상기 제 3 패턴 사이의 스페이서 절연막을 남기는 단계;
    상기 제 1 내지 제 3 패턴들과 상기 제 2 패턴과 상기 제 3 패턴 사이의 절연막을 식각마스크로 사용하여 하부막을 식각하는 단계를 포함하는 반도체 장치의 패턴 형성 방법.
  2. 청구항 1에 있어서,
    상기 하부막은 적층된 전하트랩 절연층 및 제 1 게이트층을 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  3. 청구항 2에 있어서,
    상기 제 1 게이트층은 금속질화막을 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  4. 청구항 2에 있어서,
    상기 제 1 게이트층은 상기 전하트랩 절연층 상에 형성된 탄탈럼질화막을 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  5. 청구항 1에 있어서,
    상기 제 1 영역은 셀 어레이 영역이고,
    상기 제 2 영역은 상기 셀 어레이 영역에 인접하는 데코더 영역인 것을 특징으로 하되,
    상기 하부막은 적층된 전하트랩 절연층 및 제 1 게이트층을 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  6. 청구항 1에 있어서,
    상기 제 1 패턴 및 제 2 패턴을 형성하기 전에, 상기 하부막 상에 마스크 절연막을 형성하는 단계;
    상기 스페이서 절연막을 식각하기 전에, 상기 제 2 패턴과 상기 제 3 패턴 사이의 스페이서 절연막을 덮는 식각마스크 패턴을 형성하는 단계; 및
    상기 스페이서 절연막을 식각하는 단계에서, 상기 식각마스크 패턴과 상기 제 1 패턴, 상기 제 2 패턴 및 상기 제 3 패턴을 식각마스크로 사용하여 상기 스페이서 절연막 및 상기 마스크 절연막을 식각하여 마스크 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  7. 청구항 6에 있어서,
    상기 마스크 절연막 패턴은 상기 제 1 패턴에 대응되는 제 1 절연막 패턴 세트와, 상기 제 2 패턴 및 상기 제 3 패턴이 연결된 것에 대응되는 제 2 절연막 패턴 세트가 교대로 배치된 구조를 가지는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  8. 청구항 6에 있어서,
    상기 반도체 기판은 상기 제 1 및 제 2 영역들로부터 이격된 제 3 영역을 더 포함하되,
    상기 제 3 영역의 하부막은 게이트 절연막 및 제 2 게이트층을 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  9. 청구항 8에 있어서,
    상기 제 1 패턴 및 상기 제 2 패턴이 형성될 때 상기 제 3 영역에 제 4 패턴이 형성되고,
    상기 제 1 패턴, 상기 제 2 패턴, 상기 제 3 패턴 및 상기 제 4 패턴은 상기 제 2 게이트층과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  10. 청구항 9에 있어서,
    상기 스페이서 절연막을 식각하는 단계에서, 상기 식각마스크 패턴과 상기 제 1 패턴, 상기 제 2 패턴, 상기 제 3 패턴 및 상기 제 4 패턴을 식각마스크로 사용하여 상기 스페이서 절연막 및 상기 마스크 절연막을 식각하여 마스크 절연막 패턴을 형성하되,
    상기 제 2 게이트층은 상기 제 1 내지 제 4 패턴과 함께 제거되어 상기 제 4 패턴 하부의 마스크 절연막 패턴에 정렬된 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  11. 청구항 1에 있어서,
    상기 제 1 패턴 및 제 2 패턴을 형성하기 전에,
    상기 하부막 상에 마스크 절연막 및 마스크 패턴막을 형성하는 단계; 및
    상기 제 2 패턴의 단부에 해당하는 위치에 제 1 두께의 마스크 패턴막이 남은 리세스 영역을 형성하는 단계를 더 포함하되,
    상기 스페이서 절연막을 식각하는 동안 상기 마스크 패턴막을 식각하여, 상기 제 1 패턴 및 단부가 제 1 두께로 리세스된 제 2 패턴을 형성하는 것을 특징으 로 하는 반도체 장치의 패턴 형성 방법.
  12. 청구항 11에 있어서,
    상기 제 3 패턴을 형성하는 단계에서,
    상기 제 3 패턴은 상기 제 2 패턴의 리세스된 단부 상에 중첩되는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  13. 청구항 12에 있어서,
    상기 마스크 절연막을 식각하는 단계에서
    상기 제 1 패턴에 자기정렬된 제 1 절연막 패턴 세트와, 상기 제 2 패턴 및 상기 제 3 패턴이 연결된 것에 자기정렬된 제 2 절연막 패턴 세트가 교대로 배치된 마스크 절연막 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  14. 청구항 13에 있어서,
    상기 스페이서 절연막을 식각하는 단계에서,
    상기 제 2 패턴의 단부와 상기 제 3 패턴 사이의 스페이서 절연막은 상기 제 2 패턴의 단부에 중첩된 제 3 패턴에 의해 식각이 저지되는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
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