[go: up one dir, main page]

KR100816631B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR100816631B1
KR100816631B1 KR1020020050000A KR20020050000A KR100816631B1 KR 100816631 B1 KR100816631 B1 KR 100816631B1 KR 1020020050000 A KR1020020050000 A KR 1020020050000A KR 20020050000 A KR20020050000 A KR 20020050000A KR 100816631 B1 KR100816631 B1 KR 100816631B1
Authority
KR
South Korea
Prior art keywords
core circuit
circuit
command
write
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020020050000A
Other languages
English (en)
Other versions
KR20030065276A (ko
Inventor
사토아야코
마쓰미야마사토
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20030065276A publication Critical patent/KR20030065276A/ko
Application granted granted Critical
Publication of KR100816631B1 publication Critical patent/KR100816631B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 DRAM 코어를 이용하여 SRAM과 인터페이스가 호환인 구성이고, 기입 타이밍 조정용의 버퍼를 가지지 않는 반도체 기억장치를 제공하는 것을 목적으로 한다. 반도체 기억장치는, 외부로부터 입력되는 명령이 판독 명령인 경우에는 즉시 메모리 코어 회로에 대한 판독 액세스를 요구하고, 현재 메모리 코어 회로의 동작이 실행중이 아닌 경우에는 즉시 메모리 코어 회로에 대한 판독 동작을 실행하고, 외부로부터 입력되는 명령이 기입 명령인 경우에는 상기 명령 주기의 종료전의 데이터 확정 후에 메모리 코어 회로에 대한 기입 액세스를 요구하고, 현재 메모리 코어 회로의 동작이 실행중이 아닌 경우에는 즉시 메모리 코어 회로에 대한 기입 동작을 실행하도록 제어하고, 메모리 코어 회로에 대해서 복수의 액세스가 경합하는 경우에 복수의 액세스의 차례를 제어하는 타이밍 발생기를 포함하는 것을 특징으로 한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명에 의한 반도체 기억장치의 구성을 나타내는 블럭도(block diagram)이다.
도 2는 타이밍 발생기의 실시예를 나타내는 구성도이다.
도 3은 타이밍 발생기의 동작을 나타내는 흐름도이다.
도 4는 기입(Write) 동작 명령 및 판독(Read) 동작 명령을 실행하는 경우의 타이밍을 나타내는 도이다.
도 5는 기입 동작 요구에 이어서 판독 동작 요구 및 리프레시 동작 요구가 발생한 경우의 타이밍을 나타내는 도이다.
도 6은 기입 동작 요구에 이어서 기입 동작 요구 및 리프레시 동작 요구가 발생한 경우의 타이밍을 나타내는 도이다.
도 7은 기입 동작 요구에 이어서 판독 동작 요구 및 리프레시 동작 요구가 발생한 경우의 타이밍을 나타내는 도이다.
도 8은 기입 동작 요구에 이어서 기입 동작 요구 및 리프레시 동작 요구가 발생한 경우의 타이밍을 나타내는 도이다.
도 9는 리프레시 동작 요구에 이어서 기입 동작 요구 및 판독 동작 요구가 발생한 경우의 타이밍을 나타내는 도이다.
도 10은 본 발명에 의한 반도체 기억장치의 다른 실시예의 구성을 나타내는 블럭도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10　: 반도체 기억장치
11　: 명령 회로(command circuit)
12　: 타이밍 발생기(timing generator)
13　: 주소 입력 회로
14　: 주소 디코더(address decoder)
15　: 칼럼 디코더(column decoder)
16　: 워드 디코더(word decoder)
17　: 데이터 버스 증폭기·기입 증폭기
18　: 코어 회로(core circuit)
19　: 데이터 입출력 회로
20　: 리프레시 타이밍(refresh timing) 생성 회로
21　: 내부 주소 생성 회로
본 발명은 DRAM 코어를 이용하여 SRAM과 인터페이스가 호환인 구성이고, 기입 타이밍 조정용의 버퍼를 가지지 않는 반도체 기억장치에 관한 것이다.
종래로부터 휴대전화 등의 어떤 종류의 전자기기에는 SRAM(Static Random Access Memory)이 메모리 장치로서 주로 사용되고 있지만, 일반적으로는 SRAM은 집적도가 낮고, 용량을 크게 하면 비용이 큰 폭으로 증가해 버리는 문제가 있다. 이에 비해 DRAM은 저 비용으로 큰 기억용량을 실현하는데 적절하다. 따라서, SRAM을 사용한 시스템 구성을 가진 과거의 자재를 활용하기 위해서, SRAM과 호환성이 있는 인터페이스(interface)를 갖춘 DRAM를 제공하는 것이 바람직하다.
DRAM과 SRAM은 제어 방법이 다른 점이 몇 가지 있지만, 그러한 차이의 하나로 데이터 기입/판독시에 있어서의 주소의 타이밍 규정이 있다. SRAM에 있어서는 메모리 셀은 기본적으로 플립플롭(flip flop)이므로, 액세스해도 데이터 내용이 손실되지 않는 비파괴의 데이터 판독이 가능하다. 따라서, 판독시에 장치 외부로 출력되는 출력 데이터가 판독되는 메모리 셀 위치, 혹은 기입시에 장치 외부로부터 입력되는 입력 데이터가 기입되는 메모리 셀 위치는, 입력 주소에 따라 기본적으로 수시로 변화하게 된다. 소정의 명령 입력이 있고 주소가 소정 시간 보유되었을 때 해당 주소가 실행된다(유효로 된다). 따라서, 주소 보유 후 소정 시간 경과 후에 해당 액세스가 유효한지 아닌지가 정해지게 된다.
이에 대해 DRAM의 메모리 셀은, 액세스하면 데이터 내용이 손실되어 버리는 파괴 판독밖에는 할 수 없다. 이 때문에 DRAM에 있어서는, 데이터 액세스시에, 센스 증폭기의 데이터를 메모리 셀에 재기입(restore) 하는 처리가 필요하다. 이 재기입 처리 동안은, 판독 주소를 변화시켜 다른 메모리 셀에 액세스하는 것은 허용되지 않는다. 이 때문에, 판독/기입 동작 개시시에 공급되는 주소는 내부의 래치(latch)에 저장되어, 셀에 판독/기입 동안은 래치 주소를 보유하여 고정한다. DRAM에서는 액세스 발생과 동시에 주소 및 데이터를 확정하고 있고, 일정시간 경과 후에 정해진다고 하는 방법은 곤란했다.
이러한 DRAM으로 SRAM의 동작과 호환성을 갖게 하는 경우, 특별히 기입 동작이 문제로 된다. 판독 동작에 관해서는, SRAM에서 주소 입력으로부터 데이터 출력까지 걸리는 시간과 동등의 타이밍으로, DRAM에 주소 입력하여 데이터 출력을 얻을 수 있다. 그러나, 기입 동작에 관해서는, SRAM에 있어서는 소정 시간 주소가 보유되고 데이터 입력이 확정된 시점에서 유효한 액세스가 되지만, DRAM에 있어서 이 데이터 확정 시점에서의 주소에 데이터를 기입하려고 하면, 이 데이터 확정 시점까지 기다리고 나서 일련의 기입 동작을 개시하게 되고, 기입 동작이 다음의 명령 주기에서 실행되게 되어 버린다. 따라서, 다음의 명령 주기에서의 동작이 명령 입력 후에 즉시 동작을 실행하는 판독 동작인 경우 등에는, 늦게 오는 기입 동작과 당해 주기에서의 판독 동작이 충돌하게 되어 어느 쪽인가의 동작을 실행할 수 없게 되어 버린다.
이를 해결하기 위해서, 종래, SRAM과 인터페이스가 호환인 DRAM에 있어서는, 장치 외부로부터 입력된 데이터 및 주소를 버퍼에 일단 보유하고, 다음의 기입 동작시에 버퍼의 데이터를 해당 셀에 기입하도록 한다. 즉, 어떤 기입 동작시에 장치 외부로부터 입력된 데이터 및 주소를 그 기입 데이터 및 주소의 확정시에 버퍼에 일단 보유해 두고, 다음의 기입 동작시에 버퍼내의 주소가 지정하는 메모리 셀 위치에 버퍼내의 데이터를 기입하고, 이 2번째의 기입 동작에 대해서 입력된 데이터 및 주소는 이 기입 데이터 및 주소의 확정시에 동일하게 버퍼에 유지하고 다음 차례의 기입 동작에 대비한다.
이와 같이 메모리 셀로의 실제의 기입 동작을, 하나의 기입 액세스 정도 지연하여, 기입 동작 주기의 최초로부터 메모리 코어에의 액세스를 실행 가능하게 함으로써, 기입 동작에 관해서 SRAM과 동일한 사양을 실현할 수 있다.
또, DRAM에서는 메모리 셀이 보유하는 데이터를 주기적으로 리프레시 할 필요가 있지만, SRAM에서는 리프레시 동작은 필요가 없다. 따라서, 리프레시가 필요한 DRAM에서는, 외부로부터는 안보이는 형태 한편 적절한 리프레시 타이밍으로, 내부적으로 리프레시 동작을 자동적으로 실행할 필요가 있다. 이 때문에 기입 동작 혹은 판독 동작과 동시에 리프레시 동작을 하나의 명령 입력 주기 내에서 실행 가능할 필요가 있다.
이를 실현하기 위해서는, 1회의 액세스에 걸리는 코어의 동작 기간을, 명령의 최소 입력 주기에 대해서 1/2 정도로 짧게 설정하면 좋다. 이에 의해, 기입 동작 혹은 판독 동작과 리프레시 동작이 겹치는 경우이어도, 외관상은 하나의 명령 입력 주기에서 필요한 처리를 실행하는 것이 가능하다.
이와 같이 여러 가지의 궁리를 함으로써, DRAM를 이용하여 SRAM과 호환성이 있는 인터페이스를 실현하고 있었다.
그러나 상기와 같은 구성에서는, 데이터나 주소를 일단 보유하는 버퍼 회로가 필요하여, 입출력 데이터의 비트 수가 증가하면, 버퍼의 면적이 크게되는 문제 가 있다. 또한, 최후에 기입된 데이터는 버퍼에 보유되어 있을 뿐 메모리 코어에는 기입되지 않기 때문에, 최후에 기입된 데이터를 판독하는 경우에는, 메모리 코어가 아닌 버퍼에 액세스하여 데이터를 판독할 필요가 있다. 게다가, 외부로부터 입력된 주소와 그러한 액세스에 의하여 동작하는 코어 주소가 달라지게 된다. 이와 같이, 데이터 기입용 버퍼를 사용한 구성에서는, 회로 구성과 타이밍 제어가 복잡하게 되는 문제가 있었다.
이상을 감안하여, 본 발명은, DRAM의 메모리 코어를 사용하면서 SRAM과 인터페이스가 호환되는 구성이고, 데이터 및 주소를 보유하는 기입 동작용의 버퍼를 갖지 않는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 기억장치는, 메모리 코어 회로와, 외부로부터 적어도 최소 명령 주기의 간격을 두고서 명령이 입력되는 명령 회로와, 상기 명령 회로에 외부로부터 입력되는 명령이 판독 명령인 경우에는 상기 판독 명령이 입력되면 즉시 상기 메모리 코어 회로에 대한 판독 액세스를 요구하고, 현재 상기 메모리 코어 회로의 동작이 실행중이 아닌 경우에는 상기 판독 액세스 요구 후에 즉시 상기 메모리 코어 회로에 대한 판독 동작을 실행하고, 상기 명령 회로에 외부로부터 입력되는 명령이 기입 명령인 경우에는 데이터 확정 시점에서 상기 메모리 코어 회로에 대한 상기 기입 명령의 기입 액세스를 요구하고, 현재 상기 메모리 코어 회로의 동작이 실행중이 아닌 경우에는 상기 기입 액세스 요구 후에 즉시 상기 메모리 코어 회로에 대한 기입 동작을 실행하도록 제어하고, 상기 메모리 코어 회로에 대해서 복수의 액세스가 경합하는 경우에 상기 복수의 액세스의 차례를 제어하는 타이밍 발생기를 포함하는 것을 특징으로 한다.
상기 반도체 기억장치는, 상기 메모리 코어 회로를 리프레시 하는 리프레시 동작 지시를 소정 주기로 생성하는 리프레시 타이밍 생성 회로를 더 포함하고, 상기 타이밍 발생기는 상기 리프레시 동작 지시에 따라, 현재 상기 메모리 코어 회로의 동작이 실행중이 아닌 경우에는 상기 리프레시 동작 지시 후에 즉시 상기 메모리 코어 회로에 대한 리프레시 동작을 실행하도록 제어하는 것을 특징으로 한다.
상기 반도체 기억장치에 있어서, 상기 타이밍 발생기는, 현재 상기 메모리 코어 회로의 동작이 실행중인 경우에는, 상기 메모리 코어 회로의 동작이 완료되는 것을 기다려 다음의 상기 메모리 코어 회로에의 액세스 동작을 실행하도록 제어하는 것을 특징으로 한다.
이상과 같이 하여, 판독 동작 요구, 기입 동작 요구, 혹은 리프레시 동작 요구에 따라 타이밍 발생기가 동작함으로써, 코어 회로에 대한 액세스 경합이 없는 경우에는 액세스 요구의 발생순으로 액세스를 실행하고, 경합이 있는 경우에는 동작상 문제가 없게 적절한 차례로 각 액세스를 실행한다. 이와 같이 타이밍 발생기가 코어 회로에의 액세스 타이밍을 제어함으로써, 데이터 및 주소를 보유하는 기입 동작용의 버퍼를 가지는 일 없이, 적절한 타이밍에 판독 동작, 기입 동작, 리프레시 동작을 실행하는 반도체 기억장치를 제공할 수 있다.
이하, 본 발명의 실시예를 첨부의 도면을 이용하여 상세하게 설명한다.
도 1은 본 발명에 의한 반도체 기억장치의 구성을 나타내는 블럭도이다.
도 1의 반도체 기억장치(10)는 명령 회로(11), 타이밍 발생기(12), 주소 입력 회로(13), 주소 디코더(14), 칼럼 디코더(column decoder)(15), 워드 디코더(word decoder)(16), 데이터 버스 증폭기·기입 증폭기(17), 코어 회로(18), 데이터 입출력 회로(DQ)(19), 리프레시 타이밍 생성 회로(20) 및 내부 주소 생성 회로(21)를 포함한다.
명령 회로(11)는 외부로부터 명령이나 클록 신호를 받아들이는 입력 회로와, 명령을 디코드하고 디코드 결과에 따라 반도체 기억장치(10)의 각 부분을 제어하는 명령 디코드/제어 유닛을 포함한다. 타이밍 발생기(12)는 명령 회로(11)로부터 명령 디코드/제어 유닛의 디코드 결과와 클록 신호를 받아들이고, 여러 가지의 동작을 제어하는 타이밍 신호를 생성하고 반도체 기억장치(10)의 각부에 공급한다.
주소 입력 회로(13)는 외부로부터 주소 신호를 받아들이고, 주소 디코더(14)에 적절한 타이밍으로 주소를 공급한다. 주소 디코더(14)는 받아들인 주소를 디코드하고 디코드 결과를 타이밍 발생기(12)에 공급한다. 타이밍 발생기(12)는 공급된 디코드 주소를 보유하고 적절한 타이밍으로 워드 디코더(16) 및 칼럼 디코더(15)에 공급한다.
워드 디코더(16)는 디코드 주소가 지정하는 워드의 워드 라인(word line)을 활성화하고, 그 워드 라인에 접속된 메모리 셀 중 칼럼 라인(column line)에 의해 선택된 데이터를 비트 라인(bit line)을 통해서 센스 증폭기(sense amplifier)에 공급한다. 이러한 워드 라인, 비트 라인, 센스 증폭기 등은 코어 회로(18) 내부에 설치되어 있다. 칼럼 디코더(15)는 디코더 주소가 지정하는 칼럼의 칼럼 선택선을 활성화하고 그 칼럼 선택선에 접속된 센스 증폭기를 데이터 버스에 접속한다. 이 데이터 버스를 통해서 센스 증폭기와 데이터 버스 증폭기(17)의 사이에서의 데이터 전송이 이루어진다.
데이터 버스 증폭기(17)는 판독된 데이터를 데이터 입출력 회로(19)에 공급한다. 데이터 입출력 회로(19)는 판독된 데이터를 반도체 기억장치(10) 외부에 공급함과 동시에 기입되는 데이터를 외부로부터 받아들인다. 기입 데이터는 기입 증폭기(17)로부터 데이터 버스, 센스 증폭기, 비트 라인 등을 통해서 선택된 워드의 메모리 셀 중 칼럼 라인에 의해 선택된 셀에 기입된다.
리프레시 타이밍 생성 회로(20)는 분주기(31) 및 발진기(32)를 포함한다. 발진기(32)는 발진 동작에 의해 주기적인 펄스를 생성한다. 발생된 주기적인 펄스를 분주함으로써 분주기(31)는 일정한 리프레시 주기마다 리프레시 활성화 신호를 생성한다.
내부 주소 생성 회로(21)는 리프레시 활성화 신호에 응답하여 리프레시 동작을 실행하는 주소를 생성하고 주소 디코더(14)에 공급한다. 또, 리프레시 활성화 신호는 타이밍 발생기(12)에 공급된다. 타이밍 발생기(12)는 리프레시 활성화 신호에 응답하여 적절한 타이밍으로 리프레시 동작을 실행하기 위한 각 타이밍 펄스를 생성하고 칼럼 디코더(15), 워드 디코더(16), 데이터 버스 증폭기·기입 증폭기(17) 등에 생성한 타이밍 펄스를 공급한다.
도 2는 타이밍 발생기(12)의 실시예를 나타내는 구성도이다.
도 2의 타이밍 발생기(12)는 R/W(read/Write) 보유 회로(41), 주소 보유 회 로(42), 리프레시 주소 보유 회로(43), 타이밍 생성 회로(44), 인버터(45 및 46), PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지는 트랜스퍼(transfer) 게이트(47 내지 50), OR 회로(51), AND 회로(52 및 53), 인버터(inverter)(54), 및 FIFO(First In First Out) 회로(55)를 포함한다.
R/W 보유 회로(41)는 명령 회로(11)로부터의 명령 디코드 결과인 기입 활성화 신호 또는 판독 활성화 신호를 받아들인다. 기입 활성화 신호는 외부로부터 입력되는 명령 신호에 의해 기입 동작이 지시된 경우에 활성화되는 신호이고, 판독 활성화 신호는 외부로부터 입력되는 명령 신호에 의해 판독 동작이 지시되는 경우에 활성화되는 신호이다. R/W 보유 회로(41)는 기입 활성화 신호 및 판독 활성화 신호에 따라, 입력 주소에 대한 액세스 상태(기입 상태 혹은 판독 상태)를 보유한다. R/W 보유 회로(41)가 보유하는 액세스 상태는 액세스 상태를 나타내는 신호로서 타이밍 생성 회로(44)에 공급된다.
주소 보유 회로(42)는 리프레시 타이밍 생성 회로(20)로부터의 리프레시 활성화 신호가 LOW(로(low) 논리)일 때, 즉 리프레시 동작이 아닌 경우에, 주소 디코더(14)로부터 공급되는 주소 신호를 보유하는 래치 회로이다. 리프레시 활성화 신호에 의해 제어되는 트랜스퍼 게이트(47)에 의해, 주소 보유 회로(42)로의 주소 입력이 제어되고, 리프레시 동작의 경우에는 주소 디코더(14)로부터의 주소 신호는 공급되지 않는다. 이 주소 보유 회로(42)는 도시는 생략되었지만 주소 디코더(14)로부터의 주소 신호(디코드 주소 신호)의 비트 수만큼 설치된다.
리프레시 주소 보유 회로(43)는 리프레시 타이밍 생성 회로(20)로부터의 리 프레시 활성화 신호가 HIGH(하이(high) 논리)일 때, 즉 리프레시 동작인 경우에, 주소 디코더(14)로부터 공급되는 주소 신호를 보유하는 래치 회로이다. 리프레시 활성화 신호에 의해 제어되는 트랜스퍼 게이트(48)에 의해, 리프레시 주소 보유 회로(43)로의 주소 입력이 제어되고, 리프레시 동작이 아닌 경우에는 주소 디코더(14)로부터의 주소 신호는 공급되지 않는다. 이 리프레시 주소 보유 회로(43)는 도시는 생략되었지만 주소 디코더(14)로부터의 주소 신호(디코드 주소 신호)의 비트 수만큼 설치된다.
FIFO 회로(55)는 명령 회로(11)로부터 공급되는 액세스 동작을 지시하는 로우(row) 활성화 신호와 리프레시 타이밍 생성 회로(20)로부터 공급되는 리프레시 동작을 지시하는 리프레시 활성화 신호를 받아들이고, 신호 도착순으로 내부에 일단 보유한다. 그 후, 타이밍 생성 회로(44)로부터의 주소 취입 신호를 트리거(trigger)로 하여, 로우 활성화 신호 및 리프레시 활성화 신호를 빨리 도착한 것으로부터 먼저 출력한다. 이 FIFO 회로(55)의 보유 기능에 의해, 액세스가 겹쳤을 때에 각각의 활성화 신호를 보유해 둘 수 있다. 또한, 로우 활성화 신호는, 판독 명령 혹은 기입 명령이 외부로부터 명령 회로(11)에 공급되면 명령 회로(11)가 생성하는 신호이고, 구체적으로는 워드 라인(로우)의 활성화를 지시하는 신호이다.
OR회로(51)는 FIFO 회로(55)로부터 공급되는 액세스 동작을 지시하는 로우 활성화 신호와 리프레시 동작을 지시하는 리프레시 활성화 신호를 받아들이고, 두 신호의 OR(논리합) 논리의 출력을 타이밍 생성 회로(44)에 공급한다.
타이밍 생성 회로(44)는 지연 회로를 포함한 논리 회로로 이루어지고, OR 회로(51)의 출력 신호에 응답하여 소정의 타이밍으로 여러 가지의 타이밍 신호를 생성한다. 즉, 판독 명령 혹은 기입 명령이 외부로부터 공급되어 액세스가 지시되면, 혹은 내부에서 생성한 리프레시 타이밍이 도래하여 리프레시 동작이 지시되면, 이에 응답하여 타이밍 신호 csaz, wdz, twlz, wdrz, sbez 및 wbez를 생성한다. 타이밍 신호 csaz는 칼럼 디코더(15)에 공급되고, 칼럼 라인의 활성화 및 리셋 타이밍을 결정하는 신호이다. 타이밍 신호 twlz 및 wdrz는 센스 증폭기 등의 코어 회로(18)의 활성화 및 리셋 타이밍을 결정하는 신호이고, 워드 디코더(16)를 통해서 코어 회로(18)를 제어한다. 타이밍 신호 wdz는 워드 라인의 활성화 및 리셋 타이밍을 결정하는 신호이고, 워드 디코더(16)에 공급된다. 타이밍 신호 sbez는 데이터 버스 증폭기·기입 증폭기(17)의 데이터 버스 증폭기를 활성화시키는 신호이고, 타이밍 신호 wbez는 데이터 버스 증폭기·기입 증폭기(17)의 기입 증폭기를 활성화시키는 신호이다.
또, 타이밍 생성 회로(44)는 적절한 타이밍으로 주소 취입 신호를 생성하여 트랜스퍼 게이트(49) 혹은 트랜스퍼 게이트(50)를 개방함으로써, 판독/기입 대상의 주소 혹은 리프레시 대상의 주소를 선택한다. 선택된 주소는 칼럼 디코더(15) 및 워드 디코더(16)에 공급된다. 이 때, AND 회로(52)에 의해 FIFO 회로(55)로부터의 로우 활성화 신호와 타이밍 생성 회로(44)로부터의 주소 취입 신호의 AND(논리곱)를 취함으로써, 트랜스퍼 게이트(49)를 통해서 통상 액세스의 주소를 공급한다. 또, AND 회로(53)에 의해 FIFO 회로(55)로부터의 리프레시 활성화 신호와 타이밍 생성 회로(44)로부터의 주소 취입 신호와 AND를 취함으로써, 트랜스퍼 게이트(50)를 통해서 리프레시 대상의 주소를 공급한다.
도 3은 타이밍 발생기(12)의 동작을 나타내는 흐름도이다.
단계 ST1에서 코어 회로(18)의 제 1의 주소 ＃1에 대한 액세스 동작이 요구된다. 이 동작 요구는 판독 동작 요구 R, 기입 동작 요구 W, 혹은 리프레시 동작 요구 Ref이고, 타이밍 발생기(12)의 타이밍 생성 회로(44)에 의해 검출된다. 다음에, 단계 ST2에서 코어 회로(18)가(주소 ＃0에 대해서) 동작중인지 아닌지를 판단한다. 코어 회로(18)가 동작중인지 아닌지의 판단은 코어 회로(18)의 동작을 워드 디코더(16) 등을 통해서 제어하고 있는 타이밍 생성 회로(44)에 의해 행해진다.
코어 회로(18)가 동작중이 아닌 경우에는, 단계 ST3에서 지시된 제 1의 주소 ＃1에 대한 동작을 실행하고 완료한다. 이는 타이밍 발생기(12)로부터 주소 신호와 타이밍 신호를 칼럼 디코더(15), 워드 디코더(16) 및 데이터 버스 증폭기·기입 증폭기(17)에 적당히 공급함으로써 실현된다.
코어 회로(18)가 실행중인 경우에는 단계 ST4로 진행한다. 단계 ST4에서 전번의 액세스 대상인 주소 ＃0에 대한 코어 동작을 실행하면서, 이번 액세스 대상인 주소 ＃1를 보유한다. 다음에, 단계 ST5에서 주소 ＃0에 대한 코어 동작이 완료되는 것을 기다린다.
주소 ＃0에 대한 코어 동작이 종료한 것을 타이밍 생성 회로(44)가 검출하면, 단계 ST6에서 미실행의 판독 동작 요구에 대한 보유 주소 ＃2가 주소 보유 회로(42)로 저장되어 있는지 아닌지를 판단한다. 판독 동작 요구에 대한 보유 주소 ＃2는 이번 액세스 대상인 주소 ＃1인 경우도 있고, 혹은 다른 액세스 대상의 주소 ＃2인 경우도 있다. 이는 예를 들면, 주소 ＃1에 대한 이번 액세스 요구를 실행하기 전 혹은 실행중에 주소 ＃2에 대한 판독 동작 요구가 발생하고, 이 2개의 액세스 요구가 주소 ＃0에 대한 코어 동작이 완료되는 것을 기다리고 있는 경우 등이 상당한다. 미실행의 판독 동작 요구가 존재하는지 아닌지는 타이밍 발생기(12)의 타이밍 생성 회로(44)에 의해 검출된다.
판독 동작 요구에 대한 보유 주소 ＃2가 존재하는 경우에는, 단계 ST7에서 주소 ＃2에 대한 코어 동작이 완료되는 것을 기다린다. 그 후, 단계 ST8에서 이번에 지시된 주소 ＃1에 대한 동작을 실행하고 완료한다. 이는 타이밍 발생기(12)로부터 주소 신호와 타이밍 신호를 칼럼 디코더(15), 워드 디코더(16) 및 데이터 버스 증폭기·기입 증폭기(17)에 적당히 공급함으로써 실현된다.
판독 동작 요구에 대한 보유 주소가 존재하지 않는 경우에는, 단계 ST9에서 이번에 지시된 주소 ＃1에 대한 동작을 실행하고 완료한다. 이는 타이밍 발생기(12)로부터 주소 신호와 타이밍 신호를 칼럼 디코더(15), 워드 디코더(16) 및 데이터 버스 증폭기·기입 증폭기(17)에 적당히 공급함으로써 실현된다.
이상과 같이 하여, 판독 동작 요구 R, 기입 동작 요구 W, 혹은 리프레시 동작 요구 Ref에 따라 타이밍 발생기(12)가 동작함으로써, 코어 회로(18)에 대한 액세스 경합이 없는 경우에는 액세스 요구의 발생순으로 액세스를 실행하고, 경합이 있는 경우에는 동작상 문제가 없게 적절한 차례로 각 액세스를 실행한다. 이와 같이 타이밍 발생기(12)가 코어 회로(18)로의 액세스 타이밍을 제어함으로써, 데이터 및 주소를 보유하는 기입 동작용의 버퍼를 가지는 일 없이 적절한 타이밍에 판독 동작, 기입 동작, 리프레시 동작을 실행하는 반도체 기억장치를 제공할 수 있다.
이하, 본 발명에 의한 반도체 기억장치의 동작에 대해서 더욱 상세하게 설명한다.
본 발명에 의한 반도체 기억장치에 있어서는, 코어 회로에의 액세스에 경합이 없는 경우에는, 액세스 요구가 발생한 차례로 코어 동작을 실행한다. 이는 도 3의 흐름도에 있어서, ①의 처리 순서에 의한 동작의 실행·완료에 상당한다. 또, 코어 회로에의 액세스에 경합이 있는 경우에는, 도 3의 흐름도에 있어서, ② 혹은 ③의 처리 순서에 의해 액세스 동작을 실행·완료한다.
도 4는 기입 동작 명령 및 판독 동작 명령을 실행하는 경우의 타이밍을 나타내는 도이다. 상단의 직사각형 테두리는 최소 명령 주기를 나타내고, 하단의 육각형태 테두리는 코어 동작을 나타낸다. (a)는 판독 명령에 이어서 기입 명령이 입력되는 경우, (b)는 2개의 기입 명령이 연속하여 입력되는 경우, (c)는 2개의 판독 명령이 연속하여 입력되는 경우, (d)는 기입 명령에 이어서 판독 명령이 입력되는 경우를 나타낸다.
도 4의 (a) 내지 (c)에 있어서, 각 판독 동작 및 기입 동작은 현재 실행중인 코어 동작이 존재하지 않기 때문에, 도 3의 흐름도에 있어서의 ①의 처리 순서에 따라 처리를 실행·완료한다. 여기서, 기입의 코어 동작이 기입의 명령 주기가 종료하기 직전으로 되어 처음으로 개시되는 것은, SRAM과 동일한 인터페이스를 제공하기 위해서 이다. 즉, SRAM의 기입 동작에 있어서는, 주소가 소정 시간 보유된 후 에, 소정의 신호와 함께 입력되고 있는 데이터로 확정하지만, 데이터 확정 후 곧 기입 주기는 종료한다. 이와 동일한 동작을 DRAM에 있어서 실현되기 위해서는, 기입 명령 주기의 데이터가 확정될 때까지 기다려, 그 후에 일련의 기입 동작을 개시할 필요가 있다. 이러한 이유에 의해 도 4에 있어서의 기입 동작은 기입의 명령 주기가 종료하기 직전으로 되어 코어 액세스가 요구되고, 코어 동작의 대부분은 다음의 명령 주기에서 실행된다. 또, 판독 동작은 명령 입력 주소 확정 후에 즉시 코어 동작을 요구하여 실행하는 구성으로 되어 있다.
도 4(d)에 나타내듯이, 기입 동작에 이어서 다음의 명령 주기에서의 동작이 명령 입력 후에 즉시 동작을 실행하는 판독 동작인 경우에는, 늦게 오는 기입 동작과 당해 주기에서의 판독 동작이 충돌하게 되어, 어떠한 궁리를 하지 않는 한 어느 쪽인가의 동작을 실행할 수가 없게 되어 버린다. 도 4(d)에 나타낸 본 발명에 있어서는, 판독 동작 요구에 대해서 도 3의 흐름도에 있어서의 ②의 처리 순서에 따라 처리를 실행·완료한다(흐름도에서는 ＃1과 ＃2가 동일한 경우에 상당한다). 이와 같이 본 발명에 있어서는, 타이밍 발생기(12)에 의한 타이밍 제어에 의해, 현재 실행중인 코어 동작(전의 명령 주기의 기입 동작)이 완료할 때까지 기다려(도 3의 단계 ST5), 그 후에 다음의 판독 동작을 실행하고 있다.
도 4는 리프레시 동작 요구가 발생하고 있지 않은 경우를 나타내지만, 리프레시 동작 요구가 발생하는 경우에는 동작 타이밍은 보다 복잡하게 된다.
도 5는 기입 동작 요구에 이어서 판독 동작 요구 및 리프레시 동작 요구가 발생한 경우의 타이밍을 나타내는 도이다. 상단의 직사각형 테두리는 최소 명령 주 기를 나타내고, 중단의 육각형태 테두리는 코어 동작을 나타낸다. 또, 하단의 화살표에서, (A)는 기입의 코어 동작 기간을 나타내고, (B)는 리드의 코어 동작 기간을 나타낸다.
도 5에 있어서 주소 ＃1에 대한 기입 동작 요구에 대해서는, 그 시점에서 실행중인 코어 동작이 존재하지 않기 때문에, 도 3의 흐름도에 있어서의 ①의 처리 순서에 따라 처리를 실행·완료한다. 주소 ＃2에 대한 판독 동작 요구에 대해서는, 도 3의 흐름도에 있어서의 ②의 처리 순서에 따라 처리를 실행·완료한다(흐름도에서는 ＃1과 ＃2가 동일한 경우에 상당한다). 즉, 현재 실행중인 코어 동작(전의 명령 주기의 기입 동작)이 완료할 때까지 기다려(도 3의 단계 ST5), 그 후에 다음의 판독 동작을 실행하고 있다.
또, 기입의 코어 동작 기간(A) 혹은 판독의 코어 동작 기간(B)에 액세스 요구가 발생하는 리프레시 동작에 대해서는, 도 3의 흐름도에 있어서의 ② 혹은 ③의 처리 순서에 따라 처리를 실행·완료한다. 즉, 기입의 코어 동작 기간(A)에 액세스 요구가 발생하는 리프레시 동작에 대해서는, 기입의 코어 동작이 완료한 시점에서 이미 판독 동작의 보유 주소가 존재하므로(도 3의 단계 ST6에 있어서 예(YES)), ②의 처리 순서에 따라 판독 동작 실행이 완료할 때까지 기다리고 나서 리프레시 동작을 실행·완료한다. 또, 판독의 코어 동작 기간(B)에 액세스 요구가 발생하는 리프레시 동작에 대해서는, 이 판독의 코어 동작이 단계 ST2에서 판단 대상으로 되는 현재 실행중인 코어 동작에 상당한다. 따라서, 이 코어 동작이 완료한 시점에서 판독 동작의 보유 주소는 존재하지 않고(도 3의 단계 ST6에 있어서 아니오(NO)), 도 3의 흐름도에 있어서의 ③의 처리 순서에 따라 처리를 실행·완료한다.
도 6은 기입 동작 요구에 이어서 기입 동작 요구 및 리프레시 동작 요구가 발생한 경우의 타이밍을 나타내는 도이다. 하단의 화살표에서, (A)는 기입의 코어 동작 기간을 나타내고, (C)는 리프레시 코어 주기의 기간(다음 번의 기입의 코어 동작의 개시전에 완료되어야 할 1 코어 주기의 기간임) 나타낸다. 또, (D)는 (A)의 종료 후에 (C)의 개시전의 기간을 나타낸다.
주소 ＃4에 대한 기입 동작 요구에 대해서는, 현재 실행중인 코어 동작이 존재하지 않기 때문에, 도 3의 흐름도에 있어서의 ①의 처리 순서에 따라 처리를 실행·완료한다. 기입의 코어 동작 기간 (A) 혹은 그 후의 기간 (D) 혹은 (C)에 액세스 요구가 발생하는 리프레시 동작에 대해서는, 도 3의 흐름도에 있어서의 ③ 혹은①의 처리 순서에 따라 처리를 실행·완료한다. 즉, 기입의 코어 동작 기간 (A)에 액세스 요구가 발생하는 리프레시 동작에 대해서는, ③의 처리 순서에 따라 리프레시 동작을 실행·완료한다. 또, 기간 (D) 혹은 (C)에 액세스 요구가 발생하는 리프레시 동작에 대해서는, 도 3의 흐름도에 있어서의 ①의 처리 순서에 따라 리프레시 동작을 실행·완료한다.
또한, 주소 ＃5에 대한 기입 동작 요구에 대해서는, 현재 실행중인 코어 동작이 존재하는지 아닌지에 따라, 도 3의 흐름도에 있어서의 ① 혹은 ③의 처리 순서에 따라 처리를 실행·완료한다. 즉, 리프레시 동작의 액세스 요구가 기입의 코어 동작 기간 (A) 혹은 기간 (D)에서 발생하는 경우에는, 주소 ＃5에 대한 기입 동작 요구가 발생한 시점에서 실행중인 코어 동작은 존재하지 않기 때문에, ①의 처 리 순서에 따라 기입 동작을 실행·완료한다. 또, 리프레시 동작의 액세스 요구가 기간 (C)에서 발생한 경우에는, 주소 ＃5에 대한 기입 동작 요구가 발생한 시점에서 실행중인 코어 동작이 존재하므로, ③의 처리 순서에 따라 기입 동작을 실행·완료한다.
도 7은 기입 동작 요구에 이어서 판독 동작 요구 및 리프레시 동작 요구가 발생한 경우의 타이밍을 나타내는 도이다. 도 7은 도 5와 동일한 조건을 나타내지만, 도 7의 경우에 있어서는, 기입 명령에 이어서 판독 명령을 입력한 후에, 더 판독 명령을 입력하고 있다.
도 5에 설명한 것과 마찬가지로, 도 7에 있어서 리프레시 동작 ＃0은 판독 동작 ＃8의 후에 실행된다. 도 7의 예에서는 판독 동작 ＃8에 후속하는 판독 동작 ＃9에 대해서는, 도 3의 흐름도에 있어서의 ③의 처리 순서에 따라 리프레시 동작이 완료되는 것을 기다려 처리를 실행·완료한다.
도 8은 기입 동작 요구에 이어서 기입 동작 요구 및 리프레시 동작 요구가 발생한 경우의 타이밍을 나타내는 도이다. 도 8은 도 6과 동일한 조건을 나타내지만, 도 8의 경우에 있어서 2개의 기입 명령을 연속해서 입력한 후에, 판독 명령을 입력하고 있다.
도 6에서 설명한 것과 마찬가지로, 도 8에 있어서 기입 동작 ＃11은 리프레시 동작 ＃0의 후에 실행된다. 도 8의 예에서는 기입 동작 ＃11에 후속하는 판독 동작 ＃12에 대해서는, 도 3의 흐름도에 있어서의 ③의 처리 순서에 따라 기입 동작이 완료되는 것을 기다려 처리를 실행·완료한다.
도 9는 리프레시 동작 요구에 이어서 기입 동작 요구 및 판독 동작 요구가 발생한 경우의 타이밍을 나타내는 도이다.
우선, 코어 회로에 대해 리프레시 동작 요구 ＃0가 최초로 발생한다. 이 리프레시 동작에 대해서는, 도 3의 흐름도에 있어서의 ①의 처리 순서에 따라 동작을 실행·완료한다. 이 리프레시 동작의 코어 동작을 실행중에 코어 회로에 대한 기입 동작 요구 ＃13가 발생한다. 또한, 리프레시 동작의 코어 동작을 실행중에 코어 회로에 대한 판독 동작 요구 ＃14가 발생한다.
주소 ＃14에 대한 판독 동작에 대해서는, 도 3의 흐름도에 있어서의 ②의 처리 순서에 따라 처리를 실행·완료한다. 즉, 현재 실행중인 코어 동작(리프레시 동작)이 완료하는 것을 기다리고(도 3의 단계 ST5), 그 후에 판독 동작을 실행한다. 주소 ＃13에 대한 기입 동작에 대해서는, 도 3의 흐름도에 있어서의 ②의 처리 순서에 따라 처리를 실행·완료한다. 즉, 리프레시 동작＃0의 코어 동작 기간중에 판독 동작 요구＃14가 발생하고 있으므로, 리프레시 코어 동작이 완료한 시점에서 이미 판독 동작의 보유 주소가 존재한다(도 3의 단계 ST6에 있어서 YES). 따라서, ②의 처리 순서에 따라 판독 동작 ＃14의 실행이 완료할 때까지 기다리고, 그 후에 당해 기입 동작 ＃13을 실행·완료한다.
이상과 같이 하여, 본 발명에 있어서는 타이밍 발생기(12)에 의해 각 동작의 타이밍을 제어함으로써, 데이터 및 주소를 보유하는 기입 동작용의 버퍼를 가지는 일 없이 적절한 타이밍으로 판독 및 기입 동작을 실행할 수 있다. 또, 내부에서 자동적으로 발생된 리프레시 동작 요구가 외부 입력 명령과 타이밍적으로 경합하여 도, 타이밍 발생기(12)에 의한 타이밍 제어에 의해 각 동작을 문제없이 실행할 수 있다.
도 5 또는 7의 경우에 있어서, 리프레시가 기간 (A) 또는 (B)에서 요구되면, 리프레시 동작은 지연되어 나중에 실행하도록 해도 좋다. 리프레시 동작이 기간 (C)에서 요구되면, 리프레시 동작은 즉각적으로 실행된다.
도 10은 본 발명에 의한 반도체 기억장치의 다른 실시예의 구성을 나타내는 블럭도이다.
도 10의 반도체 기억장치(10A)는 도 1의 반도체 기억장치(10)와는 멀티 뱅크(multi bank) 구성으로 되어있는 것이 다르다. 즉, 도 10의 반도체 기억장치(10A)에 있어서, 칼럼 디코더, 워드 디코더, 데이터 버스 증폭기·기입 증폭기 및 코어 회로가 뱅크 수 n 만큼 설치되어 있고, 복수의 칼럼 디코더(15－1, 15－2,···, 15－n), 복수의 워드 디코더(16－1, 16－2,···, 16－n), 데이터 버스 증폭기·기입 증폭기(17－1, 17－2,···, 17－n) 및 코어 회로(18－1, 18－2,···, 18－n)를 포함한다.
또, n개의 뱅크에 대응하여, n개의 타이밍 발생기(12－1, 12－2,···, 12－n)가 설치된다. 타이밍 발생기를 각 뱅크에 대응시켜 설치함으로써, 각 뱅크마다 독립적으로 타이밍 제어를 실행할 수 있다.
이상, 본 발명을 실시예에 근거하여 설명했지만, 본 발명은 상기 실시예로 한정되는 것은 아니고, 특허 청구의 범위에 기재의 범위 내에서 여러 가지 변형이 가능하다.
이상과 같이 본 발명에서는, 판독 동작 요구, 기입 동작 요구, 혹은 리프레시 동작 요구에 따라 타이밍 발생기가 동작함으로써, 코어 회로에 대한 액세스 경합이 없는 경우에는 액세스 요구의 발생순으로 액세스를 실행하고, 경합이 있는 경우에는 동작상 문제가 없게 적절한 차례로 각 액세스를 실행한다. 이와 같이, 타이밍 발생기가 코어 회로에의 액세스 타이밍을 제어함으로써, 데이터 및 주소를 보유하는 기입 동작용의 버퍼를 가지는 일 없이, 적절한 타이밍으로 판독 동작, 기입 동작, 리프레시 동작을 실행하는 반도체 기억장치를 제공할 수 있다.

Claims (10)

  1. 반도체 기억 장치에 있어서,
    메모리 코어 회로와;
    외부로부터 적어도 최소 명령 주기의 간격을 두고서 명령이 입력되는 명령 회로와;
    상기 명령 회로에 외부로부터 입력되는 명령이 판독 명령인 경우에는 상기 판독 명령이 입력되는 즉시 상기 메모리 코어 회로에 판독 액세스를 요구하고, 상기 메모리 코어 회로의 동작이 현재 실행중이 아닌 경우에는 상기 판독 액세스 요구 후에 즉시 상기 메모리 코어 회로에 대한 판독 동작을 실행하며, 상기 메모리 코어 회로의 동작이 현재 실행중인 경우에는 상기 판독 액세스 요구가 있더라도 상기 메모리 코어 회로에 대한 판독 동작의 실행을 지연시키고, 기입 액세스에 대응하는 기입 명령이 상기 명령 회로에 외부로부터 입력되는 상기 기입 명령의 명령 주기의 종료전의 데이터 확정 후에 상기 메모리 코어 회로에 상기 기입 명령의 기입 액세스를 요구하며, 상기 메모리 코어 회로의 동작이 현재 실행중이 아닌 경우에는 상기 기입 액세스 요구 후에 즉시 상기 메모리 코어 회로에 대한 기입 동작을 실행하고, 상기 메모리 코어 회로가 현재 동작 중인지의 여부를 체크하고, 상기 체크에 응답하여 상기 메모리 코어 회로로의 액세스와 관련해서 복수의 액세스가 서로 경합하는 경우에 상기 메모리 코어 회로에 대한 복수의 액세스가 실행되는 차례를 제어하기 위해서 동작하도록 구성된 타이밍 발생기
    를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 코어 회로를 리프레시하는 리프레시 동작 지시를 소정 주기로 생성하는 리프레시 타이밍 생성 회로를 더 포함하고,
    상기 타이밍 발생기는, 상기 리프레시 동작 지시에 따라 상기 메모리 코어 회로의 동작이 현재 실행중이 아닌 경우에는 상기 리프레시 동작 지시 후에 즉시 상기 메모리 코어 회로에 대한 리프레시 동작을 실행하는 것인,
    반도체 기억 장치.
  3. 제2항에 있어서,
    상기 타이밍 발생기는, 상기 메모리 코어 회로의 동작이 현재 실행중인 경우에는, 상기 메모리 코어 회로의 동작 실행이 완료된 후에 상기 메모리 코어 회로에 대한 액세스 동작을 실행하는 것인, 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 타이밍 발생기는, 상기 메모리 코어 회로의 동작 실행이 완료된 시점에서 판독 동작을 포함하는 2개 이상의 액세스 동작이 대기 상태인 경우에는, 판독 동작을 먼저 실행하고 1개 이상의 나머지 대기 상태의 액세스 동작을 다음에 실행하는 것인, 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 타이밍 발생기는,
    상기 명령 회로가 판독 명령을 받았는지 기입 명령을 받았는지를 나타내는 정보를 보유하는 R/W 보유 회로와;
    기입 주소 또는 판독 주소를 보유하는 주소 보유 회로와;
    리프레시 주소를 보유하는 리프레시 주소 보유 회로
    를 포함하는 것인 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 메모리 코어 회로는 DRAM 코어 회로이고, SRAM과 호환되는 인터페이스를 제공하는 것인, 반도체 기억 장치.
  7. 제1항에 있어서,
    독립된 타이밍으로 동작 가능한 상기 메모리 코어 회로를 복수개 더 포함하고, 각 메모리 코어 회로마다 상기 타이밍 발생기가 설치되어 있는 것인, 반도체 기억 장치.
  8. SRAM 인터페이스와 호환되는 인터페이스를 갖는 반도체 기억 장치로서,
    DRAM 코어 회로와;
    판독 명령이 입력된 후 즉시 상기 판독 명령의 판독 액세스를 상기 DRAM 코어 회로에 대해서 요구하고, 기입 액세스에 대응하는 기입 명령이 입력되는 상기 기입 명령의 명령 주기의 종료전의 기입 데이터가 확정되는 때에 상기 기입 명령의 기입 액세스를 상기 DRAM 코어 회로에 대해서 요구하며, 상기 DRAM 코어 회로가 현재 동작 중인지의 여부를 체크하고, 상기 체크에 응답해서 상기 DRAM 코어 회로로의 액세스와 관련해서 복수의 액세스가 서로 경합하는 경우에 상기 DRAM 코어 회로에 대한 복수의 액세스가 실행되는 차례를 제어하도록 동작하고, 상기 DRAM 코어 회로의 동작이 현재 실행중인 경우에는 상기 판독 액세스 요구시에도 상기 DRAM 코어 회로의 판독 동작의 실행을 지연시키도록 구성된 타이밍 발생기
    를 포함하는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 DRAM 코어 회로를 리프레시하는 리프레시 동작 요구를 소정 주기로 생성하는 리프레시 타이밍 생성 회로를 더 포함하는 것인, 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 타이밍 발생기는, 상기 DRAM 코어 회로의 현재 실행중인 동작이 완료한 시점에서 판독 동작을 포함하는 2개 이상의 액세스 동작이 대기 상태인 경우에는, 판독 동작을 먼저 실행하고 1개 이상의 나머지 대기 상태의 액세스 동작을 다음에 실행하는 것인, 반도체 기억 장치.
KR1020020050000A 2002-01-31 2002-08-23 반도체 기억장치 Expired - Fee Related KR100816631B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00023895 2002-01-31
JP2002023895A JP2003228978A (ja) 2002-01-31 2002-01-31 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20030065276A KR20030065276A (ko) 2003-08-06
KR100816631B1 true KR100816631B1 (ko) 2008-03-24

Family

ID=27606420

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020050000A Expired - Fee Related KR100816631B1 (ko) 2002-01-31 2002-08-23 반도체 기억장치

Country Status (4)

Country Link
US (1) US7152150B2 (ko)
JP (1) JP2003228978A (ko)
KR (1) KR100816631B1 (ko)
TW (1) TW567489B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI260019B (en) * 2004-05-21 2006-08-11 Fujitsu Ltd Semiconductor memory device and memory system
JP4723205B2 (ja) * 2004-05-21 2011-07-13 富士通セミコンダクター株式会社 半導体記憶装置
US7873953B1 (en) * 2006-01-20 2011-01-18 Altera Corporation High-level language code sequence optimization for implementing programmable chip designs
US8230431B2 (en) 2007-05-09 2012-07-24 Harris Technology, Llc Guaranteed core access in a multiple core processing system
KR100945794B1 (ko) * 2008-05-02 2010-03-08 주식회사 하이닉스반도체 반도체 집적회로 및 그 어드레스/커맨드 처리방법
US8601205B1 (en) * 2008-12-31 2013-12-03 Synopsys, Inc. Dynamic random access memory controller
JP5592238B2 (ja) * 2010-11-18 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその制御方法
CN102023944A (zh) * 2010-12-18 2011-04-20 浙江大学 一种存储器多模访问控制方法及其片上sram存储器控制系统
JP2015079078A (ja) 2013-10-16 2015-04-23 セイコーエプソン株式会社 表示制御装置及び方法、半導体集積回路装置、並びに、表示装置
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06202933A (ja) * 1992-12-28 1994-07-22 Toshiba Corp 同期式大規模集積回路記憶装置
JPH10269779A (ja) * 1997-03-19 1998-10-09 Toshiba Corp 同期式ランダムアクセスメモリ
JPH11110280A (ja) * 1997-10-02 1999-04-23 Toshiba Corp 半導体メモリシステム
JP2000137983A (ja) * 1998-08-26 2000-05-16 Toshiba Corp 半導体記憶装置
JP2000222880A (ja) * 1999-01-29 2000-08-11 Nec Ic Microcomput Syst Ltd 半導体記憶装置とその制御方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09306164A (ja) * 1996-05-13 1997-11-28 Internatl Business Mach Corp <Ibm> メモリ・リフレッシュ・システム
US6504780B2 (en) * 1998-10-01 2003-01-07 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a dram device using clock division
JP3957469B2 (ja) * 2000-04-11 2007-08-15 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6725347B2 (en) * 2001-01-16 2004-04-20 Sun Microsystems, Inc. Spin-wheel SDRAM access scheduler for high performance microprocessors
US6459650B1 (en) * 2001-05-15 2002-10-01 Jmos Technology, Inc. Method and apparatus for asynchronously controlling a DRAM array in a SRAM environment
US6643732B1 (en) * 2001-11-14 2003-11-04 Etron Technology, Inc. Delayed read/write scheme for SRAM interface compatible DRAM

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06202933A (ja) * 1992-12-28 1994-07-22 Toshiba Corp 同期式大規模集積回路記憶装置
JPH10269779A (ja) * 1997-03-19 1998-10-09 Toshiba Corp 同期式ランダムアクセスメモリ
JPH11110280A (ja) * 1997-10-02 1999-04-23 Toshiba Corp 半導体メモリシステム
JP2000137983A (ja) * 1998-08-26 2000-05-16 Toshiba Corp 半導体記憶装置
JP2000222880A (ja) * 1999-01-29 2000-08-11 Nec Ic Microcomput Syst Ltd 半導体記憶装置とその制御方法

Also Published As

Publication number Publication date
US20030145184A1 (en) 2003-07-31
JP2003228978A (ja) 2003-08-15
US7152150B2 (en) 2006-12-19
TW567489B (en) 2003-12-21
KR20030065276A (ko) 2003-08-06

Similar Documents

Publication Publication Date Title
KR100257430B1 (ko) 캐쉬 내장 동기적 동적 랜덤 액세스 메모리 소자 및 프로그래밍가능한 캐쉬 저장 정책 구현 방법
US7760562B2 (en) Address multiplexing in pseudo-dual port memory
JP3335298B2 (ja) キャッシュｓｄｒａｍデバイス
KR100233973B1 (ko) 동기형 반도체 기억 장치
JP4734580B2 (ja) エンハンスド・バス・ターンアラウンド集積回路ダイナミック・ランダム・アクセス・メモリ装置
JP3155545B2 (ja) メモリのリフレッシュ制御回路
KR100816631B1 (ko) 반도체 기억장치
EP1406265B1 (en) Memory access collision avoidance scheme
US6091667A (en) Semiconductor memory device and a data reading method and a data writing method therefor
US7180822B2 (en) Semiconductor memory device without decreasing performance thereof even if refresh operation or word line changing operation occur during burst operation
US20050268024A1 (en) Memory controller for use in multi-thread pipeline bus system and memory control method
US20040017714A1 (en) Synchronous SRAM-compatible memory and method of driving the same
KR20040101329A (ko) 의사-정적 메모리 장치를 위한 비동기 인터페이스 회로와방법
JP3123473B2 (ja) 半導体記憶装置
US7102949B2 (en) Semiconductor memory device and memory system
JP2002197864A (ja) マルチポートメモリおよびその制御方法
KR100401235B1 (ko) 디램 셀을 이용한 에스램 호환 메모리 장치의 로우 제어회로
US7089351B2 (en) Semiconductor memory device for preventing a late write from disturbing a refresh operation
JP2007095146A (ja) メモリ、メモリ・アクセス制御方法
JP2001167574A (ja) 半導体記憶装置
JP2007115087A (ja) 半導体装置
KR20030033508A (ko) 스토리지 커패시터를 포함하는 셀을 가지는 에스램 및 그라이트데이타 입력방법
JP2004071104A (ja) 半導体記憶装置及び半導体記憶装置を含む記憶素子モジュール

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

FPAY Annual fee payment

Payment date: 20140220

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20150224

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

FPAY Annual fee payment

Payment date: 20160218

Year of fee payment: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

FPAY Annual fee payment

Payment date: 20170220

Year of fee payment: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20200319

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20200319