KR100816247B1 - Ｍｉｍ 캐패시터 및 그 제조방법 - Google Patents

Abstract

본 발명에 따른 MIM 캐패시터는,

캐패시터 하부금속이 형성된 하부 절연막; 상기 하부 절연막 위에 순차적으로 형성된 제1 캐패시터 절연막 패턴, 캐패시터 중앙금속, 제2 캐패시터 절연막 패턴, 캐패시터 상부금속, 절연막 패턴; 상기 캐패시터 상부금속과 상기 캐패시터 하부금속을 연결하는 제1 구리 전도체; 및, 상기 캐패시터 중앙금속에 연결된 제2 구리 전도체를 포함한다.

Description

ＭＩＭ 캐패시터 및 그 제조방법{MIM Capacitor and the Fabricating Method thereof}

도 1 내지 도 7은 본 발명에 따른 MIM 캐패시터 제조방법을 도시한 공정도이다.

본 발명은 MIM 캐패시터 및 그 제조방법에 관한 것이다.

반도체 집적회로의 용도가 다양해짐에 따라, 로직 회로 영역에 형성되는 아날로그 캐패시터 역시 고속 및 대용량을 요구하고 있다. 고속의 캐패시터를 달성하기 위하여 캐패시터의 전극의 저항을 낮추어 주파수 의존성을 작게 하여야 한다.

또한, 대용량의 캐패시터를 구현하기 위하여 캐패시터 유전막의 두께를 감소시키거나 고유전율의 유전막을 사용하거나 캐패시터의 면적을 증가시켜야 한다.

그러나, 종래의 캐패시터 제조 공정에 있어서 유효 면적 대비 캐패시터 값이 작은 문제가 있는데, 캐패시터 값을 높이기 위해서 캐패시터 면적을 크게 하는 경 우에는 그에 따라 칩의 면적이 함께 커져서 반도체 소자의 집적도를 저하시키는 문제가 있으며, 고유전율의 유전막을 사용하는 경우에는 장비 투자나 새로운 공정을 셋업(set up)해야 하므로, 기존의 장비를 사용할 수 없는 문제가 있다.

본 발명은 상기한 바와 같은 종래의 문제점을 개선하기 위한 것으로서, 기존의 장비를 활용하면서도 칩의 면적을 크게하지 않으면서 캐패시더의 값을 높일 수 있는 MIM 캐패시터 및 그 제조방법을 제공하는 데 있다.

본 발명에 따른 MIM 캐패시터 제조방법은,

캐패시터 하부 금속이 형성된 하부 절연막 위에 제1 캐패시터 절연막, 캐패시터 중앙금속층, 제2 캐패시터 절연막, 캐패시터 상부금속층, 절연막을 순차적으로 형성한 후, 상기 절연막 위에 제1 포토레지스트 패턴을 형성하는 단계;

상기 제1 포토레지스트 패턴을 마스크로 삼아 상기 절연막과 상기 캐패시터 상부금속층을 식각하여 절연막 패턴과 캐패시터 상부금속을 형성한 후, 상기 절연막 패턴과 상기 제2 캐패시터 절연막 위에 제2 포토레지스트 패턴을 형성하는 단계;

상기 제2 포토레지스트 패턴을 마스크로 삼아 상기 제2 캐피시터 절연막과 캐패시터 중앙금속층을 식각하여 제2 캐패시터 절연막 패턴 및, 캐패시터 중앙금속 을 형성한 후, 층간 절연막을 증착하고 제3 포토레지스트 패턴을 형성하는 단계;

상기 제3 포토레지스트 패턴을 마스크로 삼아 상기 층간 절연막을 식각하여 콘택홀을 구비한 층간 절연막 제1 패턴을 형성하고, 상기 콘택홀에 희생 포토레지스트를 충진한 후, 제4 포토레지스트 패턴을 형성하는 단계;

상기 제4 포토레지스트 패턴을 마스크로 삼아 상기 층간 절연막 제1 패턴 및 상기 희생 포토레지스트를 식각하여, 트랜치가 형성된 층간 절연막 제2 패턴을 형성한 후, 상기 콘택홀 내에 충진된 희생 포토레지스트를 제거하는 단계;

전면 식각 공정을 진행하여, 캐피시터 상부금속, 캐패시터 하부금속, 그리고 캐패시터 중앙금속을 노출시키는 단계; 및,

상기 층간 절연막 제2 패턴에 구리 전도체를 형성하는 단계를 포함한다.

또한, 본 발명에 따른 MIM 캐패시터는,

캐패시터 하부금속이 형성된 하부 절연막;

상기 하부 절연막 위에 순차적으로 형성된 제1 캐패시터 절연막 패턴, 캐패시터 중앙금속, 제2 캐패시터 절연막 패턴, 캐패시터 상부금속, 절연막 패턴;

상기 캐패시터 상부금속과 상기 캐패시터 하부금속을 연결하는 제1 구리 전도체; 및,

상기 캐패시터 중앙금속에 연결된 제2 구리 전도체를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.

또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.

도 1 내지 도 7은 본 발명에 따른 MIM 캐패시터를 가지는 반도체 소자 제조방법을 도시한 공정도이다.

먼저, 도 1을 참조하면, 캐패시터 하부 금속(4)이 형성된 하부 절연막(1) 위에 제1 캐패시터 절연막(5)을 형성하고, 그 위에 캐패시터 중앙금속층(7), 그 위에 제2 캐패시터 절연막(9), 그 위에 캐패시터 상부금속층(11), 그 위에 절연막(13)을 순차적으로 형성한다. 이때, 상기 절연막(13)은 질화막일 수 있으며, 상기 절연막과 제1, 제2 캐패시터 절연막은 동일한 절연막일 수 있다.

그리고, 상기 제1 캐패시터 절연막과 제2 캐패시터 절연막의 두께는 450 내 지 700Å일 수 있다. 또한, 상기 제1 캐패시터 절연막과 제2 캐패시터 절연막의 두께는 동일하고, 상기 절연막-예를 들면, 질화막-은 상기 제1, 제2 캐패시터 절연막의 두께 이상이다.

그리고, 상기 캐패시터 하부 금속(4)은 구리 금속일 수 있으며, 상기 캐패시터 상부금속층(11)과 캐패시터 중앙금속층(7)은 Ti, Ti/TiN, Ti/Al/TiN 중 어느 하나의 금속일 수 있다.

이어서, 상기 절연막(13) 위에 포토레지스트 필름을 도포하고, 이를 노광, 현상하여 제1 포토레지스트 패턴(50)을 형성한다.

그 다음, 도 2를 참조하면, 상기 제1 포토레지스트 패턴(50)을 마스크로 삼아 상기 절연막(13)과 상기 캐패시터 상부금속층(11)을 식각하여 절연막 패턴(13')과 캐패시터 상부금속(11')을 형성한다. 여기서, 식각 방법으로는 건식 식각 또는 화학적 건식 식각(Chemical Dry Etch; CDE)을 실시할 수 있다. 이어서, 상기 제1 포토레지스트 패턴을 애싱 등의 방법으로 제거한다.

계속하여, 그 결과물 위에 포토레지스트 필름을 도포하고, 이를 노광, 현상하여 제2 포토레지스트 패턴(60)을 형성한다. 이때, 상기 제2 포토레지스트 패턴(60)은 상기 절연막 패턴(13')과 캐패시터 상부금속(11')을 커버하고 상기 제2 커패시터 절연막 표면을 노출시키도록 형성한다. 또한, 이때, 상기 제2 포토레지스트 패턴(60)은 상기 절연막 패턴(13')과 캐패시터 상부금속(11')의 일단에 일치하도록 하고, 상기 절연막 패턴과 캐패시터 상부금속의 타단을 커버하도록 형성할 수도 있다.

그 다음, 도 3을 참조하면, 상기 제2 포토레지스트 패턴(60)을 마스크로 삼아 상기 제2 캐피시터 절연막(9)과 캐패시터 중앙금속층(7)을 식각하여 제2 캐패시터 절연막 패턴(9') 및, 캐패시터 중앙금속(7')을 형성한다. 여기서, 식각 방법으로는 건식 식각 또는 화학적 건식 식각을 실시할 수 있다. 이어서, 그 결과물 위에 층간 절연막(15)을 증착한 후, 상기 층간 절연막(15) 위에 포토레지스트 필름을 도포하고, 노광, 현상하여 제3 포토레지스트 패턴(70)을 형성한다.

그 다음, 도 4를 참조하면, 상기 제3 포토레지스트 패턴(70)을 마스크로 삼아 상기 층간 절연막(15)을 식각하여 콘택홀(H)을 구비한 층간 절연막 제1 패턴(15')을 형성한 후, 상기 제3 포토레지스트 패턴(70)을 제거한다. 이어서, 상기 콘택홀(H)에 희생 포토레지스트(17)를 충진한 후, 그 결과물 위에 포토레지스트 필름을 도포하고, 이를 노광, 현상하여 제4 포토레지스트 패턴(80)을 형성한다.

그 다음, 도 5를 참조하면, 상기 제4 포토레지스트 패턴(80)을 마스크로 삼아 상기 층간 절연막 제1 패턴(15') 및 상기 희생 포토레지스트(17)의 일부를 식각하여, 소정 부분에 트랜치가 형성된 층간 절연막 제2 패턴(15")을 형성한다. 이어서, 애싱 등의 방법으로 상기 제4 포토레지스트 패턴(80)을 제거한다. 이와 동시에 상기 콘택홀 내에 충진된 희생 포토레지스트(17)도 제거된다.

그 다음, 도 6을 참조하면, 그 결과물에 대해 전면 식각 공정을 진행하여, 상기 절연막 패턴(13'), 제1 캐패시터 절연막(5), 그리고 제2 캐패시터 절연막 패턴(9')을 식각하여 캐피시터 상부금속(11), 캐패시터 하부금속(4), 그리고 캐패시터 중앙금속(7)을 노출시킨다. 이때, 상기 절연막, 제1 캐패시터 절연막, 제2 캐패 시터 절연막 패턴의 두께만큼 상기 층간 절연막 제2 패턴도 식각된다.

그 다음, 도 7을 참조하면, 상기 층간 절연막 제2 패턴(15") 위에 전해 도금법 등의 방법으로 구리를 증착한 후, 화학 기계적 연마 공정(CMP)을 실시하여 구리 전도체(19)를 형성한다.

상기와 같은 방법으로 제조된 MIM 캐패시터는, 도 7의 도면부호 A로 연결되는 캐패시터 상부금속과 캐패시터 하부금속은 캐패시터의 탑-플레이트(Top-Plate) 역할을 하며, 도 7의 도면부호 B로 연결되는 캐패시터 중앙금속은 캐패시터의 보텀-플레이트(Bottom-Plate) 역할을 한다. 여기서, 상기 캐패시터 중앙금속과 상기 캐패시터 상부금속이 이루는 캐패시터와, 상기 캐패시터 중앙금속과 상기 캐패시터 하부금속이 이루는 캐패시터는 병렬로 연결되어 전체적인 캐패시터 값을 증가시킬 수 있게 된다.

이상과 같이 본 발명에 따른 MIM 캐패시터 및 그 제조방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.

상기한 바와 같은 구성으로 이루어진 본 발명에 따른 MIM 캐패시터 및 그 제 조방법에 의하면,

기존의 장비를 활용하면서도 칩의 면적을 크게하지 않으면서 캐패시더의 값을 높일 수 있게 되어, 칩 크기의 소형화와 반도체 소자의 집적도를 높일 수 있는 효과가 있다.

Claims (12)

1. 캐패시터 하부 금속이 형성된 하부 절연막 위에 제1 캐패시터 절연막, 캐패시터 중앙금속층, 제2 캐패시터 절연막, 캐패시터 상부금속층, 절연막을 순차적으로 형성한 후, 상기 절연막 위에 제1 포토레지스트 패턴을 형성하는 단계;

   상기 제1 포토레지스트 패턴을 마스크로 삼아 상기 절연막과 상기 캐패시터 상부금속층을 식각하여 절연막 패턴과 캐패시터 상부금속을 형성한 후, 상기 절연막 패턴과 상기 제2 캐패시터 절연막 위에 제2 포토레지스트 패턴을 형성하는 단계;

   상기 제2 포토레지스트 패턴을 마스크로 삼아 상기 제2 캐피시터 절연막과 캐패시터 중앙금속층을 식각하여 제2 캐패시터 절연막 패턴 및, 캐패시터 중앙금속을 형성한 후, 층간 절연막을 증착하고 제3 포토레지스트 패턴을 형성하는 단계;

   상기 제3 포토레지스트 패턴을 마스크로 삼아 상기 층간 절연막을 식각하여 콘택홀을 구비한 층간 절연막 제1 패턴을 형성하고, 상기 콘택홀에 희생 포토레지스트를 충진한 후, 제4 포토레지스트 패턴을 형성하는 단계;

   상기 제4 포토레지스트 패턴을 마스크로 삼아 상기 층간 절연막 제1 패턴 및 상기 희생 포토레지스트를 식각하여, 트랜치가 형성된 층간 절연막 제2 패턴을 형성한 후, 상기 콘택홀 내에 충진된 희생 포토레지스트를 제거하는 단계;

   전면 식각 공정을 진행하여, 캐피시터 상부금속, 캐패시터 하부금속, 그리고 캐패시터 중앙금속을 노출시키는 단계; 및,

   상기 층간 절연막 제2 패턴에 구리 전도체를 형성하는 단계

   를 포함하는 MIM 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 절연막은 질화막인 MIM 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 절연막과 상기 제1, 제2 캐패시터 절연막은 동일한 절연막인 MIM 캐패시터 제조방법.
4. 제 1 항에 있어서,

   상기 제1 캐패시터 절연막과 제2 캐패시터 절연막의 두께는 동일하고, 상기 절연막은 상기 제1, 제2 캐패시터 절연막의 두께보다 큰 MIM 캐패시터 제조방법.
5. 제 1 항에 있어서,

   상기 캐패시터 하부 금속은 구리 금속인 MIM 캐패시터 제조방법.
6. 제 1 항에 있어서,

   상기 캐패시터 상부금속층과 캐패시터 중앙금속층은 Ti, Ti/TiN, Ti/Al/TiN 중 어느 하나의 금속인 MIM 캐패시터 제조방법.
7. 제 1 항에 있어서,

   상기 제2 포토레지스트 패턴은 상기 절연막 패턴과 상기 캐패시터 상부금속을 커버하고 상기 제2 커패시터 절연막을 노출시키도록 형성하는 MIM 캐패시터 제조방법.
8. 제 1 항에 있어서,

   상기 제2 포토레지스트 패턴은 상기 절연막 패턴과 상기 캐패시터 상부금속의 일단에 일치하도록 하고, 상기 절연막 패턴과 캐패시터 상부금속의 타단을 커버하도록 형성하는 MIM 캐패시터 제조방법.
9. 구리를 포함하는 캐패시터 하부금속이 형성된 하부 절연막;

   상기 하부 절연막 위에 순차적으로 형성된 제1 캐패시터 절연막 패턴, 캐패시터 중앙금속, 제2 캐패시터 절연막 패턴, 캐패시터 상부금속, 절연막 패턴을 포함하는 구조물들;

   상기 구조물들을 덮으며 상기 캐패시터 상부금속의 일부와 상기 캐패시터 하부금속의 일부 및 상기 캐패시터 중앙금속의 일부를 각각 노출시키는 층간 절연막;

   상기 노출된 캐패시터 상부금속과 상기 노출된 캐패시터 하부금속을 연결하는 제1 구리 전도체; 및,

   상기 노출된 캐패시터 중앙금속에 연결된 제2 구리 전도체

   를 포함하는 MIM 캐패시터.
10. 삭제
11. 제 9 항에 있어서,

    상기 캐패시터 상부금속과 캐패시터 중앙금속은 Ti, Ti/TiN, Ti/Al/TiN 중 어느 하나인 MIM 캐패시터.
12. 제 9 항에 있어서,

    상기 절연막 패턴과 상기 제1, 제2 캐패시터 절연막 패턴은 동일한 절연막인 MIM 캐패시터.

Images