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KR100816131B1 - Output driver circuit - Google Patents

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KR100816131B1
KR100816131B1 KR1020010053799A KR20010053799A KR100816131B1 KR 100816131 B1 KR100816131 B1 KR 100816131B1 KR 1020010053799 A KR1020010053799 A KR 1020010053799A KR 20010053799 A KR20010053799 A KR 20010053799A KR 100816131 B1 KR100816131 B1 KR 100816131B1
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장지은
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주식회사 하이닉스반도체
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders

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Abstract

본 발명은 출력 드라이버 회로에 관한 것으로, 풀업 신호 및 풀다운 신호에 따라 테스트 풀업 드라이브 신호 및 테스트 풀다운 드라이브 신호의 상태를 변경하는 테스트 모드 디코더와, 이들 신호와 다수의 어드레스 신호를 디코딩하여 다수의 풀업 제어 신호 및 풀다운 제어 신호를 출력하는 디코더와, 다수의 풀업 제어 신호 또는 풀다운 제어 신호에 따라 구동되어 풀업 옵션 드라이버 또는 풀다운 옵션 드라이버를 선택적으로 구동하기 위한 제 1 및 제 2 제어 수단을 더 포함하여 풀업 드라이버 및 풀다운 드라이버의 사이즈를 조절함으로써 테스트 시간 및 그에 따른 비용을 절약할 수 있는 출력 드라이버 회로가 제시된다.
The present invention relates to an output driver circuit, a test mode decoder for changing the state of a test pull-up drive signal and a test pull-down drive signal in accordance with a pull-up signal and a pull-down signal, and a plurality of pull-up control by decoding these signals and a plurality of address signals. A pull-up driver further comprising a decoder for outputting a signal and a pull-down control signal and first and second control means for selectively driving a pull-up option driver or a pull-down option driver driven according to a plurality of pull-up control signals or pull-down control signals And an output driver circuit that can save test time and thus cost by adjusting the size of the pull-down driver.

출력 드라이버, 풀업 및 풀다운 옵션 드라이버, 테스트 모드 디코더, 디코더Output Driver, Pull-Up and Pull-Down Option Driver, Test Mode Decoder, Decoder

Description

출력 드라이버 회로{Output driver circuit} Output driver circuit             

도 1은 종래의 출력 드라이버 회로도.1 is a conventional output driver circuit diagram.

도 2는 본 발명의 제 1 실시 예에 따른 출력 드라이버 회로도.2 is an output driver circuit diagram according to a first embodiment of the present invention.

도 3은 본 발명의 제 2 실시 예에 따른 출력 드라이버 회로도.3 is an output driver circuit diagram according to a second embodiment of the present invention.

도 4는 본 발명의 제 3 실시 예에 따른 출력 드라이버 회로도.4 is an output driver circuit diagram according to a third embodiment of the present invention.

도 5는 본 발명의 제 4 실시 예에 따른 출력 드라이버 회로도.
5 is an output driver circuit diagram according to a fourth embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

21, 31, 41 및 51 : 테스트 모드 디코더21, 31, 41, and 51: test mode decoder

22, 32, 42 및 52 : 디코더22, 32, 42, and 52: decoder

11, 23, 33, 43 및 53 : 프리 드라이버11, 23, 33, 43, and 53: Free driver

12, 24, 34, 44 및 54 : 풀업 드라이버12, 24, 34, 44, and 54: pullup drivers

13, 25, 35, 45 및 55 : 풀다운 드라이버13, 25, 35, 45, and 55: pull down drivers

26, 36, 46 및 56 : 제 1 제어 수단26, 36, 46 and 56: first control means

14, 27, 37, 47 및 57 : 풀업 옵션 드라이버 14, 27, 37, 47, and 57: pull-up option driver                 

28, 38, 48 및 58 : 제 2 제어 수단28, 38, 48 and 58: second control means

15, 29, 39, 49 및 59 : 풀다운 옵션 드라이버
15, 29, 39, 49, and 59: pull-down option driver

본 발명은 출력 드라이버 회로에 관한 것으로, 특히 풀업 신호 및 풀다운 신호에 따라 테스트 모드 디코더를 이용하여 풀업 또는 풀다운 옵션 드라이버를 구동시켜 풀업 또는 풀다운 드라이버의 사이즈를 조절함으로써 테스트 시간 및 그에 따른 비용을 절약할 수 있는 출력 드라이버 회로에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output driver circuit, and in particular, a test mode decoder can be used to drive a pull-up or pull-down option driver according to a pull-up signal and a pull-down signal to adjust the size of the pull-up or pull-down driver, thereby saving test time and its cost. The present invention relates to an output driver circuit.

도 1은 종래의 출력 드라이버 회로도로서, 그 구성을 설명하면 다음과 같다.1 is a conventional output driver circuit diagram, the configuration of which is as follows.

프리 드라이버(11)는 입력 신호(IN)와 인에이블 신호(EN)를 논리 조합하여 풀업 신호(PU)를 출력하는 NAND 게이트(16)와, 인에이블 신호(EN)가 제 1 인버터(I11)에 의해 반전된 인에이블 바 신호(ENb)와 입력 신호(IN)를 논리 조합하여 풀다운 신호(PD)를 출력하는 NOR 게이트(17)로 구성된다. 풀업 드라이버(12)는 풀업 신호(PU)에 따라 구동되어 소정 전압(Vdd)을 출력 단자(Dout)로 출력하는 PMOS 트랜지스터(P11)로 이루어진다. 풀다운 드라이버(13)는 풀다운 신호(PD)에 따라 구동되어 출력 단자(Dout)의 전위가 접지 전압(Vss)의 전위를 유지하도록 하는 NMOS 트랜지스터(N11)로 이루어진다. 풀업 옵션 드라이버(14)는 풀업 단자(PU)와 출력 단자(Dout) 사이에 접속되어 스위칭 동작에 따라 그 접속 수가 결정되는 다수의 PMOS 트랜지스터(P12 내지 P15)로 구성되어 풀업 드라이버(12)의 사이즈를 조절한다. 상기 다수의 PMOS 트랜지스터(P12 내지 P15)는 풀업 단자(PU)의 전위 및 스위칭 동작에 따라 구동되어 소정 전압(Vdd)을 출력 단자(Dout)로 공급한다. 풀다운 옵션 드라이버(15)는 풀다운 단자(PD)와 출력 단자(Dout) 사이에 접속되어 스위칭 동작에 따라 그 접속 수가 결정되는 다수의 NMOS 트랜지스터(N12 내지 N15)로 구성되어 풀다운 드라이버(13)의 사이즈를 조절한다. 상기 다수의 NMOS 트랜지스터(N12 내지 N15)는 풀다운 단자(PD)의 전위 및 스위칭 동작에 따라 구동되어 출력 단자(Dout)를 접지 전압(Vss)의 전위로 유지되도록 한다.
The pre-driver 11 logic-combines the input signal IN and the enable signal EN to output the pull-up signal PU, and the enable signal EN is the first inverter I11. The NOR gate 17 outputs a pull-down signal PD by logically combining the enable bar signal ENb and the input signal IN inverted by the input signal INb. The pull-up driver 12 includes a PMOS transistor P11 that is driven according to the pull-up signal PU to output a predetermined voltage Vdd to the output terminal Dout. The pull-down driver 13 is composed of an NMOS transistor N11 which is driven according to the pull-down signal PD so that the potential of the output terminal Dout maintains the potential of the ground voltage Vss. The pull-up option driver 14 is composed of a plurality of PMOS transistors P12 to P15 connected between the pull-up terminal PU and the output terminal Dout and whose number of connections is determined according to the switching operation. Adjust The plurality of PMOS transistors P12 to P15 are driven according to the potential of the pull-up terminal PU and a switching operation to supply a predetermined voltage Vdd to the output terminal Dout. The pull-down option driver 15 is composed of a plurality of NMOS transistors N12 to N15 connected between the pull-down terminal PD and the output terminal Dout, and the number of connections thereof is determined according to the switching operation. Adjust The plurality of NMOS transistors N12 to N15 are driven according to the potential of the pull-down terminal PD and the switching operation to maintain the output terminal Dout at the potential of the ground voltage Vss.

상기와 같이 구성되는 종래의 출력 드라이버 회로의 구동 방법을 설명하면 다음과 같다.A driving method of a conventional output driver circuit constructed as described above is as follows.

인에이블 신호(EN)가 하이 상태로 인가되고 입력 신호(IN)가 하이 상태로 인가되면, NAND 게이트(16)는 이들을 논리 조합하여 로우 상태의 풀업 신호(PU)를 출력한다. 그리고, 제 1 인버터(I11)에 의해 인에이블 신호(EN)가 하이 상태로 반전된 신호와 하이 상태의 입력 신호(IN)를 NOR 게이트(17)가 논리 조합하여 로우 상태의 풀다운 신호(PD)를 출력한다. 로우 상태의 풀업 신호(PU)에 의해 풀업 드라이버(12)가 인에이블되며, 로우 상태의 풀다운 신호(PD)에 의해 풀다운 드라이버(13)가 디스에이블된다. 따라서, 출력 단자(Dout)를 통해 하이 상태의 신호를 출력하게 된다. When the enable signal EN is applied in the high state and the input signal IN is applied in the high state, the NAND gate 16 logically combines them to output the pull-up signal PU in the low state. In addition, the NOR gate 17 logically combines the signal in which the enable signal EN is inverted to the high state by the first inverter I11 and the input signal IN in the high state to the pull-down signal PD in the low state. Outputs The pull-up driver 12 is enabled by the pull-up signal PU in the low state, and the pull-down driver 13 is disabled by the pull-down signal PD in the low state. Therefore, a high state signal is output through the output terminal Dout.                         

한편, 인에이블 신호(EN)가 하이 상태로 인가되고 입력 신호(IN)가 로우 상태로 인가되면, NAND 게이트(16)는 이들을 논리 조합하여 하이 상태의 풀업 신호(PU)를 출력한다. 그리고, 제 1 인버터(I11)에 의해 인에이블 신호(EN)가 로우 상태로 반전된 신호와 로우 상태의 입력 신호(IN)를 NOR 게이트(17)가 논리 조합하여 하이 상태의 풀다운 신호(PD)를 출력한다. 하이 상태의 풀업 신호(PU)에 의해 풀업 드라이버(12)가 디스에이블되며, 하이 상태의 풀다운 신호(PD)에 의해 풀다운 드라이버(13)가 인에이블 된다. 따라서, 출력 단자(Dout)를 통해 로우 상태의 신호를 출력하게 된다.On the other hand, when the enable signal EN is applied in the high state and the input signal IN is applied in the low state, the NAND gate 16 logically combines them to output the pull-up signal PU in the high state. In addition, the NOR gate 17 logically combines the signal in which the enable signal EN is inverted to the low state by the first inverter I11 and the input signal IN in the low state to the pull-down signal PD in the high state. Outputs The pull-up driver 12 is disabled by the pull-up signal PU in the high state, and the pull-down driver 13 is enabled by the pull-down signal PD in the high state. Therefore, a low state signal is output through the output terminal Dout.

상기와 같이 입력 신호(IN)에 따라 출업 드라이버(12) 또는 풀다운 드라이버(13)를 선택적으로 인에이블시켜 출력 신호(Dout)가 출력된다. 그런데, 출력 신호(Dout)가 설계시 설정된 값과 차이가 있을 경우 출력 드라이버 회로의 사이즈를 조절해야 하는데, 풀업 옵션 드라이버의 PMOS 트랜지스터 또는 풀다운 옵션 드라이버의 NMOS 트랜지스터의 접속 수를 스위칭 동작에 의해 조절하여 드라이버 회로의 사이즈를 조절한다.As described above, the output driver Dout is output by selectively enabling the start-up driver 12 or the pull-down driver 13 according to the input signal IN. However, if the output signal Dout differs from the value set at the time of design, the size of the output driver circuit should be adjusted. By controlling the number of connections of the PMOS transistor of the pull-up option driver or the NMOS transistor of the pull-down option driver, Adjust the size of the driver circuit.

그러나, 상기와 같은 방법으로 출력 드라이버 회로의 사이즈를 조절할 경우 사이즈를 조절할 때마다 테스트를 실시해야 하고, 사이즈가 변경될 때마다 제품을 전체적으로 수정해야 한다. 따라서, 이에 따른 비용과 시간이 소요된다.
However, when adjusting the size of the output driver circuit as described above, a test must be performed every time the size is adjusted, and the product must be modified as a whole when the size is changed. Therefore, the cost and time accordingly.

본 발명의 목적은 테스트 모드를 이용하여 사이즈를 조절할 수 있도록 함으 로써 테스트 시간 및 그에 따른 비용을 절약할 수 있는 출력 드라이버 회로를 제공하는데 있다.
An object of the present invention is to provide an output driver circuit that can be reduced in size by using the test mode to reduce the test time and the cost.

상술한 목적을 달성하기 위한 본 발명에 따른 출력 드라이버 회로는 테스트 풀업 드라이브 신호 및 테스트 풀다운 드라이버 신호를 출력하기 위한 테스트 모드 디코더와, 상기 테스트 풀업 드라이브 신호 및 테스트 풀다운 드라이버 신호, 그리고 다수의 어드레스 신호를 디코딩하여 다수의 풀업 제어 신호 및 다수의 풀다운 제어 신호를 출력하기 위한 디코더와, 입력 신호와 인에이블 신호를 논리 조합하여 풀업 신호 및 풀다운 신호를 출력하기 위한 프리 드라이버와, 상기 풀업 신호에 따라 소정 전압을 출력 단자로 출력하기 위한 풀업 드라이버와, 상기 풀다운 신호에 따라 접지 전압을 출력 단자로 출력하기 위한 풀다운 드라이버와, 상기 디코더로부터 출력된 다수의 풀업 제어 신호에 따라 구동되어 소정 전압을 공급하기 위한 제 1 제어 수단과, 상기 풀업 신호에 따라 구동되어 상기 제 1 제어 수단을 통해 공급되는 상기 소정 전압을 상기 출력 단자에 출력하여 상기 풀업 드라이버의 사이즈를 조절하기 위한 풀업 옵션 드라이버와, 상기 디코더로부터 출력된 다수의 풀다운 제어 신호에 따라 구동되어 접지 전압을 공급하기 위한 제 2 제어 수단과, 상기 풀다운 신호에 따라 구동되어 상기 제 2 제어 수단을 통해 공급되는 상기 접지 전압을 상기 출력 단자에 출력하여 상기 풀다운 드라이버의 사이즈를 조절하기 위한 풀다운 옵션 드라이버를 포함하여 이루어진 것을 특징으로 한다.
An output driver circuit according to the present invention for achieving the above object comprises a test mode decoder for outputting a test pull-up drive signal and a test pull-down driver signal, the test pull-up drive signal and the test pull-down driver signal, and a plurality of address signals. A decoder for decoding and outputting a plurality of pull-up control signals and a plurality of pull-down control signals, a pre-driver for outputting a pull-up signal and a pull-down signal by logically combining an input signal and an enable signal, and a predetermined voltage according to the pull-up signal A pull-up driver for outputting a signal to an output terminal, a pull-down driver for outputting a ground voltage to an output terminal according to the pull-down signal, and a driving device for supplying a predetermined voltage by being driven in accordance with a plurality of pull-up control signals output from the decoder. 1 control means, phase A pull-up option driver for controlling the size of the pull-up driver by outputting the predetermined voltage supplied to the output terminal driven by a pull-up signal to the output terminal, and a plurality of pull-down control signals output from the decoder; To control the size of the pull-down driver by outputting to the output terminal the second control means for supplying the ground voltage and the ground voltage supplied according to the pull-down signal and supplied through the second control means. It includes a pull-down option driver for.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2는 본 발명의 제 1 실시 예에 따른 출력 드라이버 회로도로서, 그 구성을 설명하면 다음과 같다.2 is an output driver circuit diagram according to a first embodiment of the present invention.

테스트 모드 디코더(21)는 테스트 풀업 드라이브 신호(test_pu_drv) 및 테스트 풀다운 드라이버 신호(test_pd_drv)를 출력한다. 디코더(22)는 테스트 풀업 드라이브 신호(test_pu_drv) 및 테스트 풀다운 드라이버 신호(test_pd_drv), 그리고 제 1 및 제 2 어드레스 신호(addA 및 addB)를 디코딩하여 다수의 풀업 신호(pu_1 내지 pu_4) 및 다수의 풀다운 신호(pd_1 내지 pd_4)를 출력한다. 프리 드라이버(23)는 입력 신호(IN)와 인에이블 신호(EN)를 논리 조합하여 풀업 신호(PU)를 출력하는 NAND 게이트(201)와, 인에이블 신호(EN)가 제 1 인버터(I21)에 의해 반전된 인에이블 바 신호(ENb)와 입력 신호(IN)를 논리 조합하여 풀다운 신호(PD)를 출력하는 NOR 게이트(202)로 구성된다. 풀업 드라이버(24)는 풀업 신호(PU)에 따라 구동되어 소정 전압(Vdd)을 출력 단자(Dout)로 출력하는 PMOS 트랜지스터(P21)로 구성된다. 풀다운 드라이버(25)는 풀다운 신호(PD)에 따라 구동되어 출력 단자(Dout)의 전위가 접지 전압(Vss)의 전위를 유지하도록 하는 NMOS 트랜지스터(N21)로 구성된다. 제 1 제어 수단(26)은 디코더(22)로부터 출력된 다수의 풀업 신호(pu_1 내지 pu_4)에 따라 각각 구동되며, 각각의 사이즈가 서로 다른 다수의 PMOS 트랜지스터(P22 내지 P25)로 구성되어 풀업 옵션 드라이버(27)에 소정 전압(Vdd)을 공급한다. 풀업 옵션 드라이버(27)는 풀업 단자(PU)의 전위에 따라 구 동되며 제 1 제어 수단(26)을 통해 인가되는 소정 전압(Vdd)을 출력 단자(Dout)에 출력한다. 상기 풀업 옵션 드라이버(27)은 상기 제 1 제어 수단(26)을 구성하는 다수의 PMOS 트랜지스터(P22 내지 P25)와 일대일로 대응되는 다수의 PMOS 트랜지스터(P26 내지 P29)로 구성된다. 제 2 제어 수단(28)은 디코더(22)로부터 출력된 다수의 풀다운 신호(pd_1 내지 pd_4)에 따라 각각 구동되며, 각각의 사이즈가 서로 다른 다수의 NMOS 트랜지스터(N22 내지 N25)로 구성되어 풀다운 옵션 드라이버(29)에 접지 전압(Vss)을 공급한다. 풀다운 옵션 드라이버(29)는 풀다운 단자(PD)의 전위에 따라 구동되며 제 2 제어 수단(28)을 통해 인가되는 접지 전압(Vss)을 출력 단자(Dout)에 출력한다. 상기 풀다운 옵션 드라이버(29)은 상기 제 2 제어 수단(28)을 구성하는 다수의 NMOS 트랜지스터(N22 내지 N25)와 일대일로 대응되는 다수의 NMOS 트랜지스터(N26 내지 N29)로 구성된다.
The test mode decoder 21 outputs a test pull-up drive signal test_pu_drv and a test pull-down driver signal test_pd_drv. The decoder 22 decodes the test pull-up drive signal test_pu_drv and the test pull-down driver signal test_pd_drv, and the first and second address signals addA and addB so that the plurality of pull-up signals pu_1 to pu_4 and the plurality of pull downs are decoded. The signals pd_1 to pd_4 are output. The pre-driver 23 logically combines the input signal IN and the enable signal EN to output the pull-up signal PU, and the enable signal EN is the first inverter I21. The NOR gate 202 outputs a pull-down signal PD by logically combining the enable bar signal ENb and the input signal IN inverted by the input signal IN. The pull-up driver 24 is composed of a PMOS transistor P21 that is driven according to the pull-up signal PU to output a predetermined voltage Vdd to the output terminal Dout. The pull-down driver 25 is composed of an NMOS transistor N21 which is driven according to the pull-down signal PD so that the potential of the output terminal Dout maintains the potential of the ground voltage Vss. The first control means 26 is driven according to the plurality of pull-up signals pu_1 to pu_4 respectively output from the decoder 22, and is composed of a plurality of PMOS transistors P22 to P25 having different sizes, respectively. The driver 27 supplies a predetermined voltage Vdd. The pull-up option driver 27 is driven according to the potential of the pull-up terminal PU and outputs a predetermined voltage Vdd applied through the first control means 26 to the output terminal Dout. The pull-up option driver 27 is composed of a plurality of PMOS transistors P22 to P25 constituting the first control means 26 and a plurality of PMOS transistors P26 to P29 corresponding one-to-one. The second control means 28 is driven in accordance with the plurality of pull-down signals pd_1 to pd_4 output from the decoder 22, respectively, and is composed of a plurality of NMOS transistors N22 to N25 having different sizes, respectively. The ground voltage Vss is supplied to the driver 29. The pull-down option driver 29 is driven according to the potential of the pull-down terminal PD and outputs a ground voltage Vss applied through the second control means 28 to the output terminal Dout. The pull-down option driver 29 includes a plurality of NMOS transistors N22 to N25 constituting the second control means 28 and a plurality of NMOS transistors N26 to N29 corresponding one-to-one.

상기와 같이 구성되는 본 발명의 제 1 실시 예에 따른 출력 드라이버 회로의 구동 방법을 설명하면 다음과 같다.The driving method of the output driver circuit according to the first embodiment of the present invention configured as described above is as follows.

인에이블 신호(EN)가 하이 상태로 인가되고 입력 신호(IN)가 하이 상태로 인가되면, NAND 게이트(201)는 이들을 논리 조합하여 로우 상태의 풀업 신호(PU)를 출력한다. 그리고, 제 1 인버터(I21)에 의해 인에이블 신호(EN)가 하이 상태로 반전된 인에이블 바 신호(ENb)와 하이 상태의 입력 신호(IN)를 NOR 게이트(202)가 논리 조합하여 로우 상태의 풀다운 신호(PD)를 출력한다. 로우 상태의 풀업 신호(PU)에 의해 풀업 드라이버(24)가 인에이블되며, 로우 상태의 풀다운 신호(PD)에 의해 풀다운 드라이버(25)가 디스에이블된다. 따라서, 출력 단자(Dout)를 통해 하이 상태의 신호를 출력하게 된다.When the enable signal EN is applied in the high state and the input signal IN is applied in the high state, the NAND gate 201 logically combines them to output the pull-up signal PU in the low state. In addition, the NOR gate 202 logically combines the enable bar signal ENb in which the enable signal EN is inverted to the high state by the first inverter I21 and the input signal IN in the high state to a low state. Outputs a pull-down signal (PD). The pull-up driver 24 is enabled by the pull-up signal PU in the low state, and the pull-down driver 25 is disabled by the pull-down signal PD in the low state. Therefore, a high state signal is output through the output terminal Dout.

한편, 인에이블 신호(EN)가 하이 상태로 인가되고 입력 신호(IN)가 로우 상태로 인가되면, NAND 게이트(201)는 이들을 논리 조합하여 하이 상태의 풀업 신호(PU)를 출력한다. 그리고, 제 1 인버터(I21)에 의해 인에이블 신호(EN)가 로우 상태로 반전된 인에이블 바 신호(ENb)와 로우 상태의 입력 신호(IN)를 NOR 게이트(202)가 논리 조합하여 하이 상태의 풀다운 신호(PD)를 출력한다. 하이 상태의 풀업 신호(PU)에 의해 풀업 드라이버(24)가 디스에이블되며, 하이 상태의 풀다운 신호(PD)에 의해 풀다운 드라이버(25)가 인에이블된다. 따라서, 출력 단자(Dout)를 통해 로우 상태의 신호를 출력하게 된다.
On the other hand, when the enable signal EN is applied in the high state and the input signal IN is applied in the low state, the NAND gate 201 logically combines them to output the pull-up signal PU in the high state. In addition, the NOR gate 202 logically combines the enable bar signal ENb in which the enable signal EN is inverted to the low state by the first inverter I21 and the input signal IN in the low state to a high state. Outputs a pull-down signal (PD). The pull-up driver 24 is disabled by the pull-up signal PU in the high state, and the pull-down driver 25 is enabled by the pull-down signal PD in the high state. Therefore, a low state signal is output through the output terminal Dout.

상기와 같이 구동되는 출력 드라이버 회로의 풀업 및 풀다운 신호의 전위를 측정하여 출력 드라이버의 사이즈를 변경하기 위한 테스트를 실시한다. 출력 드라이버의 사이즈를 변경하기 위해 테스트 모드 디코더(21)에서 풀업 신호 및 풀다운 신호의 전위에 따라 풀업 드라이버(24) 또는 풀다운 드라이버(25)의 사이즈를 변경할 것인지를 결정하여 테스트 풀업 드라이브 신호(test_pu_drv) 또는 테스트 풀다운 드라이버 신호(test_pd_drv)의 상태를 변경하여 디코더(22)로 입력시킨다. 디코더(22)는 테스트 풀업 드라이브 신호(test_pu_drv) 및 테스트 풀다운 드라이버 신호(test_pd_drv)를 입력하여 인에이블되고, 제 1 및 제 2 어드레스 신호(addA 및 addB)를 입력하고 이들을 디코딩하여 변경하고자 하는 드라이버에 해당하는 신호를 선택한다. 예를들어 테스트 풀업 드라이브 신호(test_pu_drv)가 하이 상태이고, 제 1 및 제 2 어드레스 신호(addA 및 addB)가 하이 상태일 경우 제 4 풀업 신호(pu_4)를 선택하고, 테스트 풀업 드라이브 신호(test_pu_drv)가 하이 상태이고, 제 1 어드레스 신호(addA)가 하이 상태이며, 제 2 어드레스 신호(addB)가 로우 상태일 경우 제 3 풀업 신호(pu_3)를 선택하도록 디코더(22)를 설계한다. 이러한 디코더(22) 동작에 의해 제 1 풀업 신호(pu_1)가 선택되었을 경우 제 1 제어 수단(26)의 제 2 PMOS 트랜지스터(P22)를 턴온시켜 제 2 PMOS 트랜지스터(P22) 및 풀업 옵션 드라이버(27)의 제 6 PMOS 트랜지스터(P26)가 풀업 드라이버(24)와 연결되어 풀업 드라이버(24)의 사이즈가 변경된다.The test for changing the size of the output driver by measuring the potential of the pull-up and pull-down signals of the output driver circuit driven as described above is performed. In order to change the size of the output driver, the test mode decoder 21 determines whether to change the size of the pull-up driver 24 or the pull-down driver 25 according to the potential of the pull-up signal and the pull-down signal, so that the test pull-up drive signal (test_pu_drv) Alternatively, the state of the test pull-down driver signal test_pd_drv is changed and input to the decoder 22. The decoder 22 is enabled by inputting the test pull-up drive signal test_pu_drv and the test pull-down driver signal test_pd_drv, and inputting the first and second address signals addA and addB to the driver to be decoded and changed. Select the corresponding signal. For example, when the test pull-up drive signal test_pu_drv is high and the first and second address signals addA and addB are high, the fourth pull-up signal pu_4 is selected and the test pull-up drive signal test_pu_drv is selected. Is high, the first address signal addA is high, and the decoder 22 is designed to select the third pull-up signal pu_3 when the second address signal addB is low. When the first pull-up signal pu_1 is selected by the decoder 22, the second PMOS transistor P22 of the first control unit 26 is turned on to turn on the second PMOS transistor P22 and the pull-up option driver 27. 6th PMOS transistor P26 is connected to the pull-up driver 24 to change the size of the pull-up driver 24.

상기와 같이 본 발명의 제 1 실시 예에 따른 출력 드라이버 회로는 2개의 제어 신호로 제 1 및 제 2 제어 수단의 다수의 트랜지스터중 하나를 선택하기 때문에 각각의 트랜지스터 사이즈는 서로 달라야 한다.
As described above, the output driver circuit according to the first embodiment of the present invention selects one of the plurality of transistors of the first and second control means with two control signals, and therefore, each transistor size must be different from each other.

도 3은 본 발명의 제 2 실시 예에 따른 출력 드라이버 회로도로서, 제 1 및 제 2 제어 수단을 다수의 전송 게이트와 인버터로 구성한 것이다. 여기서 다수의 전송 게이트의 사이즈는 각각 달라야 한다.
3 is an output driver circuit diagram according to a second embodiment of the present invention, in which the first and second control means comprise a plurality of transmission gates and inverters. Here, the sizes of the plurality of transmission gates must be different.

도 4는 본 발명의 제 3 실시 예에 따른 출력 드라이버 회로도로서, 제 1 및 제 2 제어 수단을 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성하고, 네개의 어드레스 신호를 이용하여 다수의 풀업 신호 및 풀다운 신호를 디코딩한다. 이렇게 하면 제 1 및 제 2 제어 수단을 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터를 여러개 선택할 수 있기 때문에 PMOS 트랜지스터 및 NMOS 트랜지스터의 사이즈를 동일하게 할 수 있다.
4 is an output driver circuit diagram according to a third embodiment of the present invention, in which the first and second control means are composed of a PMOS transistor and an NMOS transistor, and a plurality of pull-up signals and pull-down signals are decoded using four address signals. do. This makes it possible to select a plurality of PMOS transistors and NMOS transistors constituting the first and second control means, so that the sizes of the PMOS transistors and the NMOS transistors can be made the same.

도 5는 본 발명의 제 4 실시 예에 따른 출력 드라이버 회로도로서, 네개의 어드레스 신호를 이용하여 다수의 풀업 신호 및 풀다운 신호를 디코딩하고, 제 1 및 제 2 제어 수단을 다수의 인버터와 전송 게이트로 구성한 것이다. 이렇게 하면 제 1 및 제 2 제어 수단을 구성하는 전송 게이트의 사이즈를 동일하게 할 수 있다.
FIG. 5 is an output driver circuit diagram according to a fourth embodiment of the present invention, which decodes a plurality of pull-up signals and pull-down signals using four address signals, and converts the first and second control means into a plurality of inverters and transmission gates. It is made up. This makes it possible to make the size of the transmission gates constituting the first and second control means the same.

상술한 바와 같이 본 발명에 의하면 테스트 모드를 이용하여 출력 드라이버의 사이즈를 조절할 수 있으므로 테스트 시간 및 그에 따른 비용을 절약할 수 있다.As described above, according to the present invention, the size of the output driver can be adjusted using the test mode, thereby saving test time and cost.

Claims (15)

테스트 풀업 드라이브 신호 및 테스트 풀다운 드라이버 신호를 출력하기 위한 테스트 모드 디코더와,A test mode decoder for outputting a test pull-up drive signal and a test pull-down driver signal; 상기 테스트 풀업 드라이브 신호 및 테스트 풀다운 드라이버 신호, 그리고 다수의 어드레스 신호를 디코딩하여 다수의 풀업 제어 신호 및 다수의 풀다운 제어 신호를 출력하기 위한 디코더와,A decoder for decoding the test pull-up drive signal, the test pull-down driver signal, and the plurality of address signals to output a plurality of pull-up control signals and a plurality of pull-down control signals; 입력 신호와 인에이블 신호를 논리 조합하여 풀업 신호 및 풀다운 신호를 출력하기 위한 프리 드라이버와,A pre-driver for outputting a pull-up signal and a pull-down signal by logically combining an input signal and an enable signal, 상기 풀업 신호에 따라 소정 전압을 출력 단자로 출력하기 위한 풀업 드라이버와,A pull-up driver for outputting a predetermined voltage to an output terminal according to the pull-up signal; 상기 풀다운 신호에 따라 접지 전압을 출력 단자로 출력하기 위한 풀다운 드라이버와,A pull-down driver for outputting a ground voltage to an output terminal according to the pull-down signal; 상기 디코더로부터 출력된 다수의 풀업 제어 신호에 따라 구동되어 소정 전압을 공급하기 위한 제 1 제어 수단과,First control means for driving a plurality of pull-up control signals output from the decoder to supply a predetermined voltage; 상기 풀업 신호에 따라 구동되어 상기 제 1 제어 수단을 통해 공급되는 상기 소정 전압을 상기 출력 단자에 출력하여 상기 풀업 드라이버의 사이즈를 조절하기 위한 풀업 옵션 드라이버와,A pull-up option driver configured to adjust the size of the pull-up driver by outputting the predetermined voltage supplied to the output terminal driven by the pull-up signal through the first control means; 상기 디코더로부터 출력된 다수의 풀다운 제어 신호에 따라 구동되어 접지 전압을 공급하기 위한 제 2 제어 수단과,Second control means for supplying a ground voltage driven according to a plurality of pull-down control signals output from the decoder; 상기 풀다운 신호에 따라 구동되어 상기 제 2 제어 수단을 통해 공급되는 상기 접지 전압을 상기 출력 단자에 출력하여 상기 풀다운 드라이버의 사이즈를 조절하기 위한 풀다운 옵션 드라이버를 포함하여 이루어진 것을 특징으로 하는 출력 드라이버 회로.And a pull-down option driver for controlling the size of the pull-down driver by outputting the ground voltage supplied to the output terminal driven by the pull-down signal to the output terminal. 삭제delete 제 1 항에 있어서, 상기 프리 드라이버는 상기 입력 신호와 상기 인에이블 신호를 논리 조합하여 상기 풀업 신호를 출력하기 위한 NAND 게이트와,The NAND gate of claim 1, further comprising: a NAND gate configured to logically combine the input signal and the enable signal to output the pull-up signal; 상기 인에이블 신호의 반전 신호와 상기 입력 신호를 논리 조합하여 상기 풀다운 신호를 출력하기 위한 NOR 게이트로 이루어진 것을 특징으로 하는 출력 드라이버 회로.And a NOR gate configured to logically combine the inverted signal of the enable signal and the input signal to output the pull-down signal. 제 1 항에 있어서, 상기 제 1 제어 수단은 상기 디코더로부터 출력된 다수의 풀업 제어 신호 각각에 따라 구동되는 다수의 PMOS 트랜지스터로 이루어진 것을 특징으로 하는 출력 드라이버 회로.2. An output driver circuit according to claim 1, wherein said first control means comprises a plurality of PMOS transistors driven in accordance with each of a plurality of pull-up control signals output from said decoder. 제 4 항에 있어서, 상기 다수의 PMOS 트랜지스터는 상기 어드레스 신호의 수에 따라 동일 사이즈 또는 각각 다른 사이즈로 구성되는 것을 특징으로 하는 출력 드라이버 회로.5. The output driver circuit according to claim 4, wherein the plurality of PMOS transistors are configured in the same size or in different sizes according to the number of the address signals. 제 1 항에 있어서, 상기 제 1 제어 수단은 상기 디코더로부터 출력된 다수의 풀업 제어 신호 각각 및 그 반전 신호 각각에 따라 구동되는 다수의 전송 게이트로 이루어진 것을 특징으로 하는 출력 드라이버 회로.2. The output driver circuit according to claim 1, wherein the first control means comprises a plurality of transfer gates driven according to each of a plurality of pull-up control signals output from the decoder and each of its inverted signals. 제 6 항에 있어서, 상기 전송 게이트는 상기 어드레스 신호의 수에 따라 동일 사이즈 또는 각각 다른 사이즈로 구성되는 것을 특징으로 하는 출력 드라이버 회로.7. The output driver circuit according to claim 6, wherein the transmission gates are configured of the same size or different sizes depending on the number of the address signals. 제 1 항에 있어서, 상기 풀업 옵션 드라이버는 상기 풀업 신호에 따라 구동 되며, 상기 제 1 제어 수단을 구성하는 소자와 대응되는 다수의 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 출력 드라이버 회로.2. The output driver circuit according to claim 1, wherein the pull-up option driver is driven according to the pull-up signal and comprises a plurality of PMOS transistors corresponding to the elements constituting the first control means. 제 1 항에 있어서, 상기 제 2 제어 수단은 상기 디코더로부터 출력된 다수의 풀다운 제어 신호 각각에 따라 구동되는 다수의 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 출력 드라이버 회로.2. An output driver circuit according to claim 1, wherein said second control means comprises a plurality of NMOS transistors driven in accordance with each of a plurality of pulldown control signals output from said decoder. 제 9 항에 있어서, 상기 다수의 NMOS 트랜지스터는 상기 어드레스 신호의 수에 따라 동일 사이즈 또는 각각 다른 사이즈로 구성되는 것을 특징으로 하는 출력 드라이버 회로.10. The output driver circuit according to claim 9, wherein the plurality of NMOS transistors are configured in the same size or different sizes depending on the number of the address signals. 제 1 항에 있어서, 상기 제 2 제어 수단은 상기 디코더로부터 출력된 다수의 풀업 제어 신호 각각 및 그 반전 신호 각각에 따라 구동되는 다수의 전송 게이트로 이루어진 것을 특징으로 하는 출력 드라이버 회로.2. The output driver circuit according to claim 1, wherein said second control means comprises a plurality of transfer gates driven according to each of a plurality of pull-up control signals output from said decoder and each of its inverted signals. 제 11 항에 있어서, 상기 전송 게이트는 상기 어드레스 신호의 수에 따라 동일 사이즈 또는 각각 다른 사이즈로 구성되는 것을 특징으로 하는 출력 드라이버 회로.12. The output driver circuit according to claim 11, wherein the transmission gates have the same size or different sizes depending on the number of the address signals. 제 1 항에 있어서, 상기 풀다운 옵션 드라이버는 상기 풀다운 신호에 따라 구동되며, 상기 제 2 제어 수단을 구성하는 소자와 대응되는 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 출력 드라이버 회로.2. The output driver circuit according to claim 1, wherein the pull-down option driver is driven according to the pull-down signal and comprises a plurality of NMOS transistors corresponding to the elements constituting the second control means. 제 1 항에 있어서, 상기 풀업 드라이버는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 출력 드라이버 회로.2. The output driver circuit of claim 1, wherein the pull-up driver comprises a PMOS transistor. 제 1 항에 있어서, 상기 풀다운 드라이버는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 출력 드라이버 회로.The output driver circuit of claim 1, wherein the pull-down driver comprises an NMOS transistor.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100500415B1 (en) 2003-08-25 2005-07-12 주식회사 하이닉스반도체 pre-driver circuit and data output circiut using the same
KR101027673B1 (en) * 2004-10-15 2011-04-13 주식회사 하이닉스반도체 Test Mode Control of Memory Devices
KR100771544B1 (en) * 2006-06-29 2007-10-31 주식회사 하이닉스반도체 Output circuit
KR20170030304A (en) 2015-09-09 2017-03-17 삼성전자주식회사 Memory device with switchable sense amplifier
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KR102412609B1 (en) 2017-11-03 2022-06-23 삼성전자주식회사 A memory device for storing and outputting an address accroding to an internal command and operating method thereof
KR20190105337A (en) 2018-03-05 2019-09-17 삼성전자주식회사 Memory device
TWI733630B (en) * 2020-12-07 2021-07-11 智原科技股份有限公司 Input/output module

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930005021A (en) * 1991-08-02 1993-03-23 김광호 Minimal Noise Data Output Driver
KR19990006314A (en) * 1997-06-27 1999-01-25 윤종용 Programmable output driver and semiconductor memory device having same
US5917758A (en) * 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
KR19990080744A (en) * 1998-04-21 1999-11-15 김영환 Output buffer circuit
JP2000215691A (en) * 1999-01-18 2000-08-04 Hyundai Electronics Ind Co Ltd Data output buffer
KR20020003720A (en) * 2000-06-30 2002-01-15 박종섭 Data output driver adjusting size using fuse

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930005021A (en) * 1991-08-02 1993-03-23 김광호 Minimal Noise Data Output Driver
US5917758A (en) * 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
KR19990006314A (en) * 1997-06-27 1999-01-25 윤종용 Programmable output driver and semiconductor memory device having same
KR19990080744A (en) * 1998-04-21 1999-11-15 김영환 Output buffer circuit
JP2000215691A (en) * 1999-01-18 2000-08-04 Hyundai Electronics Ind Co Ltd Data output buffer
KR20020003720A (en) * 2000-06-30 2002-01-15 박종섭 Data output driver adjusting size using fuse

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