KR100815036B1 - Device Separator Formation Method of Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 더욱 상세하게는 셀로우 트랜치 아이솔레이션 방식에 의하여 소자 분리막을 형성시 활성영역의 가장자리를 라운딩 처리하는 반도체 소자의 소자 분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation layer of a semiconductor device, and more particularly, to a method of forming a device isolation layer of a semiconductor device for rounding an edge of an active region when forming a device isolation layer by a shallow trench isolation method.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 소자 분리막 형성방법은 반도체 기판 상에 패드산화막, 실리콘질화막, 실리콘산화막을 순차적으로 형성한 후 트랜치 사진/식각 공정을 진행하여 상기 실리콘산화막, 실리콘질화막, 패드산화막을 패터닝하는 하드 마스크 형성단계; 상기 패터닝된 실리콘산화막을 식각 장벽으로 이용하여 반도체 기판의 실리콘층의 일부분 식각하는 제1 건식식각 단계; 상기 제1 건식식각 단계에서 노출된 실리콘 표면을 TMH, H2O2, 그리고 DIW를 혼합한 습식 식각액에 의하여 실리콘 식각하는 습식식각 단계; 상기 패터닝된 실리콘산화막을 식각 장벽으로 이용하여 반도체 기판의 실리콘층을 추가로 식각하여 트렌치를 형성하는 제2 건식식각 단계; 상기 제2 건식식각단계가 완료된 웨이퍼를 세정하고 나서, 산화막 형성공정을 진행한 후 상기 트랜치가 완전히 매립되도록 소자 분리막을 증착하는 트랜치 매립단계; 그리고 CMP공정에 의하여 상기 소자 분리막 및 실리콘산화막을 연마하고나서, 습식식각 공정에 의하여 상기 실리콘질화막을 제거하는 필드 산화막 형성단계;를 포함하여 이루어진 것을 특징으로 한다.The device isolation film forming method of the semiconductor device of the present invention for realizing the above object is to sequentially form a pad oxide film, a silicon nitride film, a silicon oxide film on a semiconductor substrate and then proceed to the trench photo / etching process to the silicon oxide film, A hard mask forming step of patterning a silicon nitride film and a pad oxide film; A first dry etching step of etching a portion of the silicon layer of the semiconductor substrate using the patterned silicon oxide layer as an etching barrier; A wet etching step of etching the silicon surface exposed in the first dry etching step by a wet etching solution in which TMH, H 2 O 2 , and DIW are mixed; A second dry etching step of further etching the silicon layer of the semiconductor substrate by using the patterned silicon oxide layer as an etching barrier; A trench filling step of cleaning the wafer on which the second dry etching step is completed, and depositing a device isolation layer so that the trench is completely filled after the oxide film forming process is performed; And a field oxide film forming step of removing the silicon nitride film by a wet etching process after polishing the device isolation layer and the silicon oxide film by a CMP process.
본 발명에 따른 반도체 소자의 소자 분리막 형성방법에 의하면 트랜치 식각을 일부분 진행한 후 습식식각의 방식으로 실리콘 식각을 진행하고나서 나머지 트랜치 식각을 진행함으로써 종래의 실리콘 질화막의 풀백공정 단계에서 발생하는 워터마크의 형성을 근본적으로 방지하여 반도체 제조 수율을 향상할 수 있는 효과가 있다.According to the method of forming a device isolation layer of a semiconductor device according to the present invention, a portion of the trench is partially etched and then the silicon is etched by a wet etching method, and the remaining trench is etched. There is an effect that can prevent the formation of the semiconductor to improve the semiconductor manufacturing yield.
STI, 라운딩, 풀백 공정, 인산용액, 워터마크, TMH STI, Rounding, Pullback Process, Phosphate, Watermark, TMH
Description
도 1a 내지 도 1f는 종래의 STI공정을 이용한 소자분리막 형성방법을 설명하기 위한 단면도,1A to 1F are cross-sectional views illustrating a method of forming a device isolation film using a conventional STI process;
도 2a 내지 도 2b는 종래의 실리콘질화막 풀백 공정 진행후 트랜치를 관찰한 SEM사진,2a to 2b is a SEM photograph of the trench after the progress of the conventional silicon nitride film pullback process,
도 3은 도 2의 워터 마크 부분의 성분의 프로파일을 분석한 그래프,3 is a graph analyzing a profile of a component of the watermark portion of FIG. 2;
도 4는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정순서도,4 is a flowchart illustrating a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention;
도 5a 내지 도 5f는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도.5A to 5F are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 반도체 기판 20 : 패드 산화막10
30 : 실리콘질화막 40 : TEOS막30
50 : 트랜치 60 : 산화막50: trench 60: oxide film
70 : 소자 분리막70: device isolation film
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 더욱 상세하게는 셀로우 트랜치 아이솔레이션 방식에 의하여 소자 분리막을 형성시 활성영역의 가장자리를 라운딩 처리하는 반도체 소자의 소자 분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation layer of a semiconductor device, and more particularly, to a method of forming a device isolation layer of a semiconductor device for rounding an edge of an active region when forming a device isolation layer by a shallow trench isolation method.
일반적으로 반도체 소자의 고집적화에 따른 패턴의 미세화는 반도체 공정에 전반적으로 적용된다. 능동 소자를 분리시키는 소자 분리막은 종래의 로코스(LOCOS ; local oxidation of silicon) 방식에 의하여 수행되어 왔으나, 최근에는 점유면적을 상대적으로 작게 유지할 수 있는 셀로우 트랜치 아이솔래이션(shallow trench isolation, 이하 'STI'라 한다) 방식으로 소자 분리막을 형성하는 방식이 도입되어 적용범위가 확대되고 있다.In general, miniaturization of a pattern due to high integration of semiconductor devices is generally applied to semiconductor processes. Device isolation layers for separating active devices have been performed by a conventional local oxidation of silicon (LOCOS) method, but recently, shallow trench isolation (hereinafter, referred to as shallow trench isolation) capable of maintaining a relatively small occupied area is described below. The method of forming a device isolation layer using a 'STI' method has been introduced to expand the scope of application.
상기 STI 방식은 반도체 기판의 특정 영역을 선택적으로 식각하여 트랜치를 형성한 다음, 상기 트랜치에 절연물을 매립하는 방식으로 소자를 분리시키는 방법을 말한다.The STI method is a method of forming a trench by selectively etching a specific region of a semiconductor substrate and then separating the device by embedding an insulator in the trench.
이러한 STI 방식에 의한 소자 분리막 형성방법은 형성되는 활성영역의 가장자리(또는 에지) 부분에 각을 형성하게 되어 이곳에서 전계가 집중되는 현상이 발생하고, 이는 트랜지스터상에서 채널 폭이 줄어들수록 트랜지스터의 문턱 전압(threshold voltage)이 작아지는 역 협폭 효과(inverse narrow width effect)가 발생하거나, 에지쪽에서의 채널이 먼저 형성되어 트랜지스터가 두 번 턴온(turn on)되는 험프(hump) 현상이 발생하게 된다.In the method of forming a device isolation layer using the STI method, an angle is formed at an edge (or edge) of an active region to be formed, whereby an electric field is concentrated, and the threshold voltage of the transistor decreases as the channel width decreases on the transistor. An inverse narrow width effect occurs in which the threshold voltage is reduced, or a hump phenomenon occurs in which the channel at the edge is formed first so that the transistor is turned on twice.
따라서, 고집적 반도체 장치에서 STI 방식을 이용하는 경우 상기 에지(edge) 부분의 라운딩(rounding) 처리는 반도체 소자의 전기적 특성을 좌우하는 중요한 단계이다.Therefore, when the STI method is used in a highly integrated semiconductor device, the rounding process of the edge portion is an important step in determining the electrical characteristics of the semiconductor device.
도 1a 내지 도 1f는 종래의 STI공정을 이용한 소자분리막 형성방법을 설명하기 위한 단면도이다.1A to 1F are cross-sectional views illustrating a method of forming a device isolation film using a conventional STI process.
도 1a를 참조하면, 반도체 기판(10) 상에 패드산화막(20), 실리콘질화막(30), TEOS(tetraethylorthosilicate)막(40)을 순차적으로 형성한다. 이후 트랜치 사진/식각 공정을 진행하여 상기 TEOS막(40), 실리콘질화막(30), 패드산화막(20)을 패터닝한다.Referring to FIG. 1A, a
도 1b를 참조하면, 상기 패터닝된 TEOS막(40)을 식각 장벽으로 사용하여 반도체 기판의 실리콘층을 식각하여 트랜치(50)를 형성한다.Referring to FIG. 1B, the
도 1c를 참조하면, 상기 패드산화막(20)과 상기 실리콘 질화막(30)의 풀백(pull back)공정을 수행한다.Referring to FIG. 1C, a pull back process of the
도 1d를 참조하면, 상기 풀백 공정이 진행된 웨이퍼를 케미컬 다운스트림 에치(chemical downstream etch, 이하 'CDE'라 한다) 공정을 진행하여 상기 형성된 트랜치의 상부 모서리 부분(A)을 라운딩 처리한다.Referring to FIG. 1D, a wafer subjected to the pullback process is subjected to a chemical downstream etch (hereinafter referred to as 'CDE') process to round the upper corner portion A of the formed trench.
도 1e를 참조하면, 상기 트랜치 식각공정시 발생한 식각 손상(etch damage)를 치유하기 위해 산화막(60) 형성공정을 진행한 후 상기 트랜치가 완전히 매립되도록 소자 분리막(70)을 증착한다. Referring to FIG. 1E, after the
도 1f를 참조하면, 상기 실리콘질화막(30)을 연마정지층으로 사용하여 상기 소자 분리막(70) 및 TEOS막(40)을 CMP공정으로 연마하고나서, 상기 실리콘질화막(30)을 습식식각 공정에 의하여 제거한다.Referring to FIG. 1F, after polishing the
그러나, 종래의 STI공정을 이용한 소자분리막 형성방법은 상기 패드산화막과 상기 실리콘 질화막의 풀백공정 진행시 상기 트랜치 영역에 워터마크(water mark)를 발생시키는 문제점을 갖고 있다. However, the conventional method of forming an isolation layer using the STI process has a problem of generating a watermark in the trench region during the pullback process of the pad oxide layer and the silicon nitride layer.
즉, 상기 실리콘 질화막의 제거에 사용되는 인산(phosphoric acid) 용액은 고온(160℃)·고농도(85%)의 용액으로서, 실리콘산화막에 대한 실리콘질화막의 높은 선택비(대략 1:40)를 갖기 때문에 실리콘질화막의 제거에 주로 사용되는 에천트(echant)이다.That is, the phosphoric acid solution used to remove the silicon nitride film is a high temperature (160 ° C.) and high concentration (85%) solution, and has a high selectivity ratio (about 1:40) of the silicon nitride film to the silicon oxide film. Therefore, it is an etchant that is mainly used to remove the silicon nitride film.
비록 인산 용액이 높은 선택비를 갖더라도 상기 트랜치 영역에 존재하는 자연 산화막(native oxide)은 실리콘질화막 풀백 공정 진행과정에서 모두 제거되어 소수성을 갖는 (hydrophobic) 실리콘 표면이 노출되고, 후속되는 HQDR(hot quick dump rinse), DIW(deionized water) 세정 단계, 그리고 스핀 건조(spin dry) 단계에서 상기 실리콘 표면이 노출된 트랜치 내부를 실리콘산화막 계열의 물질이 채워진 형태의 디펙트(이하 '워터마크'라 한다)가 발생된다.Although the phosphoric acid solution has a high selectivity, the native oxide present in the trench region is removed during the silicon nitride pullback process to expose the hydrophobic silicon surface and subsequent HQDR (hot). The inside of the trench where the silicon surface is exposed during the quick dump rinse, the DIW (deionized water) cleaning step, and the spin dry step is a defect in which a silicon oxide-based material is filled (hereinafter referred to as a 'watermark'). ) Is generated.
도 2a 내지 도 2b는 종래의 실리콘질화막 풀백 공정 진행후 트랜치를 관찰한 SEM사진이고, 도 3은 도 2의 워터 마크 부분의 성분의 프로파일을 분석한 그래프이다.2A to 2B are SEM photographs of trenches observed after the progress of the conventional silicon nitride film pullback process, and FIG. 3 is a graph analyzing the profile of the components of the watermark portion of FIG. 2.
첨부된 도 2a의 좌측 사진에 관찰된 바와 같이 정상적인 STI 패턴은 양호한 프로파일을 보여주고 있으나, 도 2a의 우측 사진 및 도 2b에 관찰된 바와 같이 비정상적인 STI 패턴은 트랜치 영역이 실리콘산화막 계열의 물질로 채워진 상태를 관찰할 수 있다. 상기 도 2b는 도 2a의 우측 사진의 A부분의 단면을 보여주고 있다.As shown in the left photograph of FIG. 2A, the normal STI pattern shows a good profile, but as shown in the right photo of FIG. 2A and FIG. 2B, the abnormal STI pattern shows that the trench region is filled with a silicon oxide-based material. The state can be observed. FIG. 2B shows a cross section of portion A of the right picture of FIG. 2A.
첨부된 도 3에서 분석한 데이터는 AES(Auger electron spectroscopy) 장비에서 상기 비정상적인 STI 패턴의 트랜치 영역의 표면 성분을 비교 분석한 그래프이다. 첨부된 도 3에서 관찰된 바와 같이 상기 워터마크를 이루는 주성분은 Si와 O 이고, 따라서 실리콘산화막 계열의 물질로 추정된다.The data analyzed in FIG. 3 is a graph comparing and analyzing surface components of trench regions of the abnormal STI pattern in AES (Auger electron spectroscopy) equipment. As observed in the accompanying FIG. 3, the main components constituting the watermark are Si and O, and therefore, it is assumed to be a silicon oxide-based material.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 실리콘 질화막의 풀백공정 진행시 점성이 큰 인산 용액의 린스 단계에서 발생하는 워터마크의 형성을 근본적으로 방지할 수 있는 반도체 소자의 소자 분리막 형성방법를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems, and the device isolation film is formed in the semiconductor device which can fundamentally prevent the formation of the watermark generated in the rinse step of the highly viscous phosphoric acid solution during the pull back process of the silicon nitride film The purpose is to provide a method.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 소자 분리막 형성방법은 반도체 기판 상에 패드산화막, 실리콘질화막, 실리콘산화막을 순차적으로 형성한 후 트랜치 사진/식각 공정을 진행하여 상기 실리콘산화막, 실리콘질화막, 패드산화막을 패터닝하는 하드 마스크 형성단계; 상기 패터닝된 실리콘산화막을 식각 장벽으로 이용하여 반도체 기판의 실리콘층의 일부분 식각하는 제1 건식식각 단계; TMH, H2O2, 그리고 DIW를 혼합한 습식 식각액에 의하여 상기 제1 건식식각 단계에서 노출된 실리콘 표면을 식각하는 습식식각 단계; 상기 패터닝된 실리콘산화막을 식각 장벽으로 이용하여 반도체 기판의 실리콘층을 추가로 식각하여 트렌치를 형성하는 제2 건식식각 단계; 상기 제2 건식식각단계가 완료된 웨이퍼를 세정하고 나서, 상기 습식식각 단계 및 상기 제2 건식식각단계에 의하여 노출된 실리콘 표면에 실리콘산화막이 성장하도록 산화막 형성공정을 진행한 후 상기 트랜치가 완전히 매립되도록 소자 분리막을 증착하는 트랜치 매립단계; 그리고 CMP공정에 의하여 상기 소자 분리막 및 실리콘산화막을 연마하고나서, 습식식각 공정에 의하여 상기 실리콘질화막을 제거하는 필드 산화막 형성단계;를 포함하여 이루어진 것을 특징으로 한다.The device isolation film forming method of the semiconductor device of the present invention for realizing the above object is to sequentially form a pad oxide film, a silicon nitride film, a silicon oxide film on a semiconductor substrate and then proceed to the trench photo / etching process to the silicon oxide film, A hard mask forming step of patterning a silicon nitride film and a pad oxide film; A first dry etching step of etching a portion of the silicon layer of the semiconductor substrate using the patterned silicon oxide layer as an etching barrier; A wet etching step of etching the silicon surface exposed in the first dry etching step by a wet etching solution mixed with TMH, H 2 O 2 , and DIW; A second dry etching step of further etching the silicon layer of the semiconductor substrate by using the patterned silicon oxide layer as an etching barrier; After cleaning the wafer on which the second dry etching step is completed, an oxide film forming process is performed to grow a silicon oxide film on the silicon surface exposed by the wet etching step and the second dry etching step so that the trench is completely buried. A trench filling step of depositing a device isolation layer; And a field oxide film forming step of removing the silicon nitride film by a wet etching process after polishing the device isolation layer and the silicon oxide film by a CMP process.
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이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정순서도이고, 도 5a 내지 도 5f는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도이다.4 is a flowchart illustrating a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention, and FIGS. 5A to 5F illustrate a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention. It is a section for.
첨부된 도 4에 도시한 바와 같이, 본 발명의 일실시예에 따른 반도체 소자의 소자 분리막 형성방법은 하드 마스크 형성단계, 제1 건식식각 단계, 습식식각 단계, 제2 건식식각 단계, 트랜치 매립단계, 그리고 필드 산화막 형성단계를 포함하여 이루어져 있다.As shown in FIG. 4, a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention may include a hard mask forming step, a first dry etching step, a wet etching step, a second dry etching step, and a trench filling step. And a field oxide film forming step.
상기 하드 마스크 형성단계는 반도체 기판 상에 패드산화막, 실리콘질화막, 실리콘산화막을 순차적으로 형성한 후 트랜치 사진/식각 공정을 진행하여 상기 실리콘산화막, 실리콘질화막, 패드산화막을 패터닝하는 단계이다.(도 5a 참조) 상기 패드산화막은 상기 실리콘질화막에 의한 스트레스를 완화시키기 위한 완충막으로서 역할을 수행한다. 상기 실리콘질화막은 후속되는 트랜치 식각 단계에서 하드마스크(hard mask)로서 역할을 할 뿐만 아니라 이후 진행되는 CMP공정에서 연마방지막(CMP stop layer)로서 역할을 수행한다. 상기 실리콘산화막은 후속되는 트랜치 식각 단계에서 하드 마스크의 역할을 수행한다.The hard mask forming step is a step of patterning the silicon oxide film, silicon nitride film, and pad oxide film by sequentially forming a pad oxide film, a silicon nitride film, and a silicon oxide film on a semiconductor substrate and performing a trench photographing / etching process (FIG. 5A). The pad oxide film serves as a buffer film for alleviating stress caused by the silicon nitride film. The silicon nitride film not only serves as a hard mask in a subsequent trench etching step, but also serves as a CMP stop layer in a subsequent CMP process. The silicon oxide film serves as a hard mask in a subsequent trench etching step.
상기 제1 건식식각 단계는 상기 패터닝된 실리콘산화막을 식각 장벽으로 이용하여 반도체 기판의 실리콘층의 일부분 식각하는 단계이다.(도 5b 참조) 이 단계에서 트랜치가 형성될 부분의 실리콘 기판의 표면에 존재하는 자연산화막을 제거함과 동시에 실리콘층을 소정 두께 식각하여 실리콘을 노출시킴으로써 후속되는 습식식각공정에 의하여 실리콘이 식각될 수 있도록 하는 것이다.The first dry etching step is to etch a portion of the silicon layer of the semiconductor substrate using the patterned silicon oxide layer as an etch barrier (see FIG. 5B). The silicon oxide may be etched by a subsequent wet etching process by removing the natural oxide layer and exposing the silicon layer by etching a predetermined thickness.
상기 습식식각 단계는 상기 제1 건식식각 단계에서 노출된 실리콘 표면을 습식 식각액에 의하여 실리콘 식각하는 단계이다.(도 5c 참조) 따라서 등방성(isotropic) 식각 특성을 갖는 습식식각에 의하여 상기 패드산화막과 반도체 기판이 접하는 트랜치영역의 가장자리 부분에 언더컷(under cut)을 형성할 수 있는 것이다.In the wet etching step, the surface of the silicon exposed in the first dry etching step is silicon-etched by a wet etching solution (see FIG. 5C). Thus, the pad oxide layer and the semiconductor may be wet-etched with an isotropic etching property. It is possible to form an under cut in the edge portion of the trench region in which the substrate is in contact.
상기 제2 건식식각 단계는 상기 패터닝된 실리콘산화막을 식각 장벽으로 이용하여 반도체 기판의 실리콘층을 추가로 식각하는 단계이다.(도 5d 참조) 따라서 이 단계에서 원하는 깊이로 트랜치를 식각함으로써 트랜치 패턴이 완성된다.In the second dry etching step, the silicon layer of the semiconductor substrate is further etched using the patterned silicon oxide layer as an etching barrier (see FIG. 5D). Thus, the trench pattern is etched by etching the trench to a desired depth. Is completed.
상기 트랜치 매립단계는 상기 식각단계가 완료된 웨이퍼를 세정하고 나서, 산화막 형성공정을 진행한 후 상기 트랜치가 완전히 매립되도록 소자 분리막을 증착하는 단계이다.(도 5e 참조) 즉, 완충된 불산용액(buffered HF)과 염산(HCl)·오존(O3)의 혼합액을 사용하여 상기 식각 단계에서 발생되는 식각 잔류물을 제거하는 세정단계를 진행하고 나서, TEOS 산화막 등과 같은 소자 분리막을 상기 트랜치에 매립시키는 것이다. The trench filling step is a step of cleaning the wafer on which the etching step is completed, and then depositing a device isolation layer so that the trench is completely filled after the oxide film forming process is performed (see FIG. 5E), that is, a buffered hydrofluoric acid solution (buffered). After the cleaning step of removing the etching residue generated in the etching step using a mixture of HF) and hydrochloric acid (HCl) and ozone (O 3 ), the device isolation film such as TEOS oxide film and the like is embedded in the trench. .
상기 필드 산화막 형성단계는 CMP공정에 의하여 상기 소자 분리막 및 실리콘산화막을 연마하고나서, 습식식각 공정에 의하여 상기 실리콘질화막을 제거하는 단계이다.(도 5f 참조) 즉, 상기 실리콘질화막을 연마정지층으로 사용하여 상기 소자 분리막 및 상기 실리콘산화막을 CMP공정으로 연마한 다음, 상기 실리콘질화막(30)을 고온의 인산용액을 사용하는 습식식각 공정에 의하여 제거하는 것이다.The field oxide film forming step is a step of polishing the device isolation film and the silicon oxide film by a CMP process, and then removing the silicon nitride film by a wet etching process (see FIG. 5F). That is, the silicon nitride film is a polishing stop layer. The device isolation film and the silicon oxide film are polished by a CMP process, and then the
따라서, 본 발명의 일실시예에 따른 반도체 소자의 소자 분리막 형성방법은 종래의 실리콘 질화막의 풀백공정을 사용하여 라운딩 처리하지 아니하고, 상기 습식식각 단계에서 습식 식각액에 의하여 실리콘 식각하여 라운딩 처리를 함으로써 점도가 높은 인산용액을 린스하는 단계에서 발생되는 워터마크의 발생을 방지하는 것이다.Therefore, in the method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention, a rounding process is performed by performing a silicon etching process using a wet etching solution in the wet etching step, instead of a rounding process using a conventional pull back process of a silicon nitride film. This is to prevent the generation of the watermark generated in the step of rinsing the high phosphoric acid solution.
본 발명의 일실시예에 따른 반도체 소자의 소자 분리막 형성방법의 제1 건식식각 단계는 10 ~ 100Å의 실리콘을 식각하는 공정조건으로 진행하는 것이 바람직하다. 이 단계에서 식각되는 실리콘의 두께는 후속되는 습식식각 공정에 의하여 진행되는 실리콘의 언더컷의 모양을 결정하여 트랜치 에지 부위의 라운딩 효과를 가져오는 것으로서, 상기 10 ~ 100Å의 실리콘의 공정조건으로 진행하는 것이 최적의 소자 특성을 확보할 수 있는 것이다.In the first dry etching step of the method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention, it is preferable to proceed to the process conditions for etching silicon of 10 ~ 100Å. The thickness of the silicon etched in this step is to determine the shape of the undercut of the silicon to be performed by the subsequent wet etching process to bring about the rounding effect of the trench edge region, and to proceed to the process conditions of the silicon of 10 ~ 100Å Optimum device characteristics can be secured.
본 발명의 일실시예에 따른 반도체 소자의 소자 분리막 형성방법의 습식식각 단계는 TMH(trimethyl-oxyethyl-ammonium-hydroxide, 이하 'TMH'라 한다), H2O2, 그리고 DIW(deionized water, 이하 'DIW'라 한다)를 혼합한 습식 식각액(이하 'NC2'라 한다)을 사용하여 실리콘층을 식각하는 것이 바람직하다. The wet etching step of the method of forming a device separator of a semiconductor device according to an embodiment of the present invention is TMH (trimethyl-oxyethyl-ammonium-hydroxide, hereinafter referred to as TMH), H 2 O 2 , and DIW (deionized water) It is preferable to etch the silicon layer using a wet etching solution (hereinafter referred to as 'NC2') mixed with 'DIW'.
상기 NC2는 주로 경화된 감광막의 제거, 파티클 제거 등에 사용되는 세정액이다. 상기 NC2에 포함되어 있는 TMH는 단결정실리콘의 표면을 비등방성(anisotropic) 식각하고 식각율이 높아서 단독으로 사용할 경우 실리콘 표면의 거칠기(roughmess)가 증가하기 때문에 과산화수소(H2O2) 및 DIW와 함께 혼합하여 사용한다. 즉 상기 과산화수소는 유기 오염물(organic contaminants)의 분해와 실리콘 표면에 산화막을 형성하여 실리콘 표면을 보호(passivation)함으로써 표면 거칠기를 감소시킨다.The NC2 is a cleaning liquid mainly used for removing the cured photoresist and removing particles. TMH contained in the NC2 is anisotropically etched on the surface of single crystal silicon and the etching rate is high, so that the roughness of the silicon surface increases when used alone, together with hydrogen peroxide (H 2 O 2 ) and DIW. Use by mixing. That is, the hydrogen peroxide reduces surface roughness by decomposing organic contaminants and forming an oxide film on the silicon surface to passivate the silicon surface.
또한 상기 과산화수소는 상기 NC2 용액 내에서 분해가 빠르게 이루어지지 않 으면 산화력이 떨어지게 되어, 이를 보완하고자 고온에서 공정을 진행하게 된다. 따라서 온도가 높으면 실리콘의 표면이 산화막을 형성하기 때문에 친수성(hydrohpilic)을 띠게 되어 접촉각(contact angle)이 작아진다.In addition, if the hydrogen peroxide is not rapidly decomposed in the NC2 solution, the oxidizing power is lowered, and the process is performed at a high temperature to compensate for this. Therefore, when the temperature is high, the surface of the silicon forms an oxide film, so that it becomes hydrohpilic and the contact angle becomes small.
상기 NC2 용액에 의하여 실리콘(Si)이 식각되는 전체적인 화학 반응식은 다음과 같다.The general chemical reaction for etching silicon (Si) by the NC2 solution is as follows.
SiSi + 6 + 6 OHOH -- = = SiOSiO 33 22 ++ + 3 + 3 HH 22 OO + 3e + 3e --
따라서, NC2 용액에 의하여 실리콘 식각한 후 추가적으로 건식식각을 진행함으로써 에지 부분이 라운딩된 트랜치 형상을 얻을 수 있는 것이다.Therefore, by etching the silicon by NC2 solution and further dry etching, it is possible to obtain a trench shape in which the edge portion is rounded.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자 분리막 형성방법에 의하면 트랜치 식각을 일부분 진행한 후 습식식각의 방식으로 실리콘 식각을 진행하고나서 나머지 트랜치 식각을 진행함으로써 종래의 실리콘 질화막의 풀백공정 단계에서 발생하는 워터마크의 형성을 근본적으로 방지하여 반도체 제조 수율을 향상할 수 있는 효과가 있다.As described in detail above, according to the method of forming a device isolation layer of a semiconductor device according to the present invention, a partial etching of the trench is performed, followed by silicon etching by a wet etching method, followed by the remaining trench etching to pull back the conventional silicon nitride film. There is an effect that it is possible to fundamentally prevent the formation of watermarks generated in the process step to improve the semiconductor manufacturing yield.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060069575A KR100815036B1 (en) | 2006-07-25 | 2006-07-25 | Device Separator Formation Method of Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060069575A KR100815036B1 (en) | 2006-07-25 | 2006-07-25 | Device Separator Formation Method of Semiconductor Device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080009856A KR20080009856A (en) | 2008-01-30 |
| KR100815036B1 true KR100815036B1 (en) | 2008-03-18 |
Family
ID=39222085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060069575A Expired - Fee Related KR100815036B1 (en) | 2006-07-25 | 2006-07-25 | Device Separator Formation Method of Semiconductor Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100815036B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101196918B1 (en) | 2011-02-17 | 2012-11-05 | 에스케이하이닉스 주식회사 | Method of manufacturing a non-volatile memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020096532A (en) * | 2001-06-20 | 2002-12-31 | 삼성전자 주식회사 | Method of Forming Active Region With Rounded Upper Corner |
| KR20040036751A (en) * | 2002-10-24 | 2004-05-03 | 주식회사 하이닉스반도체 | Method for isolating semiconductor device |
-
2006
- 2006-07-25 KR KR1020060069575A patent/KR100815036B1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020096532A (en) * | 2001-06-20 | 2002-12-31 | 삼성전자 주식회사 | Method of Forming Active Region With Rounded Upper Corner |
| KR20040036751A (en) * | 2002-10-24 | 2004-05-03 | 주식회사 하이닉스반도체 | Method for isolating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080009856A (en) | 2008-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| G170 | Re-publication after modification of scope of protection [patent] | ||
| PG1701 | Publication of correction |
St.27 status event code: A-5-5-P10-P19-oth-PG1701 Patent document republication publication date: 20080410 Republication note text: Request for Correction Notice (Document Request) Gazette number: 1008150360000 Gazette reference publication date: 20080318 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20110313 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20110313 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |