KR100814904B1

KR100814904B1 - 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템

Info

Publication number: KR100814904B1
Application number: KR1020060050732A
Authority: KR
Inventors: 한진호; 조한진
Original assignee: 한국전자통신연구원
Priority date: 2005-12-06
Filing date: 2006-06-07
Publication date: 2008-03-19
Anticipated expiration: 2026-06-07
Also published as: KR20070059859A; US20070162645A1

Abstract

본 발명은 칩 내부 회로 간에 데이터 전송을 위한 궁극적인 통신 아키텍처의 활용성을 높이고, 버스를 사용하려는 마스터의 기다림을 없애기 위한 통신 구조를 제안한다. 본 발명에 따른 통신 시스템은 메모리 및 주변장치와의 대용량 데이터 통신을 담당하는 직접 메모리 접근 제어기와, 직접 메모리 접근 제어기와 연결되며, 수동적인 회로의 위치에 대한 정보와 연속 전송 길이를 담고 있는 헤더와 시작 주소를 능동적인 회로로부터 수동적인 회로로 전달하고, 직접 메모리 접근 제어기와 데이터를 주고 받는 통신 스위치, 및 직접 메모리 접근 제어기와 데이터 및 주소를 주고받는 메모리 제어기를 포함한다. 본 발명에 의하면, 칩 내부 회로 간에 능동적인 회로 요청 지연을 없애고, 여러 능동적인 회로들이 동시에 데이터 전송을 할 수 있으며, 또한 수동적인 회로 간의 대용량 데이터 통신 속도를 빠르게 하며 이들 간의 통신 혼잡을 제어할 수 있다.

칩 내부 회로 간의 통신 구조, 직접 메모리 접근 제어기(DMAC),

Description

칩 내부 회로 간의 데이터 전송을 위한 통신 시스템{On-Chip Communication architecture}

도 1은 멀티레이어 AMBA　2.0을 사용하는 시스템의 일례를 나타내는 블록도.

도 2는 본 발명의 실시예에 따른 칩 내부 회로 간의 데이터 전송을 위한 통신 구조를 나타내는 블록도.

도 3은 도 2의 통신 스위치 구조를 나타내는 블록도.

도 4a 내지 도 4d는 도 2의 통신 스위치의 전송 방식을 설명하기 위한 도면.

도 5는 도 2의 직접 메모리 접근 제어기와 메모리 제어기의 구조 및 그 결합 구조를 나타내는 블록도.

도 6은 도 2의 칩 내부 회로 간의 데이터 전송을 위한 통신 구조에서 주변장치와 주변장치 그리고 주변장치와 메모리 간의 통신 과정을 설명하기 위한 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

20: 통신 스위치

30: 직접 메모리 접근 제어기

40: 메모리 제어기

50: 버스 시스템

60: 프로세서

70: 메모리

80: 주변장치

본 발명은 칩 내부 회로 간에 데이터 전송을 위한 궁극적인 통신 아키텍처의 활용성을 높이고, 버스를 사용하려는 마스터의 기다림을 없앨 수 있는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템에 관한 것이다.

온 칩(on chip)에서의 회로 간의 통신을 위해서 많이 사용되는 프로토콜로는 AMBA 2.0 온칩 버스가 있다. 이 AMBA 2.0 온칩 버스 프로토콜의 가장 큰 특징은 멀티레이어 온칩 버스를 제공하는 것이다. 기존의 온칩 버스에서는 하나의 물리적인 버스를 하나의 마스터(Master)가 점유하고 있으면, 다른 마스터들은 통신을 할 수가 없었다. 이를 해결하기 위해 AMBA 2.0 온칩 버스에서는 조각난 여러 개의 물리적인 버스를 사용한다. 이러한 물리적인 버스 간의 통신은 버스 브릿지(bus bridge)를 이용하여 통신을 하게 하는데 이 버스 브릿지는 동시에 서로 다른 버스를 충돌없이 연결할 수 있는 버스 매트릭스(interconnection matrix) 구조를 갖는다.

도 1은 멀티레이어 버스를 사용한 예제 시스템이다. 예제 시스템에서 참조부호 1은 ARM922T인 내장형 프로세서이고, 참조부호 6은 ARM922T의 프로그램 메모리(Program Memory)로 사용되는 SRAM이고, 참조부호 5는 버스(Bus)에서 슬레이 브(Slave)를 선택하는 디코더이다. 참조부호 17은 전원이 들어올 때나 리셋(Reset) 신호에 의해 전체 시스템을 초기화시키는 리셋 컨트롤이며, 참조부호 2는 버스 마스터 회로의 예제이고, 참조부호 3은 파일을 읽는 기능을 하는 버스 마스터 회로이다. 그리고 참조부호 4는 마스터들에서 버스 사용 권한을 주는 아비터(Arbiter)이다. 또한 참조부호 7은 3개의 마스터와 2개의 슬레이브 사이의 버스 매트릭스이다. 참조부호 8은 디코더(14)에 의해 제어되는 버스와 버스 매트릭스(7) 사이의 인터페이스 회로이다. 참조부호 9는 정적 메모리 인터페이스(Static Memory Interface: SMI)로 외부 메모리(15)와 외부 회로를 버스와 연결하는 인터페이스 회로이다. 참조부호 10은 버스 슬레이브의 예제이다. 참조부호 11은 리트라이(Retry) 모드를 지원하는 슬레이브의 예제이다. 참조부호 12는 IRQ 인터럽트 컨트롤러이다. 참조부호 13은 APB 버스 프로토콜을 따르는 슬레이브(16)와 버스 매트릭스(7)와의 인터페이스 회로이다.

전술한 예제 시스템에서는 3개의 마스터가 있고, 5개의 독립된 버스 레이어를 구성하고 있다. 그리고 2대3 버스 매트릭스(2-to-3 Interconnection Matrix)가 독립된 버스 레이어를 연결시켜 주고 있다. 2대3 버스 매트릭스는 제1 슬레이브 포트(Slave 0 port)와 제2 슬레이브 포트(Slave 1 port)로 들어오는 데이터를 동시에 서로 다른 제1, 제2 및 제3 마스터 포트(Master 0, 1, 2 ports)로 보내줄 수 있다.

예컨대, 제1 슬레이브(Slave 0) 포트에 연결된 버스 레이어 안에 있는 ARM922T가 제1 마스터(Master 0)에 연결된 버스 레이어 안에 있는 외부 메모리(ExtRAM)와 통신을 하면서, 제2 슬레이브(Slave 1) 포트에 연결된 버스 레이어 안에 있는 예제 버스 마스터(Example bus master)(2)와 파일 리더 버스 마스터(File reader bus master)(3) 중의 하나가 제2 마스터(Master 1)나 제3 마스터(Master 2) 포트에 연결된 버스 레이어 안에 있는 슬레이브(Slave)와 통신을 할 수가 있다. 이와 같이, 예제 시스템에서는 AMBA 2.0을 이용함으로써 그만큼 동시에 처리할 수 있는 통신이 하나의 버스로만 되어 있는 온칩 버스 구조보다는 많게 된다.

하지만, 이러한 구조는 각각의 독립된 버스 레이어마다 아비터(arbiter)와 디코더(decoder)를 각각 갖고 있어야 하기 때문에 많은 마스터가 동작하는 시스템에서는 버스 레이어를 추가할 때마다 비용 증가가 크다. 아울러, 버스에서 물리적으로 배선(Wire)를 공유해서 사용하기 때문에 IP들 간의 데이터 전송시 대역폭(Bandwidth) 제약을 받는다는 문제점이 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로, 본 발명이 이루고자 하는 기술적 과제는, 궁극적인 칩 내부 회로 간의 통신 아키텍쳐(Communication Architecture)의 활용도(Utilization)를 높이고, 버스를 사용하려는 마스터의 기다림을 없앨 수 있는 통신 시스템을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여 본 발명의 일 측면에 의하면, 직접 메모리 접근 제어기; 직접 메모리 접근 제어기와 연결되며, 수동적인 회로(Slave)의 위치에 대한 정보와 연속 전송 길이를 담고 있는 헤더와 시작 어드레스를 능동적인 회로(Master)로부터 수동적인 회로로 전달하고, 직접 메모리 접근 제어기와 데이터를 주고 받는 통신 스위치; 및 직접 메모리 접근 제어기와 연결되며 데이터와 어드레스를 주고받는 메모리 제어기를 포함하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템이 제공된다.

바람직하게, 통신 스위치는 입력 포트, 입력 버퍼, 아비터 및 출력 포트를 구비하며, 아비터는 입력 포트로 입력되고 입력 버퍼에 저장된 데이터와 어드레스가 출력 포트로 전송될 수 있도록 사용허가를 하는 그랜트 신호를 전송하는 것을 특징으로 한다.

통신 스위치의 전송방식은 버스트 리드, 버스트 라이트, 싱글 리드 및 싱글 라이트 방식을 포함하는 것을 특징으로 한다.

직접 메모리 접근 제어기와 메모리 제어기와의 연결, 직접 메모리 접근 제어기와 통신 스위치와의 연결, 및 메모리 제어기와 메모리와의 연결은 2 채널이 되는 것을 특징으로 한다.

본 발명은 DRAM 등의 메모리 및 주변장치와의 대용량 데이터 통신을 담당하는 직접 메모리 접근 제어기를 칩 내부에 두면서 이에 적합한 새로운 전송방식을 이용함으로써 대용량 데이터 통신 속도를 빠르게 할 수 있다. 아울러, 직접 메모리 접근 제어기와 메모리 제어기 및 통신 스위치 간의 연결을 2채널로 구성함으로써, 어드레스와 데이터를 지연 없이 주고받는 것이 가능하고, 그것에 의해 칩 내부 회로 간의 데이터 전송에 있어서 능동적인 회로 요청 지연을 없애고, 여러 능동적인 회로들이 동시에 데이터 전송을 할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 이하의 실시예는 본 기술 분야에서 통상적인 지식을 가진 자에게 본 발명을 충분히 이해하도록 하기 위한 것이다.

도 2는 본 발명의 실시예에 따른 칩 내부 회로 간의 데이터 전송을 위한 통신 구조를 나타내는 블록도이다.

도 2에 도시한 바와 같이, 본 발명에 따른 통신 구조는 통신 스위치(20), 직접 메모리 접근 제어기(이하 DMAC라고 한다)(30), 메모리 제어기(40)를 포함하며, 온 칩 버스 시스템(50), 프로세서(60), 메모리(70) 및 주변장치(81, 83, 85, 87, 89)와 연결된다. 프로세서(60)와 메모리(70)는 칩 타입의 컨트롤러나 구동용 집적회로에 내장되는 프로세서 모듈과 메모리 모듈을 포함한다.

통신 스위치(20)는 주변장치(80) 및 DMAC(30)와 온칩 데이터 전송의 특징을 고려한 전송 방식에 따라 통신한다. 즉, 통신 스위치(20)는 칩 내부에 탑재된 DMAC(30)와 2 채널로 연결되며, 수동적인 회로(Slave)의 위치에 대한 정보와 연속 전송 길이를 담고 있는 헤더와 시작 어드레스를 능동적인 회로(Master)로부터 수동적인 회로로 전달함으로써 지연 없이 대용량의 데이터를 주고받는다.

DMAC(30)는 메모리 직접 접근(DMA) 방식으로 데이터를 전송할 때 프로세서(60)와는 독립적인 전송 회로 즉 채널을 만들어 메모리(70)와 주변 장치(80) 사이에서 직접 데이터를 교환할 수 있도록 제어하는 회로를 포함한다. DMAC(30)는 버스 시스템(50)을 통해 프로세서(60)와 연결된다. 또한 DMAC(30)는 메모리 제어기(40)와 2 채널로 연결된다.

메모리 제어기(40)는 DRAM 등의 메모리(70)와 적어도 2 채널로 연결되며, 버스 시스템(50)을 통해 프로세서(60)에 연결되고, 주변장치(80)와 메모리(70) 사이의 데이터 전송을 담당한다. 메모리 제어기(40)는 어디에서 어디로 얼마만큼의 데이터를 전송해야 하는가가 설정되는 내부 레지스터의 정보에 따라 동작한다. 메모리 제어기(40)의 내부 레지스터는 프로세서(60)에 의해 설정된다. 또한 메모리 제어기(40)는 DMAC(30)로부터 받은 데이터와 어드레스 신호를 메모리 인터페이스 신호에 맞게 변환한다. 이러한 메모리 제어기(40)와 메모리(70)와의 통신 방식은 프로세서(60)에 의해 설정된다.

도 3은 도 2의 통신 스위치 구조를 나타내는 블록도이다.

도 3에 도시한 바와 같이, 통신 스위치(20)는 입력 버퍼(Input buffer)(21), 아비터(Arbiter)(22), 입력 포트(Input port)(23), 출력 포트(Output port)(24)로 구성된다.

입력 버퍼(21)는 입력 포트(23)로 들어오는 데이터와 어드레스를 순서대로 저장한다. 그리고 입력 버퍼(21)는 입력 포트(23)에서 요청하는 출력 포트(24)가 다른 회로에 의해 이미 사용중일 때와 출력 포트(24)에 연결된 회로와 입력 포트(23)에 연결된 회로 간의 클럭(Clock) 차이에 대하여 동기화(Synchronization)를 해주기 위한 큐잉(Queuing)을 수행한다.

또한 입력 버퍼(21)는 데이터와 어드레스를 보내기 위하여 해당 출력 포트(24)에 연결된 아비터(22)에 전송 요청을 위한 신호(request signal)를 전송한다.

아비터(22)는 특정 능동적인 회로의 통신 스위치 사용으로 인하여 다른 능동적인 회로의 통신 스위치 사용이 지연되지 않도록 즉, 나머지 능동적인 회로들의 계속적인 통신을 위하여 모든 출력 포트(24)마다 사용권 즉 그랜트 신호(Grant signal)를 준다. 다시 말해서, 아비터(22)는 각각의 입력 버퍼(21)로부터 전송 요청을 받고 우선권이 높은 입력 버퍼(21)에 출력 포트(24)의 사용 허가를 그랜트 신호로 알려준다. 그러면 사용 허가를 받은 입력 버퍼(21)만이 출력 포트(24)로 연결된다.

도 4a 내지 도 4d는 도 2의 통신 스위치의 전송 방식을 설명하기 위한 도면이다.

도 4a 내지 도 4d에 도시한 바와 같이, 도 3의 통신 스위칭 구조를 이용한 칩 내부 회로 간의 4가지의 전송 방식으로는 버스트 리드(Burst Read), 버스트 라이트(Burst Write), 싱글 리드(Single Read) 및 싱글 라이트(Single Write) 방식이 있다.

버스트 리드 방식은 수동적인 회로의 위치에 대한 정보와 연속 전송 길이를 담고 있는 헤더와 시작 어드레스를 포함하는 전송 단위(요청 신호)를 먼저 능동적인 회로에서 수동적인 회로로 보내고, 수동적인 회로에서 이를 받아 능동적인 회로의 위치에 대한 정보와 어드레스 값으로부터 시작되는 연속 전송 길이 개수만큼의 데이터를 하나의 전송 단위(응답 신호)로 능동적인 회로로 보내는 방식이다.

전술한 버스트 리드 방식은 기존 전송 단위에 하나의 헤더와 하나의 어드레스 또는 데이터로만 이루어질 수 있었던 기존의 방식과 비교하여 헤더의 전송을 위 한 대역폭(Bandwidth) 할당량이 줄어들게 되고 한 번 요청에 따른 연속 전송 길이가 길어질수록 그 효율은 증가하게 된다. 헤더의 대역폭 할당률이 11이라고 하면 어드레스나 데이터는 32가 되고, 연속 전송 길이를 N이라고 할 때, 그 효율은 수학식 1과 같다.

여기서, N이 1 이상이라면 그 값은 항상 1보다 크다.

버스트 라이트 방식은 능동적인 회로에서 수동적인 회로로 보내는 첫 전송 단위가 수동적인 회로의 위치에 대한 정보와 연속 전송 길이를 담고 있는 헤더와 저장할 어드레스를 포함하도록 하고, 그 다음 전송 단위에 저장할 데이터를 저장할 개수만큼 보내는 방식이다.

전술한 버스트 라이트 방식은 전송 단위에 하나의 헤더와 하나의 어드레스 또는 데이터로만 이루어지는 기존 방식과 비교하여 헤더의 전송을 위한 대역폭 할당량이 줄어들게 되고 한 번의 요청에 대한 연속 전송 길이가 길어질수록 그 효율은 증가하게 된다. 헤더의 대역폭 할당률이 11이라고 하면 어드레스나 데이터는 32가 되고, 연속 전송 길이를 N이라고 할 때, 그 효율은 위의 수학식 1과 같다.

싱글 리드 방식과 싱글 라이트 방식은 읽거나 저장할 하나의 데이터와 이를 저장할 위치인 어드레스를 하나의 헤더로 보내는 방식이다.

전술한 4가지 전송방식을 이용하는 본 발명은 데이터를 읽거나 저장할 때 데 이터의 연속 전송 길이에 따라 싱글 리드 또는 라이트 방식과 버스트 리드 또는 라이트 방식 중에서 선택할 수 있으며, 특히 대용량의 데이터를 읽거나 저장할 때 하나의 헤더와 하나의 어드레스만으로 데이터를 연속적으로 전송함으로써 수동적인 회로 간의 대용량 데이터 통신 속도를 향상시키고 아울러 이들의 통신 혼잡을 용이하게 제어할 수 있다.

도 5는 도 2의 DMAC와 메모리 제어기의 구조 및 그 연결 구조를 나타내는 블록도이다.

도 5에 도시한 바와 같이, 대용량 데이터 전송을 위한 DMAC(30)와 메모리 제어기(40)는 2개의 채널(34, 35)로 서로 연결된다. 2개의 채널(34, 35)로 연결되면, 데이터 또는 어드레스를 2개의 채널 중 어느 하나의 채널을 통해 보내고 이와 동시에 다른 데이터 또는 다른 어드레스를 2개의 채널 중 나머지 하나의 채널을 통해 보냄으로써 실질적으로 능동적인 회로의 요청 지연을 없애고, 여러 능동적인 회로들이 동시에 데이터를 전송할 수 있도록 한다.

DMAC(30)는 주변장치와 주변장치, 또는 주변장치와 메모리와의 데이터 전송을 담당한다. 이러한 전송을 위한 제어 정보는 DMAC(30)의 내부 레지스터(31)에 설정해 주어야 한다. 내부 레지스터(31)에는 소스 레지스터(Source register), 목적지 레지스터(Destination register), 전송 모드 레지스터(Transfer mode register)가 있다. 소스 레지스터는 데이터를 읽어낼 어드레스를 저장하며, 목적지 레지스터는 데이터를 기록할 어드레스를 저장한다. 전송 모드 레지스터는 버스트 모드(Burst mode) 등의 전송 방식과 전송 길이(Transfer size)를 저장한다. 또한 DMAC(30)는 전송 버퍼(Transfer buffer)(32)를 두어 전송 길이(Burst length)만큼의 데이터를 저장한다.

DMAC(30)와 메모리 제어기(40) 간의 데이터의 전송은 전송 방식에 따라 빠른 전송을 위해 최대 2 채널(34, 35)을 이용한 두 배 빠른 전송을 할 수 있도록 하고 있다. 통신 스위치(미도시)와 메모리 제어기(40) 간의 연결은 고정되지 않는 데이터 또는 고정되지 않는 어드레스를 임의로 전송할 수 있도록 2개의 채널(36, 37)을 이용한다. 예컨대, 도 4를 참조하여 설명한 버스트 리드 방식으로 데이터를 전송하는 경우, 전송 길이가 8일 때 주변장치에서 데이터를 읽어 온다면 통신 스위치와의 연결은 하나의 채널을 통해 어드레스를 보내고 두 개의 채널을 통해 4번 전송으로 주변장치로부터 8개의 데이터를 받을 수 있다. 그리고 받은 8개의 데이터를 DRAM 등의 메모리에 쓸 경우, 처음엔 하나의 채널을 통해 메모리에 저장할 어드레스를 전송하면서 다른 하나의 Channel을 통해 저장할 데이터를 보내고 그 이후에 두 채널을 모두 이용하여 효율적으로 데이터를 보낼 수 있다.

메모리 제어기(40)는 모드 레지스터(41)를 구비한다. 모드 레지스터(41)는 연결되는 DRAM 정보와 같은 메모리 정보를 저장한다. 예컨대, 모드 레지스터(41)에는 메모리 정보로써 재생 시간(Refresh time), Cas 지연시간(Cas latency), 전송 길이(Burst length)가 저장이 된다. 메모리 제어기(40)는 데이터와 어드레스를 받으면 메모리 정보를 이용하여 메모리 인터페이스 신호를 만든다. 메모리 인터페이스 신호(예컨대, DRAM 인터페이스 신호)로는 주소신호(Addrout/Address), 뱅크주소신호(Ba), 데이터신호(Dq), 데이터배열정보신호(Dqm), 열주소알림신호(Ras), 행주 소알림신호(Cas), 칩선택신호(Cs)가 있다.

도 6은 도 2의 칩 내부 회로 간의 데이터 전송을 위한 통신 구조에서 주변장치와 주변장치, 주변장치와 메모리 간의 통신 과정을 설명하기 위한 도면이다.

도 6에 도시한 바와 같이, 본 발명의 통신 구조에서는 예를 들어 아래의 순서들(91, 92, 93, 94, A, B, C)에 따라 데이터를 전송한다. 이러한 데이터 전송을 위하여 DMAC나 메모리 제어기의 설정은 프로그램가능한 로직(Programmable logic)을 사용하며, 여기서 각 설정은 버스 시스템으로 연결된 프로세서가 설정을 담당한다.

데이터 전송을 위한 각 순서를 설명하면 다음과 같다.

첫 번째 단계(91)에서, 프로세서는 메모리 제어기에 메모리의 특성 및 통신 모드인 재생 시간, 전송 길이, Cas 지연시간을 설정한다.

그리고 두 번째 단계(92)에서 프로세서는 DMAC에 소스 어드레스(Source address), 목적지 어드레스(Destination address), 전송 크기(transfer size), 전송 길이(Burst length) 등을 설정한다. 이 경우는 주변장치에서 메모리로의 데이터 전송이다.

다음, 세 번째 단계(93)에서 DMAC는 주변장치로부터 데이터를 읽어서 전송 버퍼에 전송 길이만큼 저장한 후 전송 버퍼에서 메모리로 데이터를 다시 저장하게 된다. 그와 동시에 참조부호 B 및 C로 표시된 경로의 데이터 전송이 가능하다.

다음, 두 번째 단계(92)처럼 프로세서에 의해 소스(Source)가 메모리가 되고 목적지가 주변장치가 되도록 DMAC의 설정이 변경되면, 네 번째 단계(94)에서 DMAC 는 메모리에서 데이터를 읽어 주변장치에 전송하게 된다. 그와 동시에 참조부호 A 및 C로 표시된 경로의 데이터 전송이 가능하다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 통신 구조는 칩 내부 회로 간의 대용량 통신 속도를 향상시킬 수 있을 뿐만 아니라 동시에 동작할 수 있는 능동회로의 수에 제한이 없는 이점이 있다. 아울러 칩 내부 회로 간에 능동적인 회로 요청 지연을 없애고, 여러 능동적인 회로들이 동시에 데이터 전송을 할 수 있으며, 또한 수동적인 회로 간의 대용량 데이터 통신 속도를 빠르게 하며 이들 간의 통신 혼잡을 제어할 수 있는 이점이 있다.

Claims

직접 메모리 접근 제어기;

상기 직접 메모리 접근 제어기와 연결되며, 수동적인 회로(Slave)의 위치에 대한 정보와 연속 전송 길이를 담고 있는 헤더와 시작 어드레스를 능동적인 회로(Master)로부터 상기 수동적인 회로로 전달하고, 상기 직접 메모리 접근 제어기와 데이터를 주고 받는 통신 스위치; 및

상기 직접 메모리 접근 제어기와 연결되며 상기 데이터와 상기 어드레스를 주고받는 메모리 제어기를 포함하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템.
제 1 항에 있어서, 상기 통신 스위치는 입력 포트, 입력 버퍼, 아비터 및 출력 포트를 구비하며, 상기 아비터는 상기 입력 포트로 입력되고 상기 입력 버퍼에 저장된 상기 데이터와 상기 어드레스가 상기 출력 포트로 전송될 수 있도록 사용허가를 하는 그랜트 신호를 전송하는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템.
제 2 항에 있어서, 상기 통신 스위치의 전송방식은 버스트 리드, 버스트 라이트, 싱글 리드 및 싱글 라이트 방식을 포함하는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템.
제 1 항에 있어서, 상기 직접 메모리 접근 제어기와 상기 메모리 제어기와의 연결, 상기 직접 메모리 접근 제어기와 상기 통신 스위치와의 연결, 및 상기 메모리 제어기와 상기 메모리와의 연결은 적어도 2 채널이 되는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 직접 메모리 접근 제어기는 버스 시스템을 통해 프로세서와 연결되는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템.
제 5 항에 있어서, 상기 직접 메모리 접근 제어기는 내부 레지스터와 트랜스퍼 버퍼를 포함하며, 상기 내부 레지스터는 소스 레지스터, 목적지 레지스터 및 전송 모드 레지스터를 포함하는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 메모리 제어기는 버스 시스템을 통해 프로세서와 연결되며, 메모리와 연결되어 상기 데이터와 상기 어드레스를 주고받는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템.
제 7 항에 있어서, 상기 메모리 제어기는 모드 레지스터와 트랜스퍼 버퍼를 포함하며, 상기 모드 레지스터에는 재생 시간, Cas 지연시간 및 전송 길이가 저장되는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 통신 스위치는 주변 장치들과 연결되는 것을 특징으로 하는 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템.