KR100801077B1

KR100801077B1 - 웨이퍼 표면 상에 균일한 도금을 제공하기 위한 임베디드전기도금 전류 경로를 갖는 반도체 웨이퍼

Info

Publication number: KR100801077B1
Application number: KR1020060133644A
Authority: KR
Inventors: 이경우; 구자흠; 박기철; 최승만
Original assignee: 삼성전자주식회사
Priority date: 2006-10-23
Filing date: 2006-12-26
Publication date: 2008-02-11
Anticipated expiration: 2026-12-26
Also published as: US20080093746A1; US7586175B2

Abstract

다층 금속 구조를 갖는 반도체 웨이퍼는 저저항 전기도금 전류 경로를 제공하여 웨이퍼의 주변 표면 영역의 금속 씨드층부로부터 반도체 웨이퍼의 내부/중앙 표면 영역의 금속 씨드층부로 벌크 전기도금 전류를 전도하고, 웨이퍼를 가로지르는 칩 영역에 금속 도금에 있어서 균일성을 달성하도록 하는 임베디드 연결배선 구조를 포함하여 제조된다.

모이스춰 배리어 영역, 크랙 정지 영역, 임베디드 연결배선 구조

Description

웨이퍼 표면 상에 균일한 도금을 제공하기 위한 임베디드 전기도금 전류 경로를 갖는 반도체 웨이퍼{Semiconductor wafer having embedded electroplating current paths to provide uniform plating over wafer surface}

도 1은 반도체 웨이퍼 상에 다층의 금속층 구성을 위한 종래의 BEOL 금속 공정의 개략적인 단면도이다.

도 2는 웨이퍼의 표면 상에 형성된 칩 영역의 종래의 레이아웃을 갖는 반도체 웨이퍼의 평면도이다.

도 3은 웨이퍼 표면 상에 형성된 연속적인 금속 씨드층을 사용함으로써 웨이퍼의 에지 영역으로부터 내부/중앙 영역으로 전기도금 전류를 전도하여 다마신 전기도금 공정을 수행하는 종래의 전기도금 장치를 도시한다.

도 4는 본 발명의 예시적인 실시예에 따른, 전기적인 경로를 제공하여 웨이퍼의 에지 영역으로부터 내부/중앙 영역으로 벌크 전기도금 전류를 전도하는 임베디드 연결배선 구조를 갖는 반도체 웨이퍼의 고수준의 개략도이다.

도 5는 본 발명의 예시적인 실시예에 따른, 다수의 칩 영역 및 각각 전기도금 전류 경로를 제공하여 각각의 임베디드 연결배선 구조에 전기적으로 연결된 칩 영역에 벌크 전기도금 전류를 전도하는 다수의 임베디드 연결배선 구조를 갖는 반도체 웨이퍼의 개략적인 평면도이다.

도 6은 본 발명의 예시적인 실시예에 따른, 전기도금 전류 전도를 위한 임베디드 연결배선 구조를 갖는 반도체 웨이퍼 상에 형성된 칩 영역의 개략적인 단면도이다.

도 7은 본 발명의 예시적인 실시예에 따른, 칩 영역의 크랙 정지 영역 내에 형성된 임베디드 전기도금 연결배선 구조에 의해 전기적으로 연결된 칩 영역을 갖는 반도체 웨이퍼의 평면 레이아웃도를 개략적으로 나타낸다.

도 8은 본 발명의 예시적인 실시예에 따른, 칩 영역의 크랙 정지 영역 및/또는 모이스춰 배리어 영역 내에 형성된 임베디드 전기도금 연결배선 구조에 의해 전기적으로 연결된 칩 영역을 갖는 반도체 웨이퍼의 평면 레이아웃도를 개략적으로 나타낸다.

도 9는 본 발명의 다른 예시적인 실시예에 따른, 칩 영역의 크랙 정지 영역 내에 형성된 임베디드 전기도금 연결배선 구조에 의해 전기적으로 연결된 칩 영역을 갖는 반도체 웨이퍼의 평면 레이아웃도를 개략적으로 나타낸다.

도 10은 본 발명의 다른 예시적인 실시예에 따른, 칩 영역의 모이스춰 배리어 영역 내에 형성된 임베디드 전기도금 연결배선 구조에 의해 전기적으로 연결된 칩 영역을 갖는 반도체 웨이퍼의 평면 레이아웃도를 개략적으로 나타낸다.

도 11은 본 발명의 다른 예시적인 실시예에 따른, 다수의 칩 영역 및 칩 영역의 크랙 정지 영역과 모이스춰 배리어 영역 내에 형성된 임베디드 연결배선 구조를 갖는 반도체 웨이퍼의 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

100, 300: 반도체 웨이퍼 30: 칩 영역

31: 액티브 회로 영역 32: 모이스춰 배리어 영역

33: 크랙 정지 영역 201: 층간 절연막

202: 비아 홀/ 트렌치 202a: 트렌치

202b: 비아 홀 203: 금속층

204: 식각 정지막 205: 임베디드 연결배선 구조

본 발명은 일반적으로 반도체 웨이퍼 상에 듀얼 다마신 구리 배선과 같은 금속 배선층을 제조하는 방법에 관한 것으로, 보다 상세하게는, 저저항 전류 경로를 제공하여 반도체 웨이퍼의 주변 표면 영역으로부터 내부 및 중앙의 표면 영역으로 벌크 전기도금 전류를 전도하고, 그것에 의해 웨이퍼의 표면 상에 금속 도금에 있어서 균일성을 달성하도록 하는 임베디드 전기도금 전류 경로를 갖는 반도체 웨이퍼 상에 듀얼 다마신 구리 배선과 같은 금속 배선층을 제조하는 방법에 관한 것이다.

반도체 제조 분야에서 연속되는 기술 혁신으로 인해, 집적 회로 제품들은 고집적, 고밀도, 저전력 소비 및 고속 동작을 갖는 집적 회로들로 발전하고 있다. 일반적으로, 고집적 회로는 BEOL(Back End Of Line) 금속 공정의 일부로서 서로 다른 금속층으로부터 형성된 다층 연결배선 구조를 사용하여 설계된다. 대개, BEOL 연결 배선 구조는 층간 유전 물질 내에 임베디드된 층간 연결배선(금속 라인/배선) 및 층간 연결배선(플러그/콘택)을 포함한다.

종래의 BEOL 금속 공정에서는 알루미늄(Al)과 같은 금속 물질이 일반적으로 사용되어 칩 연결배선 구조를 형성하였다. 예를 들어, 종래의 BEOL 공정은 알루미늄 식각 공정을 사용함으로써 알루미늄 금속층을 형성하는 것을 포함한다. 일반적으로, 이러한 공정들은 평탄화된 층간 절연막 상에 알루미늄 층을 증착하고 나서, 잘 알려진 기술, 예컨대 반응 이온 식각을 사용함으로써 알루미늄 층을 식각하여 지정된 금속층에 배선/패드 패턴을 형성하는 것을 포함한다. 알루미늄 식각 후에 유전물질 형성 및 폴리싱에 의해 지정된 금속층에 층간 절연막을 형성한다.

더 작은 디자인 룰(design rules)의 증가로 반도체 소자들이 축소되어 구성됨에 따라 알루미늄을 사용하여 금속 연결배선을 형성하는 것은 바람직스럽지 못하게 되었는데, 알루미늄은 1미크론 미만의 디자인 룰에서 칩의 성능, 예컨대 구동 속도를 제한하는 비교적 높은 저항성을 갖기 때문이다. 따라서, 다층 금속 연결배선 라인 구성을 위한 BEOL 기술의 상태는 일반적으로 저저항 및 고신뢰도를 갖는 구리와 같은 금속 물질을 사용하여 향상된 성능을 가져온다. 하지만, 알루미늄과 달리, 구리는 종래의 사진공정/식각 기술을 사용하는 패턴에, 특히 구리배선이 비교적 작은 디자인 룰에 따라 형성될 때 어려움이 있다.

따라서, 싱글 및 듀얼 다마신 방법이 개발되었고, 고집적 구리 금속 연결배선 구조의 형성을 가능하게 하였다. 일반적으로, 다마신 공정은 유전막(예컨대, 층간 절연막)의 형성 및 공인된 사진공정과 RIE 공정을 사용하는 유전막의 패터닝을 포함한다. 예를 들어, 싱글 다마신은 비아 홀 또는 트렌치를, 듀얼 다마신은 비아 홀과 트렌치 모두를 유전막 내에 정의한다. 비아/트렌치가 형성된 후에, 배리어막을 패터닝된 유전막 상에 증착하여 비아/트렌치의 노출된 측벽에 라인을 형성하고, 구리 증착 공정이 수행되어 구리로 비아/트렌치를 채우고 층간 콘택 플러그 및/또는 배선을 형성한다. 초과된 구리 물질은 웨이퍼의 표면으로부터 웨이퍼 표면 아래로 폴리싱함으로써 층간 절연막의 표면까지 제거된다.

도 1은 반도체 웨이퍼(100) 상에 다층의 금속층을 구성하는 종래의 BEOL 금속 공정의 개략적인 단면도이다. 구체적으로, 도 1은 웨이퍼(100) 상에 금속 배선층을 구성하는 종래의 듀얼 다마신 방법을 개략적으로 도시한다. 도 2는 웨이퍼의 표면 상에 형성된 칩 영역(10)의 종래의 레이아웃을 갖는 반도체 웨이퍼(100)의 평면도이다. 설명을 위해서, 도 1은 웨이퍼(100)의 각각의 칩 영역(10)에서 반복되는 패턴을 갖는 금속 구조를 개략적으로 나타내는 것으로 가정될 수 있다.

도 1은 Mx 층 제조의 중간 단계를 나타내는데, 비아 홀/트렌치(102)의 패턴이 웨이퍼(100) 표면 상부 위의 층간 절연막(101)(예컨대, 실리콘 산화물) 내에 형성되어 있다. 비아 홀/트렌치 영역(102)은 층간 절연막(101) 내에 형성되고 하부의 Mx-1 금속층 내에 하부 금속 라인(미도시)을 가지며 배열된 비아 홀(102b)을 포함한다. 이에 대응하는 트렌치(102a)는 비아 홀(102b)과 함께 배열되어 층간 절연막(101) 내에 형성된다. 컨포말한 라이너(liner) 층(103)이 웨이퍼(100)의 전 표면 상에 형성되어 층간 절연막(101)의 노출된 표면에 라인을 형성하고, 트렌치/비아(102)의 바닥 및 측벽에 라인을 형성한다. 라이너 층(103)은 일반적으로 유전 막(101) 상에 순차적으로 형성된 배리어막 및 금속 씨드층을 포함하는 적층막을 포함한다. 구리 금속과 함께, 배리어막은 TaN과 같은 금속 질화물 또는 유전막 내부로 구리 물질의 확산을 방지하고 구리 물질의 산화를 방지하는 다른 적절한 전도성 물질일 수 있다. 일반적으로, 얇은 식각 정지막(104)이 층간 절연막들 사이에 형성되어 Mx-1 층에 형성된 하부 금속 라인을 보호한다.

금속층(Mx)의 금속 라인과 콘택은 비아 홀/트렌치(102)를 구리로 채움으로써 형성된다. 구리를 채우는 공정은 일반적으로 비아 홀(102b)과 라인 트렌치(102a)가 동시에 채워지는 것을 가능하게 하는 구리 전기도금 기술을 사용함으로써 수행되고, 따라서 듀얼 다마신 구리 연결배선 구조가 형성된다. 웨이퍼(100)의 표면 상에 전기도금으로 구리를 증착하기 위해, 웨이퍼(100)의 전 표면은 연속적인 금속 씨드층으로 덮이고, 이러한 금속 씨드층은 웨이퍼 표면의 에지로부터 구리의 증착이 요구되는 웨이퍼의 내부/중앙 영역으로 벌크 전기도금 전류를 전도한다. 예컨대, 배리어막으로 TaN이 사용되어 유전막(101)에 라인을 형성할 때, 배리어막은 기판의 표면 상에 형성된 배리어막 상에 균일한 전해 도금을 방해하는 높은 면저항을 갖는 배리어 물질로서 도금 전류를 전도하도록 사용될 수 없다. 따라서, 구리 씨드층이 스퍼터링 공정 또는 CVD 공정을 통해 웨이퍼 전 표면 위의 배리어막 상에 형성되어 전해도금 공정시 웨이퍼의 도금 씨드층으로서 제공된다.

도 3은 다마신 전기도금 공정을 수행하기 위한 종래의 전기도금 장치(20)를 나타내며, 웨이퍼 표면 상에 형성된 연속적인 금속 씨드층이 사용되어 웨이퍼 표면의 에지 영역으로부터 내부/중앙 영역으로 벌크 전기도금 전류를 전도한다. 일반적 으로, 장치(20)는 전기도금 구리 솔루션(23)내에 배치된 음극(21) 및 양극(22)을 포함한다. 음극(21) 및 양극(22)에 인가된 전기도금 전압(V)은 전기도금 솔루션(23) 내의 구리 물질로 하여금 음극(23)의 표면상에 도금되도록 한다. 다마신 전기도금을 위하여, 음극(21)은 도금되는 표면 상에 형성된 연속적인 씨드층을 갖는 반도체 웨이퍼이다. 설명을 위해, 음극(21)은 도 1에 도시된 것처럼 Mx 제조의 중간 단계에 있어서 도 2의 반도체 웨이퍼로 가정되고, 연속적인 구리 씨드층(103)은 웨이퍼 전 표면 상에 형성되고 비아/트렌치(102b/102a)의 측벽에 라이닝을 형성한다. 웨이퍼(100)가 도 3의 장치 내에 배치되어 있을 때, 웨이퍼(100)는 웨이퍼(100)의 주변 둘레로 연장되고, 도금 전압 인가시 웨이퍼(100)의 주변 표면 영역에서 씨드층과 전기적인 접촉을 형성하는 클램프를 사용함으로써 전기도금 장치(20)내에 고정된다. 이런 점에 있어서, 얇은 금속 씨드층(103)은 전류 경로을 제공하여 웨이퍼(100)의 주변 표면 영역으로부터 웨이퍼(100)의 내부/중앙의 표면 영역으로 벌크 전기도금 전류를 전도한다.

종래의 구리 전기도금 기술은 나노 스케일의 선폭 및 고 어스펙트비로 비아 및 트렌치를 채울 수 있다. 하지만, 그러한 방법은 다양한 이유로 감소하는 디자인 룰에 따라 더 많은 문제가 발생되었다. 예를 들어, 소자가 축소되었을 때, 확산 배리어막 위에 초박막 구리 씨드층을 형성하거나, 다른 방법으로, 확산 배리어 및 씨드층을 제공하는 배리어 금속층의 사용을 요구하여 선폭은 더욱 작아지게 된다. 하지만, 씨드층 및 배리어막이 점점 더 얇게 만들어질 때, 씨드층 및 배리어막의 면저항은 결과적으로 구리 도금의 불균일성을 증가시키는데, 이는 웨이퍼 에지로부터 웨이퍼 중앙으로 씨드층의 전류 경로를 따라 증가하는 저항의 결과로서 웨이퍼 에지로부터 웨이퍼 중앙으로 도금 전압의 비교적 큰 전위 강하에 기인한다.

보다 구체적으로, 도 3은 음극(21)(웨이퍼)과 양극(22) 사이의 모든 지점에서 같은 저항 R1 및 웨이퍼 에지(WE)로부터 웨이퍼 중앙(WC)으로 씨드층의 저항 R2를 갖는 전기도금 솔루션을 개략적으로 나타낸다. 저항 R2가 비교적 클 때, 웨이퍼의 중앙에서는 비교적 큰 전위 강하(도금 전압(V) 보다 낮은)가 있을 수 있고, 따라서 웨이퍼의 중앙 및 에지 영역 사이로부터 불균일한 구리 도금이 만들어질 수 있다. 상세하게는, 도 2에 도시된 바와 같이, 전기도금 전류가 웨이퍼 에지(WE)에 있는 씨드층에 인가되었을 때, 웨이퍼 에지와 웨이퍼 중앙 사이의 매우 큰 전압 강하는 웨이퍼 에지에 위치한 칩 영역(10)과 웨이퍼의 내부/중앙 영역에 위치한 칩 영역 사이의 매우 불균일한 도금으로 이어질 수 있다. 구리 도금에서 불균일성은 더 큰 웨이퍼(300mm)에 따라 증가한다.

본 발명이 이루고자 하는 기술적 과제는 표면 상의 금속 전기도금 균일성이 제고된 반도체 웨이퍼를 제공하고자 하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는 표면 상의 금속 전기도금 균일성이 제고된 반도체 웨이퍼를 제조하는 방법을 제공하고자 하는 것이다.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 예시적인 실시예들은 일반적으로 반도체 웨이퍼 상에 듀얼 다마신 구리 연결배선과 같은 금속 배선층을 제조하는 방법을 포함한다. 보다 구체적으로, 본 발명의 예시적인 실시예들은 저저항 전류 경로를 제공하여 반도체 웨이퍼의 주변의 표면 영역으로부터 내부/중앙의 표면 영역으로 벌크 전기도금 전류를 전도하고, 그것에 의하여 상기 웨이퍼의 상기 표면 위에 금속 도금에 있어서 균일성을 이루도록 하는 임베디드 전기도금 전류 경로를 가지며 제조된 반도체 웨이퍼를 포함한다.

본 발명의 예시적인 실시예에서, 반도체 웨이퍼는 상기 웨이퍼의 액티브 표면 상에 형성된 다수의 칩 영역 및 상기 웨이퍼의 다수의 인접한 칩 영역을 전기적으로 연결하여 상기 웨이퍼의 주변 영역에 형성된 칩 영역으로부터 상기 웨이퍼의 내부 영역에 형성된 칩 영역으로 도전성 경로를 제공하는 임베디드 연결배선 구조를 포함한다. 상기 임베디드 연결배선 구조는 연속적인 전류 경로를 제공하여 전기도금 공정시 상기 웨이퍼의 상기 주변 영역으로부터 상기 내부 영역으로 전기도금 전류를 흐르게 한다.

본 발명의 다른 예시적인 실시예에서, 상기 임베디드 연결배선 구조는 금속 비아 트렌치 구조 및/또는 금속 라인 트렌치 구조를 포함할 수 있다. 예를 들어, 상기 임베디드 연결배선 구조는 BEOL 금속 공정에 의해 금속층의 일부로서 형성된 금속 라인 패턴을 포함한다. 여기서, 금속 라인 패턴의 적어도 일부는 상기 웨이퍼 상에 다수의 칩 영역의 칩 모이스춰 배리어 구조의 일부로서 형성되고, 및/또는 상 기 웨이퍼 상에 다수의 칩 영역의 칩 크랙 정지 구조의 일부로서 형성된다.

본 발명의 다른 예시적인 실시예들, 양태, 목적, 특징 및 이점들은 첨부되는 도면과 함께 후술되는 예시적인 실시예들의 상세한 설명으로 명확해질 것이다.

본 발명의 예시적인 실시예들은 첨부되는 도면들을 참조하여 더 완전하게 설명될 것이며, 각 도면에 있어서 층 및 영역의 두께와 크기는 설명의 편의를 고려하여 다소 과장된 것으로 이해되어야 한다. 또한, 층이 다른 층 또는 기판의 “위에(on)” 또는 “위쪽에(over)”로 설명될 때, 그러한 층은 다른 층 또는 기판에 직접적으로 위에 있을 수 있고, 또한 개재된 층이 존재할 수 있다. 또한, 도면 전체에 걸쳐 사용된 유사한 참조 부호는 같거나 유사한 기능을 갖는 구성요소를 나타낸다.

도 4는 본 발명의 예시적인 실시예에 따른, 전기적인 경로를 제공하여 웨이퍼의 에지 영역으로부터 내부/중앙 영역으로 벌크 전기도금 전류를 전도하는 임베디드 연결배선 구조를 갖는 반도체 웨이퍼의 고수준의 개략도이다. 도 4는 금속의 하부층, 예컨대 하부의 Mx-1층의 일부로서 임베디드 연결배선 구조(205)를 형성하는 개념적인 방법을 나타낸다. 이러한 임베디드 연결배선 구조(205)은 웨이퍼 에지 사이에 연장되는 연속적인 저저항 전류 경로를 제공하여 금속의 상부층 Mx을 형성할 때, 도금 공정을 위한 벌크 도금 전류를 전도한다. 도 4는 비아 홀/트렌치(202)가 층간 절연막(201) 내에 형성되어 있는, Mx층 제조의 중간 단계를 도시한다. 하나 이상의 컨포말한 금속층(203)이 웨이퍼(200)의 전 표면 상에 형성되어, 층간 절연막(201)의 표면 상 및 비아 홀(202b)과 트렌치(202a)의 노출된 측벽 표면에 라인 을 형성한다. 절연성 식각 정지막(204)은 Mx 금속층의 층간 절연막과 Mx-1 금속층의 층간 절연막 사이에 형성된다.

도 4의 예시적인 실시예에서, 금속층(203)은 예컨대, 배리어막(예를 들어, TaN)과 씨드층(Cu)으로 분리된 막, 또는 공지된 전기도금 기술을 사용함으로써 구리 확산 배리어 및 구리 도금 씨드층(예를 들어, Ruthenium) 모두를 제공하는 단일 금속막으로 형성될 수 있다. 하지만, 종래의 방법과는 현저히 다르게, 금속(씨드)층(203)은 웨이퍼(200)의 주변 영역으로부터 중앙 영역으로 도금 전류를 전도하는 본래의 전류 경로를 제공하지 않는다. 그 대신, 임베디드 연결배선 구조(205)가 저저항 전류 경로를 제공하여 웨이퍼(200)의 주변 영역(WE)으로부터 웨이퍼(200)의 내부 및 중앙 영역으로 벌크 도금 전류를 전도하고, 예를 들면, 도금 전류는 웨이퍼의 내부 및 중앙 영역 내에 배치된 금속 씨드층(203) 부분을 따라 짧은 전도 경로를 통하여 웨이퍼의 표면 영역 내부에 국부적으로 분포된다.

다시 말하면, 도 4에 도시된 바와 같이, 전극 클램프가 웨이퍼 표면 에지(WE) 상의 씨드층(203)과 연결되었을 때, 벌크 전류는 연속적인 씨드층(203)의 짧은 경로를 통하여 웨이퍼 에지(WE)의 임베디드 연결배선 구조(205)에 흐를 수 있고, 그리고 나서 임베디드 연결배선 구조(205)를 통하여 웨이퍼의 내부 영역으로 흐를 수 있다. 이러한 방법으로, 도금 전류는 임베디드 연결배선 구조(205)로부터 얇은 씨드층(203)의 여러 영역으로 흐를 수 있으며, 이러한 도금 전류는 얇은 씨드층을 통하여 더 짧은 경로를 따라 흐를 수 있고, 웨이퍼(200)의 표면을 가로질러 더욱 균일한 전위를 제공한다.

일 예로서, 도 5는 본 발명의 예시적인 실시예에 따른, 다수의 칩 영역 및 전기도금 전류 경로를 제공하여 각각의 임베디드 연결배선 구조에 전기적으로 연결된 칩 영역에 벌크 전기도금 전류를 전도하는 임베디드 연결배선 구조를 갖는 반도체 웨이퍼의 개략적인 평면도이다. 도 5는 다수의 칩 영역(30) 및 웨이퍼(300)의 끝 영역 사이에 가로(열) 방향에서 세로로 퍼져나가는 다수의 임베디드 전류 경로 P1~P8를 갖는 반도체 웨이퍼(300)를 도시한다. 각각의 임베디드 전류 경로 P1~P8(혹은 Pi)는 지정된 금속층 Mi에 형성된 연속적인 연결배선 구조를 나타내고, 이러한 연결배선 구조는 다수의 인접한 칩 영역(30), 예컨대, 도 5에서와 같이, 웨이퍼(300)의 에지 영역 사이에 가로 방향으로 배열된 모든 칩 영역(30)의 주변 영역 내에 금속 구조의 일부로서 형성된다. 더욱 상세히 설명하면, 각각의 임베디드 전류 경로 Pi는 인접한 칩 영역(30)의 크랙 정지 영역의 일부 및/또는 모이스춰 배리어 영역의 일부로서 형성되어 웨이퍼의 에지 영역으로부터 웨이퍼의 내부 영역으로 저저항 전류 경로를 제공하는 연속적인 금속 라인이 될 수 있다. 지정된 임베디드 전류 경로 Pi에 전도되는 도금 전류는 그러한 경로 Pi에 연결된 각각의 칩 영역(30)에 용이하게 흐를 수 있다. 이에 따라, 전기도금 전류는 지정된 경로 Pi에 연결된 칩 영역 각각의 금속 씨드층 내부 또는 인접한 영역에 공급될 수 있다. 이러한 방법은 씨드층 위에 더욱 균일한 전압 전위를 인가하여 웨이퍼 표면을 가로질러 도금의 균일성을 달성하도록 한다.

도 6은 본 발명의 예시적인 실시예에 따른, 전기도금 전류를 전도하는 임베디드 연결배선 구조를 갖는 반도체 웨이퍼 상에 형성된 칩 영역의 개략적인 단면도 이다. 도 6은 도 5의 반도체 웨이퍼(300) 상에 형성된 각각의 칩 영역(30)에 대한 예시적인 하부 구조의 개략적인 단면도이다. 도 6은 액티브 회로 영역(31), 모이스춰 배리어(MOB) 영역(32) 및 크랙 정지 영역(33)을 갖는 웨이퍼 기판의 일부를 도시한다. 액티브 소자는 액티브 회로 영역(31) 내에 형성되고, 액티브 영역(31)은 MOB 영역(32) 및 크랙 정지 영역(33)에 둘러싸여 있다. 또한, 도 6은 예컨대, 공지된 싱글 및 듀얼 다마신 기술을 사용하여 형성된 층간 금속 배선 및/또는 플러그를 갖는 층간 절연막을 각각 포함하는 다수의 BEOL 금속층 M1~M5를 나타낸다.

본 발명의 예시적인 실시예들에 따르면, 임베디드 전기도금 전류 연결배선 구조는 MOB 영역(32) 및/또는 크랙 정지 영역(33) 내의 하나 이상의 금속층 내에 형성될 수 있다. 예를 들어, 본 발명의 한 예시적인 실시예에서는, 제1 금속층 M1의 일부로서 형성된 크랙 정지 영역(33) 내의 하나 이상의 크랙 정지 플러그(L1)는 인접한 칩 영역의 크랙 정지 영역을 관통하여 계속해서 연장하여 형성될 수 있고, M2 구리 금속을 위한 임베디드 전류 경로로서 제공되는 금속 라인 L1을 형성한다. 일 예로서, 도 5의 예시적인 실시예에서, 각각의 임베디드 전류 경로 Pi는 웨이퍼 에지 사이에서 가로 방향으로 연장되는 인접한 칩 영역(30)의 크랙 정지 영역 내의 콘택 플러그들을 연결시킴으로써 형성된 연속적인 금속 라인 L1일 수 있다.

일 예로서, 도 7은 본 발명의 예시적인 실시예에 따른, 칩 영역의 크랙 정지 영역 내에 형성된 임베디드 전기도금 연결배선 구조에 의해 전기적으로 연결된 칩 영역을 갖는 반도체 웨이퍼의 평면 레이아웃도를 개략적으로 나타낸다. 구체적으로, 도 7은 웨이퍼 상에 형성된 인접한 칩 영역 C1 및 C2를 도시한다. 이 때, 각각 의 칩 영역 C1 및 C2는 각각의 칩 가드 링 GR1, GR2, 크랙 정지 영역 CS1, CS2, 및 모이스처 배리어 영역 MOB1, MOB2을 포함한다. 도 7은 도 6의 예시적인 실시예를 도시하는데, 임베디드 전류 경로 L1은 인접한 칩 영역의 크랙 정지 영역을 관통하여 가로 방향으로 연장되는 연속적인 금속 라인으로서 크랙 정지 영역 CS1, CS2의 가로부 내에 세 콘택 플러그의 일부 혹은 모두를 형성함으로써 형성된다.

또한, 다시 도 6을 참조하면, 제2 금속층 M2의 일부로서 각각 크랙 정지 영역(33) 및 MOB 영역(32) 내에 형성된 금속 라인 L2 및/또는 L2'은 인접한 칩 영역의 크랙 정지/MOB 영역을 관통하여 계속해서 연장하여 형성될 수 있고, M3 구리 금속을 위한 임베디드 전기도금 전류 경로로서 제공된다. 유사하게, 제3 금속층 M3의 일부로서 각각 크랙 정지(33) 및 MOB(32) 영역 내에 형성된 금속 라인 L3 및 L3'은 인접한 칩 영역의 크랙 정지/MOB 영역을 관통하여 계속해서 연장하여 형성될 수 있고, M4 구리 금속을 위한 임베디드 전기도금 전류 경로로서 제공된다. 그리고, 제4 금속층 M4의 일부로서 각각 크랙 정지(33) 및 MOB(32) 영역 내에 형성된 금속 라인 L4 및/또는 L4'은 인접한 칩 영역의 크랙 정지/MOB 영역을 관통하여 계속해서 연장하여 형성될 수 있고, M5 구리 금속을 위한 임베디드 전기도금 전류 경로로서 제공된다.

구체적으로, 도 8은 도 7과 유사한 웨이퍼 상에 형성된 인접한 칩 영역 C1 및 C2를 도시하는데, 인접한 칩 영역 C1 및 C2의 크랙 정지 영역 내에서 가로 방향으로 연장되는 L2, L3, 또는 L4 금속 라인(도 6)에 의해 형성된 연속적인 임베디드 전류 경로와 인접한 칩 영역 C1 및 C2의 MOB 영역 내에서 가로 방향으로 연장되는 L2', L3', 또는 L4' 금속 라인(도 6)에 의해 형성된 연속적인 임베디드 전류 경로를 보여준다.

도 9는 본 발명의 다른 예시적인 실시예에 따른, 칩 영역의 크랙 정지 영역 내에 형성된 임베디드 전기도금 연결배선 구조에 의해 전기적으로 연결된 칩 영역을 갖는 반도체 웨이퍼의 평면 레이아웃도를 개략적으로 나타낸다. 도 9는 임베디드 전류 경로가 종 방향에 있어서 인접한 칩 영역의 크랙 정지 영역을 관통하여 세로 방향으로 연장되는 연속적인 금속 라인으로서뿐만 아니라, 횡 방향에 있어서 인접한 칩 영역의 크랙 정지 영역을 관통하여 가로 방향으로 연장되는 연속적인 금속 라인으로서 형성되는 예시적인 실시예를 도시한다. 구체적으로, 도 9는 웨이퍼 상에 형성된 인접한 네 칩 영역 C1, C2, C3 및 C4를 도시한다. 인접한 칩 영역 C1 및 C2는 칩 영역 C1 및 C2의 크랙 정지 영역 CS1 및 CS2를 관통하여 가로 방향으로 연장되는 연속적인 금속 라인(임베디드 전류 경로) CP1에 의해 연결된다. 또한, 인접한 칩 영역 C1 및 C4는 칩 영역 C1 및 C4의 크랙 정지 영역 CS1 및 CS4를 관통하여 세로 방향으로 연장되는 연속적인 금속 라인(임베디드 전류 경로) CP2에 의해 연결된다.

도 10은 본 발명의 다른 예시적인 실시예에 따른, 칩 영역의 모이스춰 배리 어 영역 내에 형성된 임베디드 전기도금 연결배선 구조에 의해 전기적으로 연결된 칩 영역을 갖는 반도체 웨이퍼의 평면 레이아웃도를 개략적으로 나타낸다. 구체적으로, 도 10은 임베디드 전류 경로 CP3가 인접한 칩 영역 C1 및 C2의 MOB 영역 MOB1, MOB2 내의 배선과 연결되어 형성되는 예시적인 실시예를 도시한다. 예를 들어, 도 6의 실시예에서, 임베디드 전류 경로 CP3는 인접한 칩 영역의 L2', L3', 또는 L4' 금속 라인(도 6)을 연결하여 형성될 수 있다.

도 11은 본 발명의 다른 예시적인 실시예에 따른, 다수의 칩 영역 및 칩 영역의 크랙 정지 영역과 모이스춰 배리어 영역 내에 형성된 임베디드 연결배선 구조를 갖는 반도체 웨이퍼의 개략적인 평면도이다. 구체적으로, 도 11은 인접한 칩 영역들 사이에 MOB 배선을 연결하는 임베디드 전류 경로 CP3뿐만 아니라, 횡 방향으로 인접한 칩 영역 및 종 방향으로 인접한 칩 영역의 MOB 및/또는 크랙 정지 영역 내의 지정된 금속층 Mi에 형성된 연속적인 연결배선에 의해 형성된 임베디드 전류 경로 CP1, CP2를 사용함으로써 서로 연결된 다수의 웨이퍼 칩 영역을 도시한다.

이상에서 기술한 예시적인 하부 구조 및 임베디드 전기도금 전류 경로를 구성하는 방법은 본 발명의 범위를 제한하려는 의도가 아닌, 설명에 도움이 되는 실례로서 이해되어야 한다. 본 기술분야에서 통상의 기술을 가진 자는 임베디드 전기도금 구조를 만들고 실시하는데 있어서 다른 하부 구조 및 기법으로 용이하게 계획할 수 있고, 웨이퍼 에지로부터 웨이퍼의 내부/중앙 영역으로 벌크 전기도금 전류를 전도하는 저저항 경로를 제공하여 웨이퍼 표면 위로 전기도금 균일성을 달성할 수 있다. 다시 말하면, 지정된 웨이퍼에 BEOL 공정의 전기도금 균일성을 달성하는 데 필요한 임베디드 전류 경로의 요지 및/또는 레이아웃은, 예컨대, 전기도금 공정 및 사용된 도금 솔루션, 칩 형성을 위해 사용된 물질, 반도체 웨이퍼의 크기 등과 같은 요소에 의존하여 크게 변화될 수 있다. 모든 예시적인 실시예들에서, 지정된 웨이퍼 내의 임베디드 전기도금 전류 경로는 웨이퍼 표면을 가로지르는 요구되는 전압 전위를 얻고, 지정된 전기도금 공정을 위한 도금의 균일성을 달성하도록 형성될 것이다.

또한, 임베디드 전기도금 전류 경로를 갖는 반도체 웨이퍼는 부가적인 공정 단계를 요구하지 않으면서도, 공지된 제조 기술을 사용함으로써 형성될 수 있다. 예를 들어, 도 6의 예시적인 구조는 다음과 같은 다양한 공정 단계를 사용함으로써 제조될 수 있다. 반도체 웨이퍼 기판(301)으로 시작하여, 분리막(302)(예컨대, STI(Shallow Trench Isolation))이 형성될 수 있고, 웨이퍼 기판(301) 상에 형성된 다수의 칩 영역(30)의 각각에 액티브 회로 영역(31), MOB 영역(32) 및 크랙 정지 영역(33)을 정의한다. 다수의 액티브 소자들(예컨대, 트랜지스터)이 액티브 영역(31) 내에 형성된다.

이어서, 제1 층간 절연막(d1)(예컨대, 실리콘 이산화물)이 웨이퍼 기판(3010)의 표면 위에 형성되고, 이어서 유전막 식각 공정 및 금속 증착 공정에 의해 층간 절연막(d1) 내에 다수의 금속 플러그를 형성하여 액티브 영역(31) 내의 액티브 소자에 콘택 및 공지된 기술과 물질을 사용하여 다음 금속층(M2) 내에 배선/패드를 제공한다. MOB 영역(32) 및 크랙 정지 영역(33) 내의 도전성 플러그 구조 L1' 및 L1은 액티브 영역(31) 둘레에 연장하여 형성되는 트렌치 비아 플러그들이 다. 이상에서 기술한 본 발명의 한 예시적인 실시예에서, 트렌치 비아 플러그 L1 및/또는 L1'이 형성될 수 있고, 웨이퍼 에지 사이에서 횡 또는 종 방향으로 연장되는 다수의 인접한 칩 영역을 관통하여 연장되고 연결하는 연속적인 금속 라인(trace)을 제공한다. 액티브 영역(31) 내의 콘택 비아 플러그 및 MOB(32)와 크랙 정지 영역(33) 내의 트렌치 비아 플러그는 내화성 금속, 예컨대 CVD를 이용한 텅스텐(W)을 사용함으로써 형성될 수 있다. 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)와 같은 배리어막은 텅스텐과 반도체 물질d1 사이에 적절하게 형성되어 점착성(adhesion)을 강화시키고, 텅스텐 막과 불순물 영역 사이에 접촉 저항을 감소시킨다. 예를 들어, 스퍼터링에 의한 TiN 막이 저압 CVD, 스퍼터링 또는 전자 빔 증착에 의한 텅스텐 증착에 앞서 증착될 수 있다.

다음으로, 얇은 식각 정지막 및 층간 절연막(d2)이 제1 금속층 M1의 위에 형성될 수 있고, 이어서 유전막 식각 및 금속 증착 공정에 의해 배선 또는 라인을 형성하여 제2 금속층 M2를 형성한다. 한 예시적인 실시예에서, M2 내의 금속 배선은 층간 절연막(d2) 내에 트렌치 개구를 형성하고, 구리 전기도금을 하여 구리로 트렌치를 채우고, 평탄화/폴리싱을 하여 초과된 구리를 제거하는 싱글 다마신 공정을 사용함으로써 형성된 구리 배선일 수 있다. 라이너 물질을 증착하여 트렌치에 라인을 형성한 후에 금속 증착을 하여 금속 도금을 위한 씨드층을 제공한다. 본 발명의 한 예시적인 실시예에서, 이상에서 기술한 바와 같이, 라이너 층은 Ta/TaN 층으로부터 형성되어 확산 배리어를 제공하고, 얇고 컨포말한 구리 씨드층은 우수한 전해 도금 표면을 제공한다. 다른 실시예에서, 라이너 층은 확산 배리어 및 전기도금용 씨드층으로서 제공되는 Ru와 같은 물질의 단일 금속막일 수 있다.

다음으로, 제3 유전막(d3)이 제2 금속층 M2의 평탄화된 유전막(d2) 위에 형성되고, 이어서 유전막 식각 공정에 의해 다양한 영역 (31), (32) 및 (33) 내에 비아/트렌치를 형성한다. 그리고 나서, 금속 증착 공정은 듀얼 다마신 기술을 사용함으로써 수행되어 컨포말한 라이너를 증착하고 구리 전기도금을 하여 비아/트렌치를 채워서 층간 절연막(d3) 내에 구리 플러그 및 라인을 형성한다. 위의 듀얼 다마신 공정은 다음의 금속 플러그 층 M4, M5 등에 대하여 각각 반복된다.

이상 첨부된 도면을 참조하여 본 발명의 예시적인 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

본 발명의 실시예들에 따른 임베디드 전기도금 전류 경로를 갖는 반도체 웨이퍼에 의하면 임베디드 전기도금 전류 경로는 웨이퍼 에지로부터 웨이퍼의 내부/중앙 영역으로 벌크 전기도금 전류를 전도하는 저저항 전류 경로를 제공함으로써 웨이퍼 표면 상의 금속 전기도금에 있어서 균일성이 개선될 수 있다.

또한, 본 발명의 실시예들에 따른 반도체 웨이퍼의 제조 방법에 의하면 디자인 룰이 감소하더라도 웨이퍼 표면 상에 균일한 전기도금을 달성하도록 하는 임베디드 전기도금 전류 경로를 용이하게 형성할 수 있다.

Claims

웨이퍼의 액티브 표면 상에 형성된 다수의 칩 영역; 및

상기 웨이퍼의 다수의 인접한 칩 영역을 전기적으로 연결하고, 상기 웨이퍼의 주변 영역에 형성된 칩 영역으로부터 상기 웨이퍼의 내부 영역에 형성된 칩 영역으로 도전성 경로를 제공하는 임베디드 연결배선 (interconnection) 구조를 포함하는 반도체 웨이퍼.
제1 항에 있어서,

상기 임베디드 연결배선 구조는 연속적인 전류 경로로서 제공되어 전기도금 공정시 상기 웨이퍼의 상기 주변 영역으로부터 상기 내부 영역으로 전기도금 전류를 흐르게 하는 반도체 웨이퍼.
제1 항에 있어서,

상기 임베디드 연결배선 구조는 BEOL(Back-End Of Line) 금속 공정에 의한 금속층의 일부로서 형성된 금속 라인 패턴을 포함하는 반도체 웨이퍼.
제3 항에 있어서,

상기 금속 라인 패턴의 적어도 일부는 상기 웨이퍼 상에 다수의 칩 영역의 칩 모이스춰 배리어 구조의 일부로서 형성되는 반도체 웨이퍼.
제3 항에 있어서,

상기 금속 라인 패턴의 적어도 일부는 상기 웨이퍼 상에 다수의 칩 영역의 칩 크랙 정지 구조의 일부로서 형성되는 반도체 웨이퍼.
제2 항에 있어서,

상기 임베디드 연결배선 구조는 각각의 백 엔드(back end) 금속층에 형성되는 반도체 웨이퍼.
제1 항에 있어서,

상기 임베디드 연결배선 구조는 상기 웨이퍼 상에 다수의 칩 영역의 칩 크랙 정지 구조의 일부로서 형성되는 연속적인 트렌치 비아를 포함하는 반도체 웨이퍼.
웨이퍼의 액티브 표면 상에 형성되고 스크라이브 영역들에 의해 분리된 다수의 칩 영역으로서, 각각의 칩 영역은 제1 금속층과 제2 금속층을 포함하는 다층 연결배선 구조를 포함하는 다수의 칩 영역; 및

둘 이상의 칩 영역들을 전기적으로 연결하도록 제1 금속층의 일부로서 형성된 임베디드 연결배선 구조를 포함하되,

상기 임베디드 연결배선 구조는 전기적인 경로를 제공하여 상기 전기적으로 연결된 칩 영역의 각각에 벌크 전기도금 전류를 전도하고, 상기 전기적으로 연결된 칩 영역 각각의 금속 씨드층 내부 또는 인접한 영역에 전기도금 전류를 공급하고, 전기도금 공정을 수행하여 상기 제2 금속층을 형성하도록 하는 상기 임베디드 연결배선 구조를 포함하는 반도체 웨이퍼.
제8 항에 있어서,

상기 각각의 칩 영역은 액티브 회로 영역, 모이스춰 배리어 영역 및 크랙 정지 영역을 포함하고, 상기 임베디드 연결배선 구조는 상기 전기적으로 연결된 칩 영역의 상기 모이스춰 배리어 영역을 연결하는 연속적인 도전성 구조를 포함하는 반도체 웨이퍼.
제8 항에 있어서,

상기 각각의 칩 영역은 액티브 회로 영역, 모이스춰 배리어 영역 및 크랙 정지 영역을 포함하고, 상기 임베디드 연결배선 구조는 상기 전기적으로 연결된 칩 영역 각각의 상기 크랙 정지 영역을 연결하는 연속적인 도전성 구조를 포함하는 반도체 웨이퍼.
제8 항에 있어서,

상기 임베디드 연결배선 구조는 상기 웨이퍼의 제1 주변 영역에 위치하는 제1 칩 영역으로부터 시작하여 상기 웨이퍼의 제2 주변 영역에 위치하는 제2 칩 영역에서 끝나는 연속적인 도전성 구조를 포함하는 반도체 웨이퍼.
제8 항에 있어서,

상기 제1 및 제2 금속층은 인접한 금속층인 반도체 웨이퍼.
제8 항에 있어서,

상기 제1 및 제2 금속층은 상기 제1 및 제2 금속층 사이에 개재된 하나 이상의 금속층에 의해 분리되어 있는 반도체 웨이퍼.
제8 항에 있어서,

상기 임베디드 연결배선 구조는 금속 비아 트렌치 구조를 포함하는 반도체 웨이퍼.
제8 항에 있어서,

상기 임베디드 연결배선 구조는 금속 라인 트렌치 구조를 포함하는 반도체 웨이퍼.
반도체 웨이퍼의 액티브 표면 상에 다수의 칩 영역으로서, 각각의 칩 영역은 액티브 회로 영역, 상기 액티브 회로 영역을 둘러싸는 모이스춰 배리어 영역 및 상기 액티브 회로 영역을 둘러싸는 크랙 정지 영역을 포함하는 다수의 칩 영역을 정의하고, 및

상기 칩 영역들의 각각에 제1 금속층 및 제2 금속층을 포함하는 다층 연결배선 구조를 형성하는 것을 포함하되,

상기 다층 연결배선 구조를 형성하는 것은 상기 제1 금속층의 일부로서 임베디드 연결배선 구조를 형성하여 둘 이상의 칩 영역들을 전기적으로 연결하고,

상기 임베디드 연결배선 구조를 사용함으로써 상기 전기적으로 연결된 칩 영역의 각각에 벌크 전기도금 전류를 전도하고, 상기 전기적으로 연결된 칩 영역 각각의 금속 씨드층 내부 또는 인접한 영역에 전기도금 전류를 공급하여, 상기 금속 씨드층 상에 전기도금에 의해 금속 물질로 상기 제2 금속층을 형성하는 것을 포함하는 반도체 웨이퍼의 연결배선 층을 제조하는 방법.
제16 항에 있어서,

상기 전기적으로 연결된 칩 영역들의 상기 모이스춰 배리어 영역들을 연결하는 연속적인 도전성 구조로서 상기 임베디드 연결배선 구조를 형성하는 것을 포함하는 반도체 웨이퍼의 연결배선 층을 제조하는 방법.
제16 항에 있어서,

상기 전기적으로 연결된 칩 영역 각각의 상기 크랙 정지 영역을 연결하는 연속적인 도전성 구조로서 상기 임베디드 연결배선 구조를 형성하는 것을 포함하는 반도체 웨이퍼의 연결배선 층을 제조하는 방법.
제16 항에 있어서,

상기 임베디드 연결배선 구조는 상기 웨이퍼의 제1 주변 영역에 위치하는 제1 칩 영역으로부터 연장되어 상기 웨이퍼의 제2 주변 영역에 위치하는 제2 칩 영역에서 끝나는 연속적인 도전성 구조로서 형성되는 반도체 웨이퍼의 연결배선 층을 제조하는 방법.
제16 항에 있어서,

상기 제1 및 제2 금속층은 인접한 금속층인 반도체 웨이퍼의 연결배선 층을 제조하는 방법.
제16 항에 있어서,

상기 제1 및 제2 금속층은 상기 제1 및 제2 금속층 사이에 형성된 하나 이상의 금속층에 의해 분리되어 있는 반도체 웨이퍼의 연결배선 층을 제조하는 방법.
제16 항에 있어서,

상기 임베디드 연결배선 구조는 금속 비아 트렌치 구조를 포함하는 반도체 웨이퍼의 연결배선 층을 제조하는 방법.
제16 항에 있어서,

상기 임베디드 연결배선 구조는 금속 라인 트렌치 구조를 포함하는 반도체 웨이퍼의 연결배선 층을 제조하는 방법.