KR100800106B1

KR100800106B1 - 반도체 소자의 트렌치 절연막 형성 방법

Info

Publication number: KR100800106B1
Application number: KR1020010077269A
Authority: KR
Inventors: 김길호
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2001-12-07
Filing date: 2001-12-07
Publication date: 2008-02-01
Anticipated expiration: 2021-12-07
Also published as: KR20030046931A

Abstract

본 발명은 트렌치 절연막 형성 방법에 관한 것으로서, 반도체 소자의 제조 과정에서 얕은 트렌치 절연(STI) 방식을 이용하여 트렌치 절연막을 형성할 때 트렌치의 가장자리를 따라 실리콘 산화막이 파이는 외호(Moat) 현상과 트렌치 절연막의 상부면이 실리콘 기판의 상부면보다 낮아지는 현상을 방지하기 위한 것이다. 본 발명은 트렌치 내부의 절연막 위에 선택적으로 실리콘 질화막을 형성하여 후속 세정 공정에서 트렌치 가장자리에 대한 보호막 역할을 수행한다. 본 발명에 따르면, 실리콘 기판 위에 패드 산화막과 제1 실리콘 질화막을 증착하고 식각하여 실리콘 기판에 트렌치를 형성하며, 트렌치를 채우도록 결과물 전면에 실리콘 산화막을 증착하고 평탄화시킨 후, 실리콘 산화막과 패드 산화막과 제1 실리콘 질화막을 트렌치의 상단 모서리 부분이 노출되도록 식각하고, 결과물 전면에 제2 실리콘 질화막을 증착한다. 이후, 제2 실리콘 질화막 위에 감광물질을 도포하고 제2 실리콘 질화막이 실리콘 산화막 위에만 남도록 감광물질과 제2 실리콘 질화막과 제1 실리콘 질화막을 제거한다.

얕은 트렌치 절연, 외호 현상, 축퇴, 험프 특성

Description

반도체 소자의 트렌치 절연막 형성 방법 {METHOD FOR FORMING TRENCH ISOLATION LAYER IN SEMICONDUCTOR DEVICE}

도 1a 내지 도 1g는 종래기술에 따른 트렌치 절연막 형성 방법을 나타내는 공정 단면도.

도 2a 내지 도 2k는 본 발명의 실시예에 따른 트렌치 절연막 형성 방법을 나타내는 공정 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10, 20: 실리콘 기판 11, 21: 패드 산화막

12, 22, 25: 실리콘 질화막 13, 23: 트렌치

14, 24: 실리콘 산화막 15: 외호

26: 감광물질

본 발명은 반도체 집적회로 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 반도체 소자의 제조 과정에서 트렌치 절연막을 형성할 때 트렌치의 가장자리를 따라 실리콘 산화막이 파이는 외호(Moat) 현상과 트렌치 절연막의 상부면이 실리콘 기판의 상부면보다 낮아지는 현상을 방지할 수 있는 반도체 소자의 트렌치 절연막 형성 방법에 관한 것이다.

잘 알려진 바와 같이, 반도체 집적회로 소자는 일반적으로 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 단위 트랜지스터를 채용하며, 수 많은 단위 트랜지스터를 동일한 소자 내에 형성시켜 집적회로를 구현한다.

각각의 단위 트랜지스터를 전기적으로 분리시키기 위하여 소자 분리막이 사용되는데, 최근에는 얕은 트렌치 절연(Shallow Trench Isolation; STI) 방식이 일반적으로 사용되고 있다. STI 방식은 실리콘 기판에 트렌치를 형성한 후 트렌치 내부에 실리콘 산화막을 형성하여 단위 트랜지스터 사이를 전기적으로 분리시키는 방식이다. 이러한 STI 방식은 다른 유형의 분리 방식에 비하여 분리 영역의 넓이 및 깊이 조절이 용이한 장점이 있다.

STI 방식을 이용하는 종래의 트렌치 절연막 형성 방법은 다음과 같다.

도 1a를 참조하면, 실리콘 기판(10, Silicon Wafer) 위에 패드 산화막(11, Pad Oxide, SiO₂)을 일정 두께로 증착한 후, 그 위에 실리콘 질화막(12, Silicon Nitride, Si₃N₄)을 적당한 두께(t)로 증착한다. 실리콘 질화막(12)은, 후술하는 바와 같이, 트렌치를 채우는 실리콘 산화막에 대한 화학적-기계적 연마(Chemical Mechanical Polishing; 이하, CMP) 공정시 연마 정지층(CMP Stopping Layer)의 역할을 수행한다. 패드 산화막(11)은 그 위에 증착되는 실리콘 질화막(12)에 의해 유발되는 기계적 스트레스가 실리콘 기판(10)에 영향을 끼치는 것을 완화시켜 주는 완충막의 역할을 수행한다. 패드 산화막(11)의 두께와 실리콘 질화막(12)의 두께는 공정 방식에 따라 달라지는데, 일반적으로 패드 산화막(11)은 약 70~200Å, 실리콘 질화막(12)은 약 500~1500Å의 두께가 적용된다.

이어서, 도 1b에 도시된 바와 같이, 실리콘 질화막(12) 위에 감광물질(도시되지 않음)을 도포한 후, 노광 및 현상 공정을 실시하여 트렌치 절연막의 형태로 패터닝한다. 계속하여, 활성화된 플라즈마를 이용하여 실리콘 질화막(12)과 패드 산화막(11)과 실리콘 기판(10)을 순차적으로 식각하여 실리콘 기판(10) 내부에 트렌치(13)를 만든다. 식각이 완료되면, 산소(O₂)를 활성화시킨 플라즈마를 이용하여 남아 있는 감광물질을 제거하고 특정 용매를 이용하여 세정을 실시한다.

이어서, 도 1c에 도시된 바와 같이, 고밀도 플라즈마(High Density Plasma; HDP)를 이용한 화학적 기상 증착(Chemical Vapor Deposition; CVD) 방식으로 실리콘 산화막(14, Silicon Oxide, SiO₂)을 증착하여 트렌치(도 1b의 13) 내부를 채운다. HDP-CVD 방식의 특성상, 증착된 실리콘 산화막(14)의 상부는 도시된 바와 같이 하부 실리콘 기판(10)의 표면 굴곡을 거의 그대로 반영한 표면 굴곡(Surface Topology)을 나타낸다.

이어서, 도 1d에 도시된 바와 같이, CMP 공정을 진행하여 실리콘 산화막(14)의 상부를 평탄화시킴과 동시에 실리콘 질화막(12) 상부로부터 상기 실리콘 산화막(14)을 완전히 제거해낸다. 이 때, 남아 있던 실리콘 질화막(12)은 연마 과정에서 연마 정지층의 역할을 수행하면서 그 두께가 일정 양만큼 감소한다. CMP 공정을 통하여 트렌치 내부에만 남게 된 실리콘 산화막(14)의 상부는 남아 있는 실리콘 질화막(12)의 상부보다 약간 낮은 위치까지 내려간다.

이어서, 도 1e에 도시된 바와 같이, 인산(H₃PO₄) 수용액을 이용하여 잔여 실리콘 질화막(도 1d의 12)을 제거한다. 인산 수용액의 농도와 온도를 적절히 조절하면 실리콘 산화막(14)에 대한 실리콘 질화막(12)의 식각 선택비(Etch Selectivity)를 약 1:50 이상으로 크게 만들 수 있다. 따라서, 인산 수용액을 이용하면 트렌치 내부에 채워진 실리콘 산화막(14)을 거의 훼손하지 않으면서도 잔여 실리콘 질화막(12)을 완전히 제거할 수 있다. 잔여 실리콘 질화막(12)이 제거되면서 하부의 패드 산화막(11)이 드러나는데, 일반적으로 트렌치 내부의 실리콘 산화막(14) 상부가 패드 산화막(11)의 상부보다 높게 된다(그 단차가 도면에서 δ로 표시됨).

이러한 공정을 통하여 일단 트렌치 절연막(즉, STI 방식의 분리 산화막)이 완성된다. 그러나, 이후 진행되는 여러 후속 공정들에서 용매에 의한 세정(Wet Cleaning)이 반복적으로 이루어지면서(예를 들면, 웰 이온주입 마스크 제거 공정, 게이트 산화 전 세정 공정, 게이트 식각 후 세정 공정 등), 도 1f에 도시된 바와 같이, 패드 산화막(11)과 트렌치 내부의 실리콘 산화막(14)이 조금씩 식각되어 제거된다. 이는 세정 과정에서 사용하는 용매의 대부분이 실리콘 산화막에 대한 식각 특성을 가지고 있기 때문이다. 트렌치 내부의 실리콘 산화막(14) 상부에 비하여 패드 산화막(11)의 상부가 더 낮기 때문에, 실리콘 산화막(14) 상부와 실리콘 기판(10) 상부의 높이가 같아지기 전에 실리콘 기판(10) 상부에 존재하던 패드 산화막(11)이 완전히 제거된다.

그 결과, 트렌치의 가장자리에서 트렌치 내부의 실리콘 산화막(14)이 측면 방향으로 식각되면서, 도 1g에 참조번호 15번으로 나타낸 바와 같이, 트렌치의 가장자리를 따라 실리콘 산화막(14)이 파이는 현상, 즉 외호(Moat) 현상이 발생하게 된다. 용매에 의한 세정 공정의 특성상, 외호(15)의 깊이는 트렌치 내부의 실리콘 산화막(14) 상부가 축퇴(Recess)되는 정도와 비례한다. 따라서, 세정이 반복되면서 외호 현상은 점차 심해지는 경향이 있다. 최종적으로 실리콘 산화막(14)의 상부가 실리콘 기판(10)의 상부와 높이가 같아졌을 때, 일반적으로 외호(15)의 깊이는 약 100~400Å 정도가 된다.

한편, 여러번의 세정 과정에서 실리콘 산화막(14) 전체에 대한 식각이 과도하게 이루어져, 실리콘 산화막(14)의 상부면이 실리콘 기판(10)의 상부면보다 지나치게 낮아지는 문제점도 발생할 수 있다.

이상 설명한 바와 같이, 얕은 트렌치 절연(STI) 방식을 이용하는 종래의 트렌치 절연막 형성 방법은 트렌치의 가장자리를 따라 트렌치 내부의 실리콘 산화막이 파이는 외호 현상을 동반하며, 이러한 외호 현상은 반도체 소자의 전기적 특성에 좋지 않은 영향을 미치게 된다. 예를 들면, 게이트 전압의 변화에 따라 드레인 전류의 특성이 왜곡되는 험프(Hump) 현상이 발생하여 반도체 소자의 안정적인 동작을 저해한다.

또한, 종래의 트렌치 절연막 형성 방법은 트렌치 절연막의 상부가 실리콘 기판의 상부, 즉 활성 영역(Active Region)에 비해 지나치게 낮아지는 문제를 유발할 수 있다. 이 경우, 게이트 형성을 위한 후속 식각 공정에서 문제가 발생한다. 즉, 활성 영역에 존재하는 폴리실리콘과 게이트 산화막에 맞추어 식각량을 결정하면 트렌치 절연막 위에 폴리실리콘이 잔존하여 누설 전류가 발생할 수 있고, 반대로 트렌치 절연막 위에 존재하는 폴리실리콘과 게이트 산화막에 맞추어 식각량을 결정하면 활성 영역에서 게이트 산화막이 뚫려 버려서 게이트가 제 역할을 수행하지 못하게 된다.

따라서, 본 발명은 상기와 같은 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 얕은 트렌치 절연(STI) 방식을 이용하여 트렌치 절연막을 형성할 때 트렌치의 가장자리를 따라 실리콘 산화막이 파이는 외호 현상을 방지하여 반도체 소자의 전기적 특성을 개선할 수 있는 트렌치 절연막 형성 방법을 제공하기 위한 것이다.

또한, 본 발명의 다른 목적은 얕은 트렌치 절연(STI) 방식을 이용하여 트렌치 절연막을 형성할 때 트렌치 절연막의 상부면이 실리콘 기판의 상부면보다 낮아지는 현상을 방지할 수 있는 트렌치 절연막 형성 방법을 제공하기 위한 것이다.

삭제

상기와 같은 목적을 달성하기 위한 본 발명에 따른 트렌치 절연막의 형성 방법은, 실리콘 기판 상에 패드 산화막과 제1 실리콘 질화막을 증착하는 단계; 상기 제1 실리콘 질화막과 패드 산화막 및 실리콘 기판을 식각하여 상기 실리콘 기판에 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 상기 기판 결과물의 전면 상에 실리콘 산화막을 증착하는 단계; 상기 실리콘 산화막을 CMP하여 상기 실리콘 산화막의 상부를 평탄화시킴과 아울러 상기 제1 실리콘 질화막 상부로부터 상기 실리콘 산화막을 제거하는 단계; 상기 실리콘 산화막을 상기 패드 산화막의 높이까지 식각하는 단계; 상기 트렌치에 인접한 패드 산화막 부분이 노출되도록 상기 제1 실리콘 질화막을 식각하는 단계; 상기 트렌치의 상단 모서리 부분이 노출되도록 상기 패드 산화막과 상기 실리콘 산화막을 식각하는 단계; 상기 실리콘 산화막과 제1 실리콘 질화막 및 패드 산화막이 식각된 기판 결과물의 전면 상에 제2 실리콘 질화막을 증착하는 단계; 상기 제2 실리콘 질화막 상에 감광물질을 도포하는 단계; 및 상기 제2 실리콘 질화막이 상기 실리콘 산화막 상에만 잔류되도록 상기 감광물질과 제2 실리콘 질화막 및 제1 실리콘 질화막을 제거하는 단계;를 포함한다.

본 발명의 방법은 실리콘 질화막의 제거 단계 후에 이루어지는 용매에 의한 세정 단계를 더 포함할 수 있으며, 세정 단계가 이루어지는 동안 실리콘 산화막 위에 있는 제2 실리콘 질화막이 트렌치의 가장자리에 대한 보호막 역할을 수행할 수 있다.

상기 실리콘 산화막의 식각 단계는 불산 수용액을 사용하여 수행하고, 상기 제1 실리콘 질화막의 식각 단계는 인산 수용액을 사용하여 수행하며, 상기 패드 산화막과 상기 실리콘 산화막의 식각퇴 단계는 불산 수용액을 사용하여 수행한다.

상기 실리콘 산화막의 식각 단계 및 상기 패드 산화막과 상기 실리콘 산화막의 식각 단계는 C₄F₈ 또는 C₅F₈와 O₂를 활성화시킨 플라즈마를 사용하여 수행할 수 있다.
상기 감광물질은 바람직하게 BARC가 사용될 수 있다.

(실시예)
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2k는 본 발명의 실시예에 따른 트렌치 절연막 형성 방법을 나타내는 공정 단면도이다.

도 2a를 참조하면, 실리콘 기판(20, Silicon Wafer) 위에 패드 산화막(21, Pad Oxide, SiO₂)을 일정 두께로 증착한 후, 그 위에 제1 실리콘 질화막(22, Silicon Nitride, Si₃N₄)을 적당한 두께(t)로 증착한다.

이어서, 도 2b에 도시된 바와 같이, 제1 실리콘 질화막(22) 위에 감광물질(도시되지 않음)을 도포한 후, 노광 및 현상 공정을 실시하여 트렌치 절연막의 형태로 패터닝한다. 계속하여, 활성화된 플라즈마를 이용하여 제1 실리콘 질화막(22)과 패드 산화막(21)과 실리콘 기판(20)을 순차적으로 식각하여 실리콘 기판(20)의 소정 영역에 트렌치(23)를 만든다. 식각이 완료되면, 산소(O₂)를 활성화시킨 플라즈마를 이용하여 남아 있는 감광물질을 제거하고 특정 용매를 이용하여 세정을 실시한다.

이어서, 도 2c에 도시된 바와 같이, 고밀도 플라즈마(High Density Plasma; HDP)를 이용한 화학적 기상 증착(Chemical Vapor Deposition; CVD) 방식으로 결과물 전면에 실리콘 산화막(24, Silicon Oxide, SiO₂)을 증착하여 트렌치(도 2b의 23) 내부를 채운다. 이 때, 증착된 실리콘 산화막(24)의 상부는 실리콘 기판(20)의 표면 굴곡을 거의 그대로 반영한 표면 굴곡(Surface Topology)을 나타낸다.

계속해서, 도 2d에 도시된 바와 같이, CMP 공정을 진행하여 실리콘 산화막(24)의 상부를 평탄화시킴과 동시에 제1 실리콘 질화막(22) 상부로부터 상기 실리콘 산화막(24)을 완전히 제거해낸다. 이 때, 남아 있던 제1 실리콘 질화막(22)은 연마 과정에서 연마 정지층의 역할을 수행하면서 그 두께가 일정 양만큼 감소하며, 트렌치 내부에만 남게 된 실리콘 산화막(24)의 상부는 CMP 공정의 특성상 제1 실리콘 질화막(22)의 상부 보다 약간 낮아진다.

이어서, 도 2e에 도시된 바와 같이, 실리콘 산화막(24)을 불산(HF)의 희석 비율이 5∼95 Vol.%인 불산 수용액(HF+H₂O) 용매를 이용하여 식각하여 상기 실리콘 산화막(24)의 상부를 패드 산화막(21)의 높이까지 축퇴(Recess)시킨다. 회석 비율이 5∼95 Vol.%인 불산 수용액에서는 실리콘 산화막(24)이 느린 속도로 식각되는 특성이 있기 때문에, 트렌치 내부를 채우고 있는 실리콘 산화막(24)의 상부를 원하는 깊이만큼 축퇴시키는 것이 가능하다.

이어서, 도 2f에 도시된 바와 같이, 트렌치에 인접한 패드 산화막 부분이 노출되도록 인산(H₃PO₄) 수용액을 이용하여 제1 실리콘 질화막(22)을 두께 ε만큼 식각한다(ε<t). 일반적으로 용액을 사용하여 식각을 진행하면 등방성 식각(Isotropic Etch)이 이루어지기 때문에 제1 실리콘 질화막(22)의 상부와 측벽이 동일한 비율로, 즉 ε만큼 축퇴된다.

계속해서, 도 2g에 도시된 바와 같이, 트렌치의 상단 모서리 부분이 노출되도록 불산의 희석 비율이 5∼95 Vol.%인 불산 수용액 용매를 다시 사용하여 식각을 수행해서 실리콘 산화막(24)의 상부를 수직 방향으로 ε만큼, 패드 산화막(21)의 측면을 수평 방향으로 ε만큼 각각 축퇴시킨다.

이어서, 도 2h에 도시된 바와 같이, 결과물 전면에 제2 실리콘 질화막(25)을 증착시킨다. 이 때 증착되는 제2 실리콘 질화막(25)의 두께는 앞 단계에서 제1 실리콘 질화막(22)이 축퇴된 두께보다 약간 작도록 한다. 제2 실리콘 질화막(25)의 상부면은 하부의 표면 굴곡을 반영한다. 즉, 제1 실리콘 질화막(22)이 존재하는 활성 영역은 높고 실리콘 산화막(24)이 축퇴된 트렌치 절연 영역은 상대적으로 낮다.

이어서, 도 2i에 도시된 바와 같이, 감광물질(26)을 얇게 도포한다. 얇은 두께로 도포하는 것이 가능하기 때문에 BARC(Bottom Anti-Reflective Coating)가 감광물질(26)로서 바람직하게 사용된다. 제1 실리콘 질화막(22)이 남아 있는 활성 영역에는 감광물질(26)이 얇게 도포되는 반면, 실리콘 산화막(24)이 축퇴된 트렌치 절연 영역에는 감광물질(26)이 상대적으로 두껍게 도포된다.

이어서, 도 2j에 도시된 바와 같이, 플라즈마를 이용한 전면 건식 식각(Blanket Dry Etch)을 수행하여 활성 영역에 있는 제2 실리콘 질화막(25)과 제1 실리콘 질화막(22)을 완전히 제거한다. 먼저 산소(O2)를 활성화시킨 플라즈마를 이용하여 활성 영역에 얇게 도포된 감광물질(26)을 제거하며, 계속해서, CF₄, C₂F₆, C₄F₈ 및 C₅F₈ 중 어느 하나와 O₂를 활성화시킨 플라즈마를 이용하여 트렌치 분리 영역에 도포된 감광물질(26)과 활성 영역에 있는 실리콘 질화막(25, 22)을 동시에 제거한다. 활성 영역에 있는 실리콘 질화막(25, 22)이 완전히 제거되면, 다시, 산소를 활성화시킨 플라즈마를 이용하여 트렌치 분리 영역에 도포된 감광물질(26)을 완전히 제거하고 세정 공정을 실시한다.

이러한 공정을 통하여 실리콘 산화막(24)의 상부가 얇은 제2 실리콘 질화막(25)에 의하여 보호되는 트렌치 절연막이 완성된다. 이 때, 제2 실리콘 질화막(25)의 상부면과 활성 영역의 실리콘 기판(20) 상부면은 거의 동일한 높이에 있게 된다.

이후, 여러 후속 공정들에서 용매에 의한 세정(Wet Cleaning)이 반복적으로 이루어지더라도, 패드 산화막(21)은 조금씩 식각되어 제거되지만 실리콘 산화막(24)은 제2 실리콘 질화막(25)에 의하여 보호되고 있으므로 식각되지 않는다. 따라서, 도 2k에 도시된 바와 같은 트렌치 절연막(30)의 최종 형태에서 트렌치 절연막(30)의 가장자리(26)에는 외호 현상이 발생하지 않는다. 또한, 트렌치 절연막(30)의 상부면이 실리콘 기판(20)의 상부면보다 지나치게 낮아지는 현상 역시 발생하지 않는다.

삭제

한편, 본 발명의 다른 실시예에 따르면, 불산 수용액을 사용하는 대신에 C_xF_y+O₂ 기체를 활성화시킨 플라즈마를 이용하여 실리콘 산화막의 축퇴 및 패드산화막과 실리콘 산화막의 식각을 진행할 수 있다. 즉, 탄소/불소(C/F) 비율이 높은 기체, 예를 들면, C₄F₈ 또는 C₅F₈ 기체를 사용하면서 동시에 O₂ 첨가량을 줄인 기체를 활성화시킨 플라즈마를 이용하여 식각을 진행하면 실리콘 질화막의 식각 속도에 비해 실리콘 산화막의 식각 속도를 10~20배 정도로 크게 만들 수 있다. 따라서, 실리콘 질화막은 그대로 유지한 채, 트렌치 내부를 채우고 있는 실리콘 산화막 및 패드 산화막을 선택적으로 식각하는 것이 가능하다.

이상 설명한 바와 같이, 본 발명에 따른 트렌치 절연막의 형성 방법은 트렌치의 가장자리를 따라 트렌치 내부의 실리콘 산화막이 파이는 현상인 외호 현상을 방지할 수 있다. 따라서, 본 발명의 방법에 따르면, 반도체 소자의 전기적 특성이 개선되며, 그 결과 안정적으로 동작하는 반도체 소자를 제조할 수 있다. 예를 들면, 게이트 전압의 변화에 따라 드레인 전류의 특성이 왜곡되는 험프 특성이 개선된다.

또한, 본 발명에 따른 트렌치 절연막 형성 방법은 후속 세정 과정에서 실리 콘 산화막 전체에 대한 식각이 과도하게 이루어져, 실리콘 산화막의 상부가 실리콘 기판의 상부, 즉 활성 영역에 비해 지나치게 낮아지는 문제를 개선할 수 있다. 따라서, 게이트 형성을 위한 후속 식각 공정에서 트렌치 절연막의 단차에 의하여 문제가 발생하는 것을 막을 수 있다.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims

삭제
실리콘 기판 상에 패드 산화막과 제1 실리콘 질화막을 증착하는 단계;

상기 제1 실리콘 질화막과 패드 산화막 및 실리콘 기판을 식각하여 상기 실리콘 기판에 트렌치를 형성하는 단계;

상기 트렌치를 매립하도록 상기 기판 결과물의 전면 상에 실리콘 산화막을 증착하는 단계;

상기 실리콘 산화막을 CMP하여 상기 실리콘 산화막의 상부를 평탄화시킴과 아울러 상기 제1 실리콘 질화막 상부로부터 상기 실리콘 산화막을 제거하는 단계;

상기 실리콘 산화막을 상기 패드 산화막의 높이까지 식각하는 단계;

상기 트렌치에 인접한 패드 산화막 부분이 노출되도록 상기 제1 실리콘 질화막을 식각하는 단계;

상기 트렌치의 상단 모서리 부분이 노출되도록 상기 패드 산화막과 상기 실리콘 산화막을 식각하는 단계;

상기 실리콘 산화막과 제1 실리콘 질화막 및 패드 산화막이 식각된 기판 결과물의 전면 상에 제2 실리콘 질화막을 증착하는 단계;

상기 제2 실리콘 질화막 상에 감광물질을 도포하는 단계; 및

상기 제2 실리콘 질화막이 상기 실리콘 산화막 상에만 잔류되도록 상기 감광물질과 제2 실리콘 질화막 및 제1 실리콘 질화막을 제거하는 단계;

를 포함하는 것을 특징으로 하는 트렌치 절연막의 형성 방법.
제 2 항에 있어서, 상기 실리콘 질화막의 제거 단계 후에 이루어지는 용매에 의한 세정 단계를 더 포함하며,

상기 세정 단계가 이루어지는 동안 상기 실리콘 산화막 위에 있는 상기 제2 실리콘 질화막은 상기 트렌치의 가장자리에 대한 보호막 역할을 수행하는 것을 특징으로 하는 트렌치 절연막의 형성 방법.
삭제
제 2 항에 있어서, 상기 실리콘 산화막의 식각 단계는 불산 수용액을 사용하여 수행하고, 상기 제1 실리콘 질화막의 식각 단계는 인산 수용액을 사용하여 수행하며, 상기 패드 산화막과 상기 실리콘 산화막의 식각 단계는 불산 수용액을 사용하여 수행하는 것을 특징으로 하는 트렌치 절연막의 형성 방법.
제 5 항에 있어서, 상기 실리콘 산화막의 식각 단계 및 상기 패드 산화막과 상기 실리콘 산화막의 식각 단계는 C₄F₈ 또는 C₅F₈와 O₂를 활성화시킨 플라즈마를 이용하여 수행하는 것을 특징으로 하는 트렌치 절연막의 형성 방법.
제 2 항에 있어서, 상기 감광물질은 BARC가 사용되는 것을 특징으로 하는 트렌치 절연막의 형성 방법.