KR100751286B1 - 반도체 실장용 기판 및 반도체 패키지 제조방법 - Google Patents

Abstract

내부에 금속판을 포함하고 이 금속판의 양면에 블라인드 비아홀(blind via hole)을 형성하여, 실장되는 반도체에서 발생하는 열을 하부기판으로 방출이 용이하면서도, 외부 수분의 흡수를 막아 팝콘 현상이 발생하지 않아 반도체와 기판 간에 견고한 결합을 유지할 수 있는 발열특성이 우수한 반도체 실장용 기판 및 반도체 패키지의 제조방법을 제공한다. 또한 휨ㆍ뒤틀림이 적고, 고주파, 특히 20GHz 이상에서 유전손실이 적어, 전송 손실이 적으면서도 전체가 UL94V-0의 난연성을 가지는 무할로겐의 반도체 실장용 기판 및 반도체 패키지 제조방법을 제공한다.

반도체 실장용 기판, 반도체 패키지, 방열성, 휨ㆍ뒤틀림, 열전도성 접착제층

Description

반도체 실장용 기판 및 반도체 패키지 제조방법{Method for Manufacturing semiconductor mounting substrate and semiconductor package}

도 1은 본 발명의 바람직한 일 실시예에 따른 금속판을 나타낸 도면;

도 2는 본 발명의 바람직한 일 실시예에 따른 반도체 패키지의 제조공정을 나타낸 흐름도;

도 3은 본 발명의 바람직한 일 실시예에 따라 제조된 반도체 패키지를 나타낸 단면도;

도 4는 본 발명의 바람직한 다른 일 실시예에 따른 금속판을 나타낸 도면;

도 5는 본 발명의 바람직한 다른 일 실시예에 따른 반도체 패키지의 제조공정을 나타낸 흐름도; 및

도 6은 본 발명의 바람직한 다른 일 실시예에 따라 제조된 반도체 패키지를 나타낸 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

300: 금속판 303 : 클리어런스홀(clearance hole)

310, 317 : 절연층 311 : 동박

313 : 스루홀(through hole, TH) 315 : 블라인드 비아홀(BVI)

316 : 회로 패턴 319 : 영구보호피막

320 : 열전도성 접착제층 323: 접속용 금속

325 : 솔더 볼 330 : 언더필 레진

400 : 플립칩 반도체 401 : 외주부

402 : 중앙부 410 : 접속용 단자

본 발명은 반도체 실장용 기판 및 이를 포함하는 반도체 패키지의 제조방법에 관한 것이다.

최근에 더욱 소형화, 박막화, 경량화되는 전자기기에 사용되는 반도체 칩은 더욱 더 고밀도화되어 발열량이 증대하는 경향이 있다. 이에 대하여 와이어 본딩, 플립 칩 본딩으로 반도체 칩을 실장한 다양한 방열용 프린트 배선기판이 제안되고 있다. 이 반도체 칩을 와이어 본드로 접속하는 프린트 배선기판에 있어서, 금속 코어의 반도체 실장용 기판의 사용이 많은 제안을 받고 있다. 종래의 프린트 배선 기판이 반도체 칩에서 발생하는 열을 메인보드 프린트 배선기판으로 확산시키기 위하여 반도체 칩의 하부에 방열용의 클리어런스홀을 형성한 프린트 배선기판이 제안되었다. 그러나 이러한 기판은 클리어런스홀을 통하여 수분이 반도체 칩 고정에 사용되고 있는 은 분말을 포함하는 수지 접착제에 흡수되어 솔더 범프 또는 솔더 볼 접착이나 메인보드에 실장될 때, 가열하면 기판의 층간 부풀림을 일으키는 문제, 즉, 팝콘 현상이 발생하고 있어 개선이 필요하다. 이에 대하여 금속 평판을 이용한 반도체 칩 하부에 방열용 클리어런스홀을 제작하지 않는 구조가 제안된 적이 있다. 이는 내면에 흡습으로 인한 팝콘 현상은 발생하지 않으나 더 고기능화, 고밀도와 되고 있는 반도체 칩에 있어서, 열 확산이 불충분한 문제를 여전히 안고 있다.

또 플립칩과 관련하여 여러 가지 구조의 방열 반도체 실장용 기판이 제안되고 있으나 아직까지 열방산에 대해서는 불충분하다. 이러한 종래의 기판들을 고주파 대역, 예를 들면 1GHz 이상, 더 가혹한 조건으로 20GHz 이상에서 사용하는 경우 유전손실이 높아져, 전송 손실이 커지는 등의 문제점이 있다. 더욱이 이들 기판은 무할로겐의 난연성 재료가 아니어서, 환경과 안정을 중시하는 최근의 동향에 위반된다. 이에 대하여 유리 직포기재 테플론 동박 적층판을 이용한 고주파 프린트 배선기판이 제안되었다. 그러나 테플론은 동도금을 하는 경우 특수한 사전 처리를 요하고, 또한 열방산성이 나빠, 발열이 많은 반도체 칩 실장용 기판으로는 사용할 수 없는 한계가 있다.

본 발명은 위와 같은 문제점을 해결하기 위하여 내부에 금속판을 포함하고 이 금속판의 양면에 블라인드 비아홀(blind via hole)을 형성하여, 실장되는 반도체에서 발생하는 열을 하부기판으로 방출이 용이하면서도, 외부 수분의 흡수를 막아 팝콘 현상이 발생하지 않아 반도체와 기판 간에 견고한 결합을 유지할 수 있는 반도체 실장용 기판 및 반도체 패키지의 제조방법을 제공한다.

또한 본 발명은 휨ㆍ뒤틀림이 적고, 고주파, 특히 20GHz 이상에서 유전손실이 적어, 전송 손실이 적으면서도 전체가 UL94V-0의 난연성을 가지는 무할로겐의 반도체 실장용 기판 및 반도체 패키지 제조방법을 제공한다.

본 발명의 반도체 실장용 프린트 배선기판은 발열량이 큰 마이크로 프로세서, 마이크로 컨덱터, ASIC, 그래픽 등의 비교적 고전력으로 다단자의 고밀도 반도체 패키지에 사용될 수 있다. 더욱이 고주파 용도의 반도체 패키지에 더 유리하게 사용될 수 있고, 솔더 볼 등을 이용하여 메인 보드에 접속하여 전자기기로 사용될 수 있다.

본 발명의 일 측면에 따르면 반도체 실장용 기판의 제조에 있어서, (a) 내부 금속판을 공급하는 단계, (b) 내부 금속판에 상기 반도체와 하부 기판 간의 전기적 통전을 위하여 클리어런스홀(clearance hole)을 형성하는 단계, (c) 상기 금속판의 양면에 절연층을 적층하여, 상기 클리어런스홀을 상기 절연층을 구성하는 절연물질로 채우는 단계, (d) 상기 클리어런스홀을 관통하는 스루홀(through hole)을 형성하고, 상기 내부 금속판에 있어서 상기 클리어런스홀이 형성되지 않은 부분 중 상기 반도체가 실장되는 부분에 상응하도록 상기 양면 절연층에 블라인드 비아홀(blind via hole)을 형성하는 단계, (e) 상기 스루홀과 상기 블라인드 비아홀을 도전성 물질로 채우는 단계, (f) 상기 도전성 물질을 포함하는 층에 회로 패턴을 형성하는 단계 및 (g) 상기 블라인드 비아홀의 상부에 열전도성 접착제층을 형성하 고, 상기 스루홀의 상부에 접속용 금속을 형성하는 단계를 포함하는 반도체 실장용 기판의 제조방법을 제시할 수 있다.

여기서 상기 블라인드 비아홀은 상기 반도체의 외주부에 상응하여 형성되거나, 상기 반도체의 중앙부에 상응하여 형성될 수 있다.

또한, 여기서 상기 내부 금속판과 상기 블라인드 비아홀을 통하여 내부의 열이 발출될 수 있고, 상기 단계(c)의 절연층은 동박을 포함하는 수지 코팅 동박(Resin Coated Cu Foil, RCC)일 수 있다.

본 발명의 또 다른 측면에 따르면, 반도체 실장용 기판의 내부에 형성되고 클리어런스홀을 포함하는 금속판, 상기 금속층의 양면에 형성되고 상기 클리어런스홀을 절연물질로 채우는 절연층, 상기 클리어런스홀을 관통하는 스루홀, 상기 금속판의 클리어런스홀이 형성되지 않은 부분 중 상기 반도체가 실장되는 부분에 상응하도록 상기 양면 절연층에 형성되는 블라인드 비아홀, 상기 스루홀의 상부에 형성되는 접속용 금속 및 상기 블라인드 비아홀의 상부에 형성되는 열전도성 접착제층을 포함하는 반도체 실장용 기판을 제시할 수 있다.

여기서 상기 금속판과 상기 블라인드 비아홀을 통하여 내부의 열이 방출될 수 있다.

본 발명의 또 다른 측면에 따르면, 반도체 패키지의 제조에 있어서, (a) 내부 금속판을 공급하는 단계, (b) 내부 금속판에 상기 반도체와 하부 기판 간의 전기적 통전을 위하여 클리어런스홀(clearance hole)을 형성하는 단계, (c) 상기 금속판의 양면에 절연층을 적층하여, 상기 클리어런스홀을 절연물질로 채우는 단계, (d) 상기 클리어런스홀을 관통하는 스루홀(through hole)을 형성하고, 상기 내부 금속판에 있어서 상기 클리어런스홀이 형성되지 않은 부분 중 상기 반도체가 실장되는 부분에 상응하도록 상기 양면 절연층에 블라인드 비아홀(blind via hole)을 형성하는 단계, (e) 상기 스루홀과 상기 블라인드 비아홀을 도전성 물질로 채우는 단계, (f) 상기 도전성 물질을 포함하는 층에 회로 패턴을 형성하는 단계 및 (g) 상기 블라인드 비아홀의 상부에 열전도성 접착제층을 형성하고, 상기 스루홀의 상부에 접속용 금속을 형성하는 단계를 포함하여 반도체 실장용 기판을 제조하고, (h) 상기 접속용 금속은 플립칩 반도체의 제1 접속용 단자와 결합하고, 상기 열전도성 접착제층은 상기 플립칩 반도체의 적어도 하나의 제2 접속용 단자와 결합되도록 적층하는 단계를 포함하는 반도체 패키지의 제조방법을 제시할 수 있다.

여기서, 상기 블라인드 비아홀은 상기 반도체의 외주부에 상응하여 형성되거나, 상기 반도체의 중앙부에 상응하여 형성될 수 있다.

여기서, 상기 내부 금속판과 상기 블라인드 비아홀을 통하여 내부의 열이 방출될 수 있고, 상기 단계(c)의 절연층은 동박을 포함하는 수지 코팅 동박(Resin Coated Cu Foil, RCC)층일 수 있다.

본 발명의 또 다른 측면에 따르면, 반도체 실장용 기판과 상기 반도체 실장용 기판 상에 실장되는 플립칩 반도체를 포함하는 반도체 패키지에 있어서, 상기 반도체 실장용 기판의 내부에 형성되고 클리어런스홀을 포함하는 금속판, 상기 금속층의 양면에 형성되고 상기 클리어런스홀을 절연물질로 채우는 절연층, 상기 클리어런스홀을 관통하는 스루홀, 상기 금속판의 클리어런스홀이 형성되지 않은 부분 중 상기 반도체가 실장되는 부분에 상응하도록 상기 양면 절연층에 형성되는 블라인드 비아홀, 상기 스루홀의 상부에 형성되는 접속용 금속, 및 상기 블라인드 비아홀의 상부에 형성되는 열전도성 접착제층을 포함하는 반도체 실장용 기판과, 하부에 상기 접속용 금속과 결합하는 제1 접속용 단자와 상기 열전도성 접착제층과 결합하는 적어도 하나의 제2 접속용 단자를 포함하는 반도체 패키지를 제시할 수 있다.

여기서 상기 금속판과 상기 블라인드 비아홀을 통하여 내부의 열이 방출될 수 있다.

이하, 본 발명에 따른 반도체 실장용 기판 및 이를 포함하는 반도체 패키지의 제조방법을 바람직한 실시예들을 첨부도면을 참조하여 상세히 설명하기로 한다. 또한, 본 발명의 바람직한 실시예들을 상세히 설명하기에 앞서 본 발명에 사용된 용어들에 대하여 먼저 설명하기로 한다.

본 발명에서 프린트 배선기판, 인쇄회로기판과 반도체 실장용 기판은 동일한 개념으로 사용하였다.

본 발명에서 클리어런스 홀은 소망하는 크기의 관통을 형성하기 위하여 비교적 여유있게 금속판을 관통하는 홀을 말하며, 여기에 각진 형태나 선형의 슬릿 홀(slit hole)도 포함된다. 이는 본 발명에서는 클리어런스 홀이나 슬릿 홀은 동일한 목적으로 사용될 수 있기 때문이다.

또한, 본 발명에서 스루홀(through hole, TH)은 클리어런스홀을 채우는 수지 층에 뚫은 일종의 비아홀을 의미하는 동시에, 이 비아홀에 도금 등과 같은 방법으로 도전성 물질을 충전시킨 후의 것도 따로 구분을 두지 않고 모두 스루홀이라 한다.

또한 본 발명에서 난연성 심사 규격의 하나로 UL94를 기재하고 있는데, 이는 동박적층판이나 인쇄회로기판의 난연성을 평가하는 기준으로 사용된다. 본 발명의 반도체 실장용 기판에서 내부는 UL94V-O를 사용하고, 최외층의 영구 보호피막(솔더레지스트층)은 단독으로 측정하면 UL94VTM-0 수준의 난연성을 가지는 것을 사용하는 것이 바람직하다. 본 발명의 절연층, 영구 보호피막 또는 솔더레지스트층에 사용될 수 있는 액정 폴리에스테르 수지는 그 자체가 UL94VTM-0 수준의 난연성을 가져 별도로 난연제를 첨가할 필요는 없다. 만약, 영구 보호피막(솔더레지스트층)을 단독으로 측정하였을 때 UL94HB 수준의 가연성 물질을 사용하면, 기판 또는 패키지 전체로는 UL94HB가 되어 바람직하지 않다.

또한 본 발명의 플립칩 반도체의 중앙부와 외주부는 열전도성 접착제층이 형성될 부분을 설명하기 용이하도록 임의로 구분한 것이며, 반도체의 접속용 단자가 형성되었는지 여부와는 무관하다. 즉, 열전도성 접착제층과 결합하는 플립칩 반도체의 하부에도 접속용 단자가 형성되어 있을 수도 있다.

본 발명의 바람직한 실시예들을 도면을 참조하여 상세히 설명하기로 한다. 도 1은 본 발명의 바람직한 일 실시예에 따른 금속판을 나타낸 도면이다. 도 1의 상단은 내부기재로 사용되는 금속판(301)의 단면도이고, 하단은 이 금속판(301)의 평면도이다. 금속판(301)에는 복수의 클리어런스홀(303)이 형성되어 있고, 반도체 가 실장될 부분 중 외주부에는 클리어런스홀을 형성하지 않았다. 클리어런스홀이 형성되지 않은 부분(305)은 후 공정에서 블라인드 비아홀을 통하여 열전도성 수지층과 연결되고, 더 나아가서는 플립칩 반도체의 하부의 접속용 단자와 결합하게 되면서 플립칩 반도체에서 발생한 열을 외부로 방출키는 역할을 수행한다. 즉, 본 발명의 금속판은 반도체 실장용 기판 전체의 강성을 높여주어 휨이나 뒤틀림을 적게하는 동시에, 외부 수분의 흡수를 막아 층간 단락의 원인인 팝콘현상을 방지할 수 있도록 한다.

도 2는 본 발명의 바람직한 일 실시예에 따른 반도체 패키지의 제조공정을 나타낸 흐름도이다. 도 2의 (a)와 같이 금속판(300)에 반도체가 실장될 부분 중 층간 통전을 위한 관통이 요구되는 부분에 클리어런스홀(303)을 형성한다. 도 2의 (b)와 같이 금속판(300)의 양면에 절연층(310)을 적층하여 클리어런스홀(303)을 절연물질로 채운다. 이 때, 도 2의 (b)와 같이 본 발명의 일 실시예에 따르면 절연층으로 동박을 포함하는 수지 코팅 동박(Resin Coated Cu Foil, RCC)을 사용하여, 절연재와 함께 도전성 동박(311)을 함께 적층할 수도 있다.

도 2의 (c)와 같이 클리어런스홀을 관통하는 스루홀(through hole)(313)을 형성하고, 상기 내부 금속판에 있어서 상기 클리어런스홀(303)이 형성되지 않은 부분 중 상기 반도체가 실장되는 부분에 상응하도록 상기 양면 절연층에 블라인드 비아홀(blind via hole)(315)을 형성한다. 이때 블라인드 비아홀은 실장될 반도체의 외주부에 상응하도록 형성하거나 실장될 반도체의 중앙부에 상응하도록 형성할 수 있다. 그러나 반드시 이에 한정되지 않고, 반도체의 형태, 통전을 위한 솔더 범프 나 솔더 볼과 같은 접속용 단자의 형태, 모양, 수, 반도체의 발열 정도에 따라 반도체의 방열을 위하여 적당한 위치, 크기, 수로 형성할 수 있음은 물론이다.

도 2의 (d)와 같이 스루홀(313)과 블라인드 비아홀(315)를 도금과 같은 방법으로 도전성 물질로 채우고, 그 외부에 회로 패턴(316)을 형성한다. 도 2의 (e)와 같이 필요에 따라 적정한 수와 두께의 절연층(317)을 더 적층하고, 이 절연층에 내부의 스루홀과 블라인드 비아홀에 상응하도록 비아홀을 형성할 수 있다. 또한 내부의 블라인드 비아홀(315)의 상부에는 열전도성 접착제층(320)을 형성하고, 상기 스루홀의 상부에는 솔더 범프나 솔더 볼과 같은 접속용 금속(323)을 형성하고, 하부에는 마더 보드와 통전하여 결합할 수 있는 솔더 볼(325)를 형성한다. 여기서 접속용 금속(323)은 스루홀(313)의 상부에 형성되는데, 이는 내부에 형성된 스루홀(313)을 필 도금한 도금층의 수직 상/하면 뿐만 아니라 스루홀의 내면을 도금한 후 비아홀을 통하여 상/하 기판을 통전할 수 있도록 전기적으로 연결시킨 부분에 대응하는 부분도 포함한다.

도 2의 (f)와 같이 반도체를 플립칩 실장을 하기 위하여 도 2의 (e)와 같이 형성된 반도체 실장용 기판의 열전도성 접착제층(320)과 반도체의 적어도 하나의 접속용 단자(410)와 대응되게 배열하고, 반도체 실장용 기판의 솔더 범프나 솔더 볼과 같은 접속용 금속(323)과 반도체의 접속용 단자(410)를 대응되게 배열하고 열압착시켜 결합시킨다. 여기서 접속용 금속(323)과 결합하는 접속용 단자(410)를 제1 접속용 단자라 하고, 열전도성 접착제층(320)과 결합하는 접속용 단자(410)를 제2 접속용 단자라 한다. 또한 플립칩 반도체와 반도체 실장용 기판 간의 공간은 수 지 조성물을 주입하여 충전시켜, 언더필 레진(330)을 형성한다. 반도체 실장용 기판의 열전도성 접착제층(320)과 반도체의 접속용 단자(410)의 중 일부가 결합된 부분은 통전의 역할 이외에 반도체 내부에서 발생하는 열을 외부로 방출시키는 통로로 사용된다. 따라서 본 발명에서는 우수한 방열성을 가지는 반도체 패키지를 제조할 수 있다. 또 반도체 실장용 기판의 솔더 범프나 솔더 볼과 같은 접속용 금속(323)과 반도체의 접속용 단자(410)는 서로 결합되어 전기를 통전시키는 역할을 한다.

도 3은 본 발명의 바람직한 일 실시예에 따라 제조된 반도체 패키지를 나타낸 단면도이다. 도 3을 참조하면, 금속판(300), 절연층(310, 317), 스루홀(through hole, TH)(313), 블라인드 비아홀(BVH)(315), 회로 패턴(316), 영구보호피막(319), 열전도성 접착제층(320), 접속용 금속(323), 솔더 볼(325), 접속용 단자(410), 열전도성 접착제층(320), 언더필 레진(330), 플립칩 반도체(400), 외주부(401), 중앙부(402)가 도시되어 있다.

본 발명의 반도체 패키지는 크게 반도체 실장용 기판과 플립칩 반도체로 나뉘며, 이들은 열전도성 접착제층(320)과 제2 접속용 단자(410), 접속용 금속(323)과 제1 접속용 단자(410)로 각각 연결되어 통전과 방열의 역할을 수행한다. 이와 같은 결합이 형성되지 않은 반도체 실장용 기판과 플립칩 반도체 간의 공간에는 언더필 레진(330)이 형성된다.

반도체 실장용 기판은 클리어런스홀(303)을 가지는 금속판과 이에 적층되는 절연층(310), 이 절연층의 외면에 형성된 내부 회로배선(316), 이 상부에 적층되는 또 다른 절연층(317)을 포함한다. 내부 금속판(300)의 클리어런스홀(303)이 형성되지 않은 부분 중 반도체가 실장되어 결합될 부분에 상응하도록 위치하는 블라인드 비아홀(315)은 상부의 열전도성 접착제층(320)과 연결된다. 또한, 내부 금속판(300)의 클리어런스홀(303)은 절연재로 채워진 후 스루홀(313)이 형성되고, 이 스루홀은 상부의 접속용 금속(323)과 연결된다. 플립칩 반도체의 하부는 접속용 단자(410)들을 더 포함하고, 반도체의 외주부가 열전도성 접착제층(320)과 결합하고, 중앙부는 접속용 금속(323)과 결합한다.

도 4는 본 발명의 바람직한 다른 실시예에 따른 금속판을 나타내는 도면이다.도 4의 상단은 내부기재로 사용되는 금속판(301)의 단면도이고, 하단은 이 금속판(301)의 평면도이다. 금속판(301)에는 복수의 클리어런스홀(303)이 형성되어 있고, 반도체가 실장될 부분 중 내주면에는 클리어런스홀을 형성하지 않았다. 클리어런스홀이 형성되지 않은 부분(305)은 후 공정에서 블라인드 비아홀을 통하여 열전도성 수지층과 연결되고, 더 나아가서는 플립칩 반도체 하부의 접속용 단자와 결합하게 되면서 플립칩 반도체에서 발생한 열을 외부로 방출키는 역할을 수행한다. 즉, 본 발명의 금속판은 반도체 실장용 기판 전체의 강성을 높여주어 휨이나 뒤틀림을 적게하는 동시에, 외부 수분의 흡수를 막아 층간 단락의 원인인 팝콘현상을 방지할 수 있도록 한다.

도 5는 본 발명의 바람직한 다른 실시예에 따른 반도체 패키지의 제조공정을 나타낸 흐름도이다. 도 5의 (a)와 같이 금속판(300)에 반도체가 실장될 부분 중 층간 통전을 위한 관통이 요구되는 부분에 클리어런스홀(303)을 형성한다. 여기서는 반도체의 내부면에 상응하는 금속판(300)에는 클리어런스홀(303)을 형성하지 않았다. 도 5의 (b)와 같이 금속판(300)의 양면에 절연층(310)을 적층하여 클리어런스홀(303)을 절연물질로 채우고, 클리어런스홀을 관통하는 스루홀(through hole)(313)을 형성한다. 그런 다음, 도 5의 (c)와 같이 내부 금속판에 있어서 상기 클리어런스홀(303)이 형성되지 않은 부분 중 상기 반도체가 실장되는 부분에 상응하도록 상기 양면 절연층에 블라인드 비아홀(blind via hole)(315)을 형성하고, 이를 도금과 같은 방법으로 도전성 물질을 충전시킨 후, 그 외부에 회로 패턴(316)을 형성한다. 이때 블라인드 비아홀은 실장될 반도체의 외주부에 상응하도록 형성하거나 실장될 반도체의 중앙부에 상응하도록 형성할 수 있다. 그러나 반드시 이에 한정되지 않고, 반도체의 형태, 통전을 위한 솔더 범프나 솔더 볼과 같은 접속용 단자의 형태, 모양, 수, 반도체의 발열정도에 따라 반도체의 방열을 위하여 적당한 위치, 크기, 수로 형성할 수 있음은 물론이다.

도 5의 (d)와 같이 필요에 따라 적정한 수와 두께의 절연층(317)을 더 적층하고, 이 절연층에 내부의 스루홀과 블라인드 비아홀에 상응하도록 비아홀을 형성할 수 있다. 또한 내부의 블라인드 비아홀(315)의 상부에는 열전도성 접착제층(320)을 형성하고, 상기 스루홀의 상부에는 솔더 범프나 솔더 볼과 같은 접속용 금속(323)을 형성하고, 하부에는 마더 보드와 통전하여 결합할 수 있는 솔더 볼(325)를 형성한다. 여기에 열전도성 접착제층(320), 접속용 금속(323), 또는 솔더 볼(325)이 형성되지 않은 외부면에 솔더레지스트층과 같은 영구보호피막을 형성하여 반도체 실장용 기판을 완성한다.

도 5의 (e)와 같이 반도체를 플립칩 실장을 하기 위하여 도 5의 (d)와 같이 형성된 반도체 실장용 기판의 열전도성 접착제층(320)과 제2 접속용 단자(410)들 중 일부와 대응되게 배열하고, 반도체 실장용 기판의 솔더 범프나 솔더 볼과 같은 접속용 금속(323)과 반도체의 제1 접속용 단자(410)를 대응되게 배열하고 열압착시켜 결합시킨다. 또한 플립칩 반도체와 반도체 실장용 기판 간의 공간은 수지 조성물을 주입하여 충전시켜, 언더필 레진(330)을 형성한다. 반도체 실장용 기판의 열전도성 접착제층(320)과 반도체의 접속용 단자(410)가 결합된 부분은 통전의 역할 이외에 반도체 내부에서 발생하는 열을 외부로 방출시키는 통로로 사용된다. 따라서 본 발명에서는 우수한 방열성을 가지는 반도체 패키지를 제조할 수 있다. 또 반도체 실장용 기판의 솔더 범프나 솔더 볼과 같은 접속용 금속(323)과 반도체의 접속용 단자(410)는 서로 결합되어 전기를 통전시키는 역할을 한다.

도 6은 본 발명의 바람직한 일 실시예에 따라 제조된 반도체 패키지를 나타낸 단면도이다. 도 6을 참조하면, 금속판(300), 절연층(310, 317), 스루홀(through hole, TH)(313), 블라인드 비아홀(BVI)(315), 영구보호피막(319), 열전도성 접착제층(320), 접속용 금속(323), 솔더 볼(325), 언더필 레진(330), 플립칩 반도체(400), 외주부(401), 중앙부(402), 접속용 단자(410), 이 도시되어 있다.

본 발명의 반도체 패키지는 크게 반도체 실장용 기판과 플립칩 반도체로 나뉘며, 이들은 열전도성 접착제층(320)과 제2 접속용 단자(410), 접속용 금속(323)과 제1 접속용 단자(410)로 각각 연결되어 통전과 방열의 역할을 수행한다. 이와 같은 결합이 형성되지 않은 반도체 실장용 기판과 플립칩 반도체 간의 공간에는 언 더필 레진(330)이 형성된다.

반도체 실장용 기판은 클리어런스홀(303)을 가지는 금속판과 이에 적층되는 절연층(310), 이 절연층의 외면에 형성된 내부 회로배선(316), 이 상부에 적층되는 또 다른 절연층(317)을 포함한다. 내부 금속판(300)의 클리어런스홀(303)이 형성되지 않은 부분 중 반도체가 실장되어 결합될 부분에 상응하도록 위치하는 블라인드 비아홀(315)은 상부의 열전도성 접착제층(320)과 연결된다. 또한, 내부 금속판(300)의 클리어런스홀(303)은 절연재로 채워진 후 스루홀(313)이 형성되고, 필 도금과 같은 방법으로 스루홀은 도전성 물질로 충진되어 상부의 접속용 금속(323)과 연결된다. 플립칩 반도체 하부는 접속용 단자(410)을 더 포함하고, 반도체의 중앙부가 열전도성 접착제층과 결합하고, 외주부가 접속용 금속과 결합한다.

이와 같이 반도체 실장용 기판 및 반도체 패키지를 구성하는 각 요소들을 이하 보다 상세히 살펴본다.

본 발명은 반도체 실장용 기판의 내층에 강성이 높은 금속판을 사용하여 얇은 기판이지만 전체 강성을 높여 열방산에 사용할 수 있고, 동시에 플립 칩 실장 시 휨ㆍ뒤틀림이 적도록 한다. 이 내부 금속판은 특히 한정되는 것은 아니나, 고탄성율, 고열전도성을 가진 금속이면 바람직하게 사용될 수 있다. 예를 들면, 알루미늄, 동, 철 등의 통상적인 금속판 및 이들의 합금판을 사용할 수 있다. 특히 열팽창을 작게 하는 경우 42 합금(42%의 Ni을 함유한 Fe-Ni 합금, 42 alloy)등 그 표면에 동 도금한 것이 열팽창률이 적어 더 바람직하게 사용될 수 있다. 열팰창률이 적으면 반도체 칩과의 열팽창률 차이의 의한 반도체 칩의 균열 등의 불량을 막을 수 있기 때문이다. 이 내부 금속판의 두께는 특히 한정되는 것은 아니지만 일반적으로 30 내지 500㎛, 바람직하게는 100 내지 400㎛이다.

본 발명의 내부 금속판에 클리어런스홀 또는 스루홀을 제작하는 방법은 통상적인 기판 상에 홀을 제작하는 방법이 사용된다. 예를 들면, 에칭법, 펀칭법, 드릴링 또는 레이저 방식에 의하여 홀을 형성할 수 있다. 내부 금속판의 클리어런스홀을 절연물질로 채우고 나서, 내부 금속판과 접속하지 않는 클리어런스홀의 일종인 스루홀을 형성하기 위하여, 스루홀의 지름보다 큰 직경의 클리어런스홀을 내부 금속판에 형성한다. 여기서 반도체 칩을 접착하는 부위, 특히 접착제층으로 반도체 칩과 연결되는 부분의 내부 금속판에는 클리어런스홀을 형성하지 않도록 하여 반도체 칩 바로 하부에서 흡습이 일어나지 않도록 한다. 더욱 증가하는 플립 칩의 열응력에 의한 파괴를 막기 위해서는 모든 플립 칩 범프를 솔더 등으로 고정하는 것 보다, 열방산이 일어나는 부분 또는 펌프를 응력 완화가 가능한 열전도성 접착제로 사용하여 반도체 실장용 기판에 접착하여 고정하는 것이 바람직하다.

여기서 방열용 부분을 어디에, 얼마의 면적으로 사용할 것인가, 즉 반도체가 실장될 부분 중 어느 부분에 (내부 금속판에) 접착제층을 형성할 것인가의 문제이기도 하다. 본 발명에서는 내부 금속판 중 스루홀을 형성하지 않는 부위에 해당하기도 한다. 이는 그 반도체 패키지의 발열량에 의존한다. 일반적으로는 플립 칩 면적의 5 내지 20%를 방열용으로 사용한다. 이는 플립 칩이 실장될 부위의 최외측 주위, 즉 외주부에 제작하는 것이 바람직하다. 왜냐하면 이렇게 형성하면 플립 칩의 열팽창에 의한 응력 완화에 바람직하게 기여할 수 있기 때문이다. 또한 여기서 내 부 금속판은 반도체 칩의 열팽창률에 가까운, 예를 들면 열팽창률이 5 내지 10ppm/℃의 것을 사용하는 경우에는 이 발열용 부분을 플립 칩 기판이 실장될 부분의 중앙에 형성할 수도 있다. 이 내부 금속판의 표면은 절연층과의 밀착성을 좋게 하기 위하여, 금속판의 표면을 통상적인 범위에서 처리를 할 수 있다. 예를 들면 금속판의 표면을 흑색 산화동 처리 또는 맥사(Mec 社, 일본)의 CZ 처리 등으로 전처리 할 수 있으며, 이러한 전처리를 수행하는 것이 바람직하다. 이상 클리어런스홀에 관하여 설명하였으나, 이와 같은 기판과 칩 간의 통전을 위한 슬릿 홀을 형성할 수도 있다.

클리어런스홀이 형성되어 표면 전처리가 수행된 금속 판의 클리어런스홀을 절연물질, 바람직하게는 열경화성 수지로 채운다. 여기서 열경화성 수지로는 일반적으로 알려진 열경화성 수지를 사용할 수 있다. 예를 들면 에폭시 수지, 시안산에스테르 수지, 말레이미드 수지, 폴리이미드 수지, 관능기 부가된 폴리페닐렌 에테르 수지, 벤조시클로부텐 수지 등의 통상적인 수지를 단독 혹은 2종이상 혼합하여 사용할 수 있다. 또한 에디티브 또는 세미 에디티브에 사용되는 열경화성 수지 조성물, 또는 세미 에디티브용 선택적 열경화성 수지 조성물도 사용할 있다. 또한 액정 폴리에스테르 수지 등 융점이 270℃ 이상의 고열성 열가소성 수지 조성물도 사용할 수 있다. 위에서 예시한 이러한 수지들의 혼합물도 사용할 수 있다.

본 발명의 반도체 실장용 기판을 고주파 용도에 사용하기 적합하도록 하기 위해서 전체적으로 유전특성을 부여할 필요가 있는 경우, 열경화성 수지로 시안산에스테르 수지 조성물을 사용할 수 있다. 또한 20GHz 이상의 고주파수로 전송 손실 등을 방지하기 위해서 유리 직 포를 사용하지 않고, 시안산에스테르 수지 조성물을 단독 혹은 액정 폴리에스테르 섬유직포와 함께 사용하는 것이 바람직하다. 열가소성 수지 조성물로는 액정 폴리에스테르 수지 조성물이 바람직하게 사용될 수 있다.

본 발명의 절연층으로 바람직하게 사용될 수 있는 열경화성 수지인 시안산에스테르 수지는 일반적으로 공지의 것이 사용될 수 있다. 구체적으로는, 1,3- 또는 1,4-디시아네이트 벤젠 (di-cyanate benzene), 1,3,5-트리시아네이트 벤젠 (tri-cyanate benzene), 1,3-, 1,4-, 1,6-, 1,8-, 2,6- 또는 2,7-디시아네이트 나프탈렌 (di-cyanate naphthalene), 1,3,6-트리시아네이트 나프탈렌 (tri-cyanate naphthalene), 4,4-디시아네이트 비페닐 (di-cyanate biphenyl), 비스(4-시아네이트 페닐) 메탄 (bis-(4-cyante phenyl) methane), 2,2-비스(4-시아네이트 페닐) 프로판 (2,2-bis(4-cyanatephenyl) propane), 2,2-비스(3,5-디브로모 4-시아네이트페닐) 프로판 (2,2-bis(3,5-dibromo 4-cyanatephenyl) propane, 비스(4-시아네이트페닐) 에테르 (bis(4-cyanate phenyl) ether), 비스(4-시아네이트페닐) 티오에테르 (bis(4-cyanatephenyl) thio-ether), 비스(4-시아네이트 페닐) 술폰 (bis(4-cyanatephenyl) sulfone), 트리스(4-시아네이트 페닐) 포스페이트 (tris(4-cyanatephenyl) phosphate), 트리스(4-시아네이트 페닐) 인산염 (tris(4-cyanatephenyl phosphoric salt), 및 노볼락과 할로겐화 시안과의 반응에 의해 얻을 수 있는 시아나트류를 들 수 있어 1종 혹은 2종 이상이 혼합하여 사용할 수 있다.

이외에도 일본공개특허 특소공 41-11712, 특소공 43-18468, 특소공 44-4791, 특소공 45-11712, 특소공 46-41112, 특소공 47-26853, 및 특개소 51-63149에 기재되어 있는 시안산에스테르류를 본 발명에도 사용할 수 있다. 또한, 이들 시안산에스테르 화합물의 시아네이트기(cyanate group ; -CN)의 삼량화에 의해 형성되는 트리아진 환을 가지는 분자량 400 내지 6,000의 프리폴리머가 사용될 수 있다. 이 프리폴리머는, 공지의 방법으로 반응하여 얻을 수 있다. 예를 들면, 상기 시안산에스테르 모노머를 금속 산(鑛酸), 루이스 산 등의 산류；나트리움 알콜레이트(Natrium alcoholate) 등의 제3급 아민류 등의 염기류；탄산나트륨 등의 염류 등을 촉매로 하여 중합 시켜 얻을 수 있다. 이 프리폴리머 중에는 미반응의 모노머도 포함되어 모노머와 프리폴리머와의 혼합물의 형태를 하고 있는 것을 본 발명의 열경화성 수지 성분으로서 사용하는 것이 더 바람직하다. 또한, 액상의 시안산에스테르류를 사용할 수 있고, 1종 혹은 2종 이상을 혼합하여 사용할 수도 있다.

상기 열경화성 수지 조성물을 액상으로 사용하는 경우에는 액상의 열경화성 수지를 조합하여 사용하고, 각종 첨가제를 첨가하여 적정한 물성의 액상 수지 조성물로 사용할 수 있다. 무할로겐으로 하는 경우에는 공지의 무할로겐 난연제를 열경화성 수지 조성물에 첨가하여 난연성을 띄도록 할 수 있다.

본 발명의 열경화성 수지 조성물은 그 자체로 가열하면 경화하지만, 경화속도, 작업성, 경제성을 높이기 위하여 통상적인 범위에서 경화제 또는 촉매가 사용될 수 있다. 이들의 사용량은 일반적으로 열경화성 수지 100중량부에 대하여 0.005 내지 10중량부, 바람직하게는 0.01 내지 5중량부로 첨가될 수 있다.

본 발명으로 사용되는 액정 폴리에스테르수지는 분자 구조는 통상적인 것을 사용할 수 있다. 또한 1종 이상 것들을 배합하여 사용할 수 있다. 첨가물도 특성에 큰 영향을 미치지 않는 범위에서 배합해 사용할 수 있다. 액정 폴리에스테르 융점은 프린트 배선기판으로 사용 할 때 가공에도 견딜 수 있는 270℃이상의 것을 사용한다. 두께는 특히 한정되지 않으나, 바람직하게는 3 내지 200㎛, 더 바람직하게는 5 내지 150㎛로 한다. 이보다 두께가 얇으면 금속 박막의 표면에 요철을 보상하기 곤란하고, 이보다 두꺼우면 전체의 프린트 배선기판의 두께를 얇게 할 수 없어, 생산단가가 증가한다. 성형에 의하여 두께가 불 균일해 질 수 있어, 전체의 기계적 강도가 약해지는 등의 결점이 나오기 때문에 위와 같은 특성을 만족하는 두께로 하는 것이 바람직하다.

이러한 절연층을 구성하는 것은 절연물질 외에도 강성을 부여하기 위하여 기재를 사용할 수 있는데, 이러한 절연층에 포함되는 기재는 특별히 한정되지 않고, 반도체 실장용 기판에 사용되는 통상적인 기재이면 된다. 구체적으로는, E, NE, T, D 유리 등의 일반적인 유리 섬유의 직포, 부직포; 폴리옥사졸 섬유, 전방향족 폴리아미드 섬유, 액정 폴리에스테르 섬유의 직포, 부직포; 이들을 혼합한 직포 등을 들 수 있다. 또한, 내열 필름도 기재로 사용할 수 있다. 이러한 기재는 절연물질과의 밀착성을 향상시키기 위하여 기재의 표면을 공지의 방법으로 처리한 것이 바람직하다.

이 절연층을 내부 금속판의 클리어런스홀에 충진하는 방법은 특별히 한정되는 것은 없고, 예를 들면 용제를 사용하지 않은 B-상태 열경화성 수지 조성물을 인쇄법 등으로 클리어런스홀에 흘려 넣어 경화시킬 수 있다. 또한 필요하다면 표면을 연마하고 나서 표면에 B-상태 열경화성 수지 조성물 시트를 배치하고, 그 외측에 금속박을 배치하여, 가열, 가압하고, 진공 하에 성형 제작하는 방법도 들 수 있다. 또한 금속박막의 일면에 형성한 B-상태 열경화성 수지 조성물 시트를 이용해 이것을 내부 금속판의 양면에 배치해 가열, 가압하고, 진공 하에 성형하는 방법도 가능하다. 또한 이형필름을 첨부한 애디티브용 수지 조성물 시트를 금속판표면에 배치해, 적층 성형해 클리어런스홀을 충전하면서, 동시에 내부 금속판의 상하부에 수지 절연층을 형성하는 방법 등을 사용할 수 있다.

본 발명의 절연물질로 액정 폴리에스테르 수지 조성물을 사용하는 경우에는 이 조성물을 클리어런스홀이 형성된 금속판의 양면에 배치하고, 그 외측에 금속 박막을 배치해 수지 조성물의 융점 이상의 온도로 가열, 가압하고, 진공 하에 적층 성형하여 클리어런스홀 내부를 절연물질로 채운다. 또한, 금속 박막의 다른 면의 액정 폴리에스테르 수지 조성물이 부착한 시트도 이와 같이 사용할 수 있다. 즉, 시트를 내부 금속판의 상,하면에 적층하고 클리어런스홀에 수지 조성물을 충진하면서 반경화 혹은 경화시킨다. 그러나 이러한 방법에 반드시 한정되는 것은 아니다. 물론, 미리 스루홀을 다른 수지 조성물로 충전해 둘 수도 있다.

열경화성 수지 조성물 사용의 경우, 적층 성형 조건은 특별히 제한되지 않는다. 예를 들면 온도100 내지 300℃, 바람직하게는 110 내지 250℃에서, 압력 1 내지50 kgf/cm², 진공도 10 mmHg 이하로, 시간은 5 내지 120분에 성형할 수 있다. 워크 사이즈 안에 많은 반도체 실장용 기판을 함께 제작하지만, 이 반도체 실장용 기 판을 떼어내었을 때에 절단부가 수지 조성물로 피복 되는 구조, 피복 되지 않는 구조 어느 것도 사용할 수 있다. 또한, 수지는 완전 경화, 혹은 반경화이어도 좋으며, 반경화의 경우에는 후 경화를 실시할 수 있다.

또한, 절연층으로 액정 폴리에스테르 수지 조성물을 적층하여 성형하는 경우, 액정 폴리에스테르 수지가 용해하는 온도 이상, 바람직하게는 융점보다 10 내지 50℃ 높은 온도로, 압력 1 내지 50 kgf/cm², 바람직하게는 5 내지 30 kgf/cm²에서, 바람직하게는 진공 하에서 1 내지 60분, 더 바람직하게는 2 내지 40분 적층 성형하여 일체화할 수 있다. 물론 액정 폴리에스테르 수지 조성물을 단독 사용으로 반도체 실장용 기판을 제작할 수 도 있고 다른 수지 조성물을 혼합하는 것도 가능하다.

본 발명의 금속 박막은 특별히 제한되지 않으며, 전해동, 압연동 등의 동박, 니켈박, 이러한 금속들의 합금박 등이 사용될 수 있고, 바람직하게는 동박이 사용될 수 있다. 두께는 이에 제한되는 것은 아니나, 일반적으로는 3 내지 35㎛가 사용될 수 있다. 정밀 회로를 형성하는 경우에는 두께 1 내지 3㎛의 로우 프로파일의 면을 가지는 동박을 사용하여 본 발명의 반도체 실장용 기판을 제조할 수 있다. 본 발명의 반도체 실장용 기판의 금속 박막으로는 전해 동박이 바람직하게 사용된다. 또한 고주파 용도에서는 면의 요철이 바람직하게는 2㎛ 이하로 작은 전해 동박, 압연 동박 등을 사용하여 전송 손실을 줄일 수 있다.

이 금속 박막에 홀을 형성하는 방법은 당업자에게 통상적인 범위에서 사용 가능하다. 예를 들면, 클리어런스홀을 형성하기 위하여 금속 드릴로의 구멍 뚫는 경우, NC드릴 장치를 사용하여 일반적으로 8 내지 30만rpm에서 가공할 수 있다. 홀의 지름은 일반적으로 70㎛ 내지 1.0 mm이다. 또, 레이저를 사용하는 경우에는 블라인드 비아홀 또는 관통 공을 형성할 수 있다. 탄산 가스 레이저로는 홀 직경이 일반적으로 60 내지 150㎛이며, UV-YAG 레이저, UV-바나데이트(Vanadate) 레이저의 경우 홀 직경은 20 내지 100㎛이다.

이러한 홀 형성은 적절한 통상적인 보조재료를 사용하는 것이 바람직하다. 스루홀인 상하 관통 공은 수지 조성물이 충전된 클리어런스홀의 중앙에 내부의 금속판과 접속하지 않게 뚫어 스루홀과 내부 금속판과의 사이가 절연물질로 절연되도록 형성한다. 홀의 벽면과 금속판과의 거리는 특별히 한정되지 않으며, 절연되어 있으면 좋고, 바람직하게는 거리가 50㎛이상인 것이다.

스루홀 및 블라인드 비아홀에 도금층을 형성하기 위한 방법은 당업자가 통상적으로 수행하는 도금 공법을 사용할 수 있다. 예를 들면 홀을 형성한 후에 공지의 디스미어(desmear) 처리, 플라스마 처리 등의 전처리를 하고, 무전해도금 및 전기도금을 순차적으로 실시한다. 이러한 도금층은 동 도금층인 것이 바람직하다. 통상적인 동도금 방법은 클리어런스홀을 충전하는 것도 가능하다. 이 단계를 거친 후 표면에 회로를 형성하고, 귀금속 도금 레지스터를 형성하고 나서, 니켈 도금 또는 금 도금을 실시한다. 물론, 애디티브용의 수지 조성물을 사용해 애디티브 공법으로 회로를 형성할 수도 있다. 이 경우에 패턴 레지스터를 형성하여, 동도금 한 후에 박리하고 나서, 플래시 에칭을 수행하여, 미세 회로, 예를 들면 라인/스페이스 =30/30㎛이하의 회로를 제작할 수 있다.

본 발명의 기판 전체를 무할로겐으로 UL94V-0으로 하기 위해서는 내부 금속판에 접착되는 절연층, 프리프레그를 구성하는 조성물을 UL94V-0로 사용할 필요가 있다. 더욱 이 귀금속 도금 레지스터는 반도체 실장용 기판의 상층에 형성하지만, 이 상층의 솔더 레지스트가 연소되면 기판 전체의 UL94V-0를 달성할 수 없기 때문에, 솔더 레지스트 자체도 난연성(UL94VTM-0)의 것을 사용한다.

또한, 플립 칩으로부터 발생하는 열의 방열용으로서 반도체 실장용 기판의 상면에서 내부 금속판까지 블라인드 비아홀을 형성한다. 또한 기판의 하면에는 방열에 필요한 부분을 필요한 크기로 블라인드 비아홀을 형성한다. 상/하면의 블라인드 비아홀 내부는 동도금을 행하여 상하층의 회로와 내부의 금속판을 도통시킨다. 물론, 블라인드 비아홀 내부를 동도금으로 충전해도 좋다. 또한 필요하면 추가적으로 적어도 1개 이상의 클리어런스홀을 내부 금속판과 직접 결합하도록 뚫어 반도체 칩으로부터 발생하는 열을 이 클리어런스홀을 통해 하면의 솔더 볼에서 메인보드를 거쳐 방열하도록 하는 것도 가능하다. 이 경우 클리어런스홀은 플립 칩을 실장하는 범위 내, 특히 반도체 칩이 열전도성 접착제층과 접착하는 범위에는 형성하지 않도록 한다. 이러한 클리어런스홀의 수, 크기는 방열의 목적과 방열 용량에 의해 적절히 결정한다.

상/하부 외층의 영구 영구보호피막(319)인 귀금속 도금 레지스터를 형성한 반도체 실장용 기판의 표면에 플립 칩을 실장하여 결합시킨다. 이 경우 플립 칩의 방열용으로서 제작된 단자 아래의 반도체 실장용 기판의 범위는 열전도성 접착제로 플립 칩을 반도체 실장용 기판과 결합시킨다. 그 이외의 접속용 단자는, 금 범프, 솔더 등의 금속을 사용해 접속한다. 이 경우에 접속 방법은, 특별히 한정되는 것은 아니나, 예를 들면 조금 압력을 가한 후 리플로우 로(furnace)를 거친 경우, 예비 가열 단계에서 열전도성 접착제가 경화 혹은 반경화됨과 동시에 솔더를 용해 시켜 기판과 반도체 칩을 결합시키는 등의 방법으로 실장할 수 있다. 그러나, 반드시 이 방법에 한정되는 것은 아니다. 물론 모두 솔더로 접속하는 것도 가능하지만, 플립 칩의 크기가 이 더욱 더 커지고 있는 추세여서, 내부 금속판의 열팽창이 큰 경우 플립 칩의 주위를 열 발산으로 인하여 플립 칩이 갈라지지 않는 유연한 열전도성 접착제로 플립 칩을 실장하는 것이 바람직하다. 이 때에는 열전도성 접착제의 일부, 예를 들면 4 사각형을 통로로 하여, 이 통로를 개구부로 하여 언더 필 레진을 흘려 넣어 경화시킬 수 있다. 중앙부를 열전도성 접착제로 접착하는 경우에는 열전도성 접착제 및 범프를 접착 후에 언더 필 레진을 흘려 넣어 경화시킬 수 있다.

범프로 접속하는 신호, 랜드(land)에 사용하는 회로는 솔더를 사용하여 플립 칩의 범프를 접속시킨다.

반도체 실장용 기판의 하부면은 솔더 볼을 접속할 수도 있고, 이것을 이용하여 메인보드에 실장하여 결합할 수 있다. 또는 직접 메인보드에 솔더 등으로 접속하는 것도 가능하고, 이러한 결합은 일반적으로 공지된 방법이 사용될 수 있다.

열전도성 접착제는 수지, 경화제, 촉매, 열전도성 필러를 포함하며, 열전도성 필러를 대신하여 은 파우더가 사용될 수도 있다. 열전도성 접착제의 점도를 조절하기 위하여 용제를 첨가하여 수지 조성물 중에 필러 또는 은 파우더를 균일하게 분산시킨다. 여기 사용될 수 있는 수지로는 상술한 공지의 열경화성 수지 조성물이나 열가소성 수지 조성물, 아크릴계 수지 조성물을 한 종류이상 배합하여 사용할 수 있다. 열가소성 수지 조성물로는 예를 들면, 폴리페닐렌 에테르, 폴리 아미드이미드, 폴리카보네이트, 폴리에스테르 등을 예로 들 수 있으며, 이에 한정되지는 않는다. 또한 열전도성을 더 향상시키기 위하여 무기 충전제를 더 첨가할 수 있는데, 이러한 무기 충전제는 통상적인 범위에서 선택될 수 있으며, 예를 들면 실리카, 탈크, 칼슘 실리케이트, 질화 알루미늄, 황산바륨 등을 한 종류이상 배합하여 사용할 수 있다. 이러한 무기 충전제로는 금속 분말의 표면에 도전성이 없도록 수지로 코팅한 분체도 사용할 수 있다.

이상에서 반도체 실장용 기판 및 이를 포함하는 반도체 패키지의 제조방법을 일반적으로 도시한 도면으로 설명하였으며, 이하에서는 구체적인 실시예를 기준으로 설명하기로 한다.

<실시예 1>

2,2-비스(4-시아네이트 페닐) 프로판(2,2-bis(4-cyanatephenyl) propane) 900중량부, 비스(4-말레이미드페닐) 메탄 100중량부를 150℃에서 용융하고, 교반하여 반응시켜, 프리폴리마와 모노머의 혼합물을 얻었다. 이것을 메틸에틸케톤과 N,N'-디메틸포름아미드의 혼합용제에 용해하였다. 이것에 비스페놀 A형 에폭시 수지(상품명: 에피코트 1001, 재팬 에폭시 레진(주)제조, 일본) 400중량부, 크레졸 노블락형 에폭시 수지(상품명: ESCN-220F, 스미토모 화학공업(주)제조, 일본) 600 중량부를 가하여, 균일하게 용해하고, 여기에 촉매로 옥틸산아연 0.4중량부를 가하여 용해시키고, 균일하게 교반 혼합하였다. 여기에 무기 충전제로서 수산화마그네슘(평균입자 지름: 1.5㎛)을 2200중량부, 몰리브덴산아연 담지 탈크(상품명: KEMGARD 991C, 샤윈 윌리암스(주)제조, 일본) 20중량부를 배합하여, 균일하게 교반 혼합하였다.

이렇게 제조된 바니스를 두께 100㎛의 유리직포에 함침, 건조하고, 겔화 시간 155초(170℃), 두께 130㎛로 프리프레그 A를 제조하였다.

한편, 내층 금속판이 되는 두께 200㎛의 구리 97.3%, Fe 2.5%, P 0.1%, Zn 0.1%로 구성된 합금판을 준비하여, 이 표면에 두께 20㎛의 에칭 레지스트를 적층하여, 노광 및 현상하였다. 이때 50mm 사각형 내층 금속판의 중앙에 15mm사각형의 플립 칩을 실장하여 접속한다고 예정하였을 때, 플립칩의 외주부에 해당하는 일정한 폭을 가지는 직각을 이루는 띠를 남겨두고, 이 중앙부와 플립 칩이 실장되지 않는 외측에 클리어런스홀에 해당하는 부분의 에칭 레지스트를 용해 제거하였다. 그 후 양면을 에칭하여 직경 300㎛의 클리어런스홀을 형성하였다. 에칭 레지스트를 용해하여 제거하고 나서, 금속판 전면에 흑색 산화동 처리를 수행하여, 금속판을 완성하였다(도 1 참조). 이 금속판의 상/하면에 상술한 프리프레그 A를 각각 1층씩 놓고, 이 프리프레그층들의 외측에 두께 12㎛의 전해동박을 적층하여, 190℃, 20kgf/cm², 10mmHg 이하의 진공 하에서 90분간 적층하여, 금속판을 포함하는 양면 동박적층판(F)을 제작하였다.

이 양면 동박적층판을 이용하여, 표면의 12㎛ 동박을 2㎛까지 에칭하여 제거한 후에, 스루홀 부분에, 지름이 150㎛의 스루홀을 금속드릴로 내부 금속판에 접속하지 않게 수지 조성물이 충진된 클리어런스홀의 중앙부를 뚫었다. 또한 플립 칩을 실장하는 15mm 사각형 내의 제1 상면에 UV-YAG 레이저로 지름이 50㎛의 블라인드 비아홀을 제작하고, 하면(下面)에도 동일한 위치에 블라인드 비아홀을 뚫어, 데스미어 처리를 한 후, 무전해 동도금을 15㎛ 부착시킨 후, 전해동도금으로 홀 내부를 충전시키고, 표면을 평탄하게 연마하였다. 이 상/하면에 동일하게 에칭 레지스트를 적층하고 네거티브 필름을 중첩하여 노광, 현상, 에칭하고, 라인/스페이스=30/30㎛의 회로를 형성한 후, 흑색 산화동 처리를 수행하였다. 이 양면에 상술한 프리프레그 A를 각각 1층씩 배치하고, 동박을 배치한 후 동일하게 적층을 형성하고, 동일하게 가공하여 블라인드 비아홀을 뚫어, 동도금 및 회로 형성을 하여 4층의 프린트 배선기판을 얻었다. 상층의 동회로에 맥사의 CZ 처리를 수행한 후, 그 위에 논-할로겐(non-halogen)의 UL94VTM-0의 귀금속 도금용 레지스터(상품명: SPSR―900 G, 산와화학공업(주)제조, 일본)을 상/하층에 균일하게 도포하고, 건조, 노광 및 현상하여 영구보호피박으로 니켈 도금 또는 금 도금을 수행하여 프린트 배선기판을 제작하였다.

이 배선기판의 상면에는 플립 칩 접속용 납프리(Pb-free) 솔더 범프를 부착하고, 하면에는 메인보드와의 접속용 납프리 솔더 볼을 부착하여 반도체 실장용 기판을 제조하였다. 이 프린트 배선기판에 플립 칩을 실장하여 15mm 사각형의 외주에 은 페이스트를 도포하였다. 또한 사각형 크기가 15mm인 플립 칩의 외주부를 제외한 내부에 범프가 형성된 플립 칩을 배치하여, 위에서부터 압력을 가하면서 납프리 솔더 범프 리플로우 조건으로 노(爐)를 통하여 플립 칩을 접속 실장하였다. 노로부터 꺼내고 나서 언더 필 레진(under fill resin)(상품명；CRP4152-D-1, 스미토모 베이크라이트(주)제작, 일본)을 프리트 배선판과 반도체 칩 사이에 흘려서 주입시키고, 경화하여, 반도체 플라스틱 패키지(도 3)를 제조하였다. 평가결과를 표 1에 나타내었다.

<실시예 2>

금속판으로 두게 150㎛의 동인바(invar)판(내부에 합금층을 포함하고 상하 동박판을 포함하는 금속판)(열팽창률 : 5.7ppm/℃)을 이용하여, 여기에 UV-YAG 레이저에서 플립 칩을 실장 접속하는 범위 내에서, 열방산용(熱放散用)으로 사용하는 중앙 4mm 사각형을 남겨두고, 그 주위에 직경 150㎛의 클리어런스홀을 형성하였다. 그 후 이 금속판 전체에 맥사의 CZ처리를 수행하여 기판을 제조하였다.

이 기판의 양면에 두께 60㎛의 유리직포 기재보강 세미 에디티브용 수지 조성물 시트(상품명: ABF　GX13-02W, 아지노모토(주)제작, 일본)를 각각 1층씩 배치하고, 100℃, 3kgf/cm²의 압력으로, 5mmHg 이하의 진공 하에서 1분간 기판에 부착시켰다. 그 후 PET 필름을 박리하여, 180℃에서 30분간 경화시키고, 그 위에 UV-YAG 레이저를 조사하여 직경 50㎛의 스루홀을 클리어런스홀 내에 충진시킨 수지 조성물의 중앙에 형성하였다. 또한 직경 50㎛의 블라인드 비아홀을 플립 칩 실장 범위 내 의 중앙 4mm 사각형 내에 뚫고, 디스미어 처리 후에, 홀 내부를 포함한 전체를 무전해 동도금 1㎛ 부착하고, 패턴 레지스터를 부착하여 형성하고, 전기동도금을 수행하여 홀 내부를 충진하였다. 이와 동시에 회로 형성용 동도 형성하고, 패턴 레지스트를 박리한 후 전체를 플래시 에칭하여 라인/스페이스=15/15㎛의 회로를 형성한 후, 이를 180℃에서 1시간 후경화시켜, 회로기판을 제작하였다.

더하여 이 회로기판의 회로를 CZ 처리하고, 상하 양면에 각 1층의 상술한 두께 60㎛의 유리 직포기재 보강 세미 에디티브용 수지 조성물 시크를 배치하고, 동일하게 기판에 접착시킨 후, 동일하게 가공하여 직경 50㎛의 블라인드 비아홀을 형성하였다. 이 기판을 데스미어 처리한 후에 도금 레지스트 형성하고, 홀 내를 동 도금으로 충진한 후, 동시에 회로형성용 동을 형성하였다. 패턴 레지스트를 박리하고 플래시 에칭을 행하여 라인/스페이스=15/15㎛인 회로를 형성하고, 이것을 180℃에서 한 시간 후경화시켜 회로기판을 제작하였다.

이 회로 기판의 표면에 시판되는 무할로겐 타입의 UL94 가연성(HB)의 UV 선택 열경화형 솔더 레지스트(상품명: PSR-4000 AUS308, 태양잉크 (Taiyo Ink)(주)제조, 일본)를 상하 동일한 두께가 되도록 도포, 건조, 노광, 현상 및 경화하여 영구보호피막(319)으로, 니켈 도 및 금 도금을 실시하여 프린트 배선기판을 제작하였다.

이 프린트 배선기판의 상면에 13mm 사각형의 플립칩을 실장 접속하는 범위의 중앙 4mm 사각형에는 은 페이스트를 부착하여 그 주위의 플립 칩 접속용 회로에는 접속용 납프리 솔더 범프를 부착하고, 하면은 메인보드와의 접속용 납프리 솔더 볼 을 접착시켜 프린트배선 기판을 제조하였다. 이 프린트배선 기판의 상면에 크기 13mm 사각형으로, 중앙 4mm 사각형을 제외한 주위에 범프가 형성된 플립칩을 두고, 위에서부터 압력을 가하면서 납프리 솔더 범프 리플로우 조건으로 노를 통해 플립칩을 실장 접속하였다. 노로부터 꺼낸 기판에 언더 필 레진(상품명: CRP4152-D-1, 스미토모 베이크라이트(주)제조, 일본)을 반도체 실장용 기판과 반도체 칩 사이에 흘려 넣어 경화시키고, 동시에 은 페이스트도 경화시켜, 반도체 플라스틱 패키지를 제조하였다(도 6 참조). 평가결과를 표 1에 나타내었다.

<실시예 3>

내층이 되는 금속판으로 두께 100㎛의 동인바(invar)판(열팽창률: 6.7ppm/℃)을 이용하며, 이 것에 펀칭에 의하여 직경 250㎛의 클리어런스홀을 뚫은 후, 그 전체를 멕사의 CZ 처리를 수행하였다. 그 상/하 양면에 두께 50㎛로 융점 285℃의 액정 폴리에스테르 수지 조성물 시트를 각 1층 두고, 그 외측에 두께 35㎛ 동캐리어 부착 1㎛ 전해 동박(상품명: Olin XTF, Olin Brass사 제조, USA)을 배치하고, 300℃, 압력 5 kgf/cm²으로 20분간 적층 성형하였다. 그 상면의 캐리어 동을 박리하여, 하면의 캐리어 동은 남긴 채로 위에서부터 탄산가스 레이저로 직경 100㎛의 관통 공을 형성하고, 하면의 캐리어 동을 박리하였다. 데스미어 처리 후 무전해 동도금을 1㎛ 수행하고, 전기 동도금을 17㎛ 부착시키고, 라인/스페이스=25/25㎛의 회로를 형성하여 회로 기판을 제조하였다.

이 회로기판의 홀 내부를 포함한 상/하부 회로를 CZ처리 후에, 두께 30㎛의 액정 폴리에스테르 수지 조성물 시트를 동일한 솔더 레지스트로 상,하부에 부착시키고, UV-YAG 레이저로 상면의 범프용 패드부 및 하면의 솔더 볼용 범프부를 통하게 하였다. 플라즈마 처리 후에 니켈 도금 또는 금 도금을 실시하여 프린트 배선기판을 제작하였다.

이 프린트 배선기판의 상면에는 플립 칩 접속용 납프리 솔더 범프를 부착하고, 하면에는 메인보드와의 접속용 납프리 솔더 볼을 접착하여 프린트 배선기판으로 하였다. 이 프린트 배선기판의 표면의 크기 13mm 사각형의 플립 칩을 실장하는 범위의 중앙부 4mm 사각형에 은 페이스트를 도포하였다. 또한 크기 13mm 사각형의 플립칩의 중앙 4mm 모서리를 제외한 주위에 범프가 형성된 플립 칩을 두어, 위에서부터 가압하여 납프리 솔더 범프 리플로우 조건으로 노를 통과하여 플립 칩을 실장 접속하였다. 노로부터 꺼낸 프린트 배선기판에 언더 필 레진(상품명: CRP4152-D-1, 스미토모 베이크라이트(주)제조, 일본)을 프린트 배선기판과 반도체 칩 사이에 흘러 넣어 경화시켜, 반도체 플라스틱 패키지를 제조하였다. 평가결과를 표 1에 나타내었다.

<비교예 1>

두게 0.4mm로, 12㎛의 전해 동박(평균표면요철 Rz: 3.7㎛)을 양면에 적층한 유리 테플론 양면 동박적층판을 이용하여 NC 드릴로 직경 150㎛의 클리어런스홀을 전면에 형성하고, 플립 칩의 직접 하부에도 방열용의 클리어런스홀을 중앙 4mm 사 각형의 범위에 형성하였다. 이 클리어런스홀에 동밀착력을 향상시키기 위하여 불소계 용매를 사용하여 처리하지 않는 경우 동도금이 부착 불량을 일으켜, 전기 도통이 불량하였다. 가공판을 이용하여 정법으로 양면에 회로를 형성하고, 일반 UL94 HB의 무할로겐 UV 선택열경화형 솔더 레지스트(상품명: PSR4000AUS308, 태양잉크제조㈜제작, 일본)를 두께 25㎛로 상면에 형성하여 니켈 도금 또는 금 도금을 실시하여 프린트 배선기판을 제조하였다. 이 상면의 크기 13mm 사각형의 플립 칩을 실시예 3과 같이 실장 접속하고, 언더 필 레진으로 고정하여 반도체 플라스틱 패키지를 제조하였다. 평가결과를 표 1에 기재하였다.

<비교예 2>

비교에 1에 있어서, 두께 0.3mm 무할로겐 비스말레이미드 티리아진(BT) 레진을 포함하는 양면 동박적층판(상품명：CCL-HL800, 미쯔비시 가스 케미칼(주)제조, 일본)을 이용하여 정법으로 반도체 칩 바로 하부에 홀 지름 250㎛의 스루홀을 100개 형성하였다. 그 후 무전해 도금 0.7㎛, 전기 동도금 15㎛를 부착시키고, 회로를 형성하였다. 그 후 실시예 1의 UV 선택열경화형 솔더 레지스트를 도포하여, 귀금속 도금을 실시하여 동일한 프린트 배선기판으로서, 그 상면에 크기 13mm 사각형의 반도체 칩을 은 페이스트로 접착 고정하여 프린트 배선기판의 단자와 와이어 본딩으로 접속하고, 수지 봉지하여 반도체 플라스틱 패키지를 제조하였다. 평가결과를 표 1에 기재하였다.

<비교예 3>

실시예 3에 있어서, 플립 칩의 바로 하부에 모두 방열용 클리어런스홀을 직경 100㎛로 뚫어 동일하게 동도금을 행하고, 회로를 형성하고, 솔더 레지스트로서 비교예 1의 무할로겐 솔더 레지스트를 형성하고, 이 후는 동일하게 프린트 배선기판을 제작하여, 동일한 반도체 플라스틱 패키지를 제작하였다. 결과를 표 1에 기재하였다.

<비교예 4>

비교예 1의 금속판을 포함하는 양면 동박적층판(F)을 이용하여 이 기판의 중앙의 반도체 칩 접속 범위에는 블라인드 비아홀 및 클리어런스홀을 형성하지 않고 동일하게 프린트 배선기판을 제작하여, 그 상부에 반도체 칩을 접착하는 범위를 레이더로 배부 금속판까지 연삭하여 금속판을 노출시켰다. 이 노출된 금속 판 위에 반도체 칩을 은 페이스트로 접착 고정하여 프린트 배선기판의 단자와 와이어 본딩으로 접속하여 수지 봉지하여 반도체 플라스틱 패키지를 제조하였다. 평가 결과를 표 1에 기재하였다.

<비교예 5>

실시예 1에 있어서, 금속 판 대신, 크기 150ㅧ150mm의 질화알루미늄 세라믹을 이용하여 동일하게 적층 성형하였으나, 세라믹이 갈라져 프린트 배선기판을 제작할 수 없었다.

[표 1]

가공특성		실시예1	실시예2	실시예3	비교예1	비교예2	비교예3	비교예4
홀 전처리		불요	불요	불요	특수처리필요	불요	불요	불요
휨ㆍ 뒤틀림(㎛)	반도체 실장용 기판	109	77	67	347	135	65	137
	반도체 칩 실장 후	134	98	89	765	144	90	145
	언더 필 후	110	83	81	779	-	84	-
	수지봉지	-	-	-	-	181	-	220
기포현상		없음	없음	없음	있음	있음	있음	없음
난연성(UL-94)	코어재	V-0	HB	V-0	V-0	HB	V-0	V-0
	S/R	VTM-0	HB	VTM-0	HB		HB	HB
	PCB	V-0	HB	V-0	HB	HB	HB	HB
Br, Cl 함유		전부 무할로겐
방열성		30	31	32	62	57	56	51
25GHz에서 전송로스(dB)		-	-	-4	-	-21

[측정방법]

(1) 홀 전처리

클리어런스홀의 동도금 전의 특수처리 유무를 나타내었다.

(2)휨(warpage)ㆍ뒤틀림(twisted)

크기 30X30mm로 측정하였다. 프린트 배선기판 단독으로, 그 중앙에 크기 13mm 사각형의 반도체 칩을 각 실시예, 비교예에 동일하게 접착하고, 플립 칩 실장에 대해서는 프린트 배선기판 단독으로 플립 칩을 납프리 솔더 리플로우(최고 260℃)로 접속하여 실장하고, 언더 필 레진을 흘려 넣어 경화시켰을 경우 최대 휨ㆍ뒤틀림을 측정하였다. 또 와이어 본딩 실장에 있어서는 프린트 배선기판 단독으로 반도체 칩을 은 페이스트로 접착하여 고정한 후, 수지 봉지한 것의 최대 휨ㆍ뒤틀림 을 측정하였다.

(3) 기포 현상

프린트 배선기판을 50x50mm으로 절단하여 반도체 패키지를 개별적으로 떼어내어, JEDEC　STANDARD　TEST　METHOD　LEVEL2：85℃, 60%RH로 168시간 처리 후에 220℃에서 리플로우 솔더 3사이클 후 기판의 이상 유무에 대하여, 단면 관찰 및 전기적 체크를 통해 확인하였다.

(4) 난연성

동일한 구성으로 회로용 동박을 제외한 기판을 제작하여, UL-94에 준하여 측정하였다.

(5) Br, Cl 함유

일본 프린트 회로 공업회(JPCA) 규격 JPCA-ES-01-1999에 준하여 측정하고, 솔더 레지스트 첨부한 기판의 총 Br, Cl 각각의 함유량이 900ppm 이하의 것을 무할로겐으로 기재하였다. 솔더 레지스트는 무할로겐에서도 그 자체가 가연성의 것, 자기 소화성의 것에 있어서, 가연성의 것을 사용하면 난연성은 HR이 된다. 불소에 대해서는 규정되어 있지 않기 때문에 미측정.

(6) 방열성

패키지를 제작하여, 이것을 메인보드 프린트 배선기판에 솔더 볼로 접착시켜, 1000시간 연속하여 사용하고 나서 패키지의 온도를 측정하였다.

(7) 전송 로스

마이크로 스트립 라인으로 절연층 두께 50±7㎛, 라인 폭 50±10㎛, 라인 두께 20±5㎛, 길이 10cm로 제작하여 25GHz로 전송 로스를 측정하였다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.

상술한 바와 같이 본 발명은 내부에 금속판을 포함하고 이 금속판의 양면에 블라인드 비아홀(blind via hole)을 형성하여, 실장되는 반도체에서 발생하는 열을 하부기판으로 방출이 용이하면서도, 외부 수분의 흡수를 막아 팝콘 현상이 발생하지 않아 반도체와 기판 간에 견고한 결합을 유지할 수 있는 반도체 실장용 기판 및 반도체 패키지의 제조방법을 제공한다.

또한 본 발명은 휨ㆍ뒤틀림이 적고, 고주파, 특히 20GHz 이상에서 유전손실이 적어, 전송 손실이 적으면서도 전체가 UL94V-0의 난연성을 가지는 무할로겐의 반도체 실장용 기판 및 반도체 패키지 제조방법을 제공한다.

Claims (14)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 삭제
8. 반도체 패키지의 제조에 있어서,

   (a) 내부 금속판을 공급하는 단계;

   (b) 내부 금속판에 상기 반도체와 하부 기판 간의 전기적 통전을 위하여 클리어런스홀(clearance hole)을 형성하는 단계;

   (c) 상기 금속판의 양면에 절연층을 적층하여, 상기 클리어런스홀을 절연물 질로 채우는 단계;

   (d) 상기 클리어런스홀을 관통하는 스루홀(through hole)을 형성하고, 상기 내부 금속판에 있어서 상기 클리어런스홀이 형성되지 않은 부분 중 상기 반도체가 실장되는 부분에 상응하도록 상기 양면 절연층에 블라인드 비아홀(blind via hole)을 형성하는 단계;

   (e) 상기 스루홀과 상기 블라인드 비아홀을 도전성 물질로 채우는 단계;

   (f) 상기 도전성 물질을 포함하는 층에 회로 패턴을 형성하는 단계; 및

   (g) 상기 블라인드 비이홀의 상부에 열전도성 접착제층을 형성하고, 상기 스루홀의 상부에 접속용 금속을 형성하는 단계를 포함하여 반도체 실장용 기판을 제조하고,

   (h) 상기 접속용 금속은 플립칩 반도체의 제1 접속용 단자와 결합하고, 상기 열전도성 접착제층은 상기 플립칩 반도체의 적어도 하나의 제2 접속용 단자와 결합되도록 적층하는 단계를 포함하는 반도체 패키지의 제조방법
9. 청구항 8에 있어서,

   상기 블라인드 비아홀은 상기 반도체의 외주부에 상응하여 형성되는 반도체 패키지의 제조방법
10. 청구항 8에 있어서,

    상기 블라인드 비아홀은 상기 반도체의 중앙부에 상응하여 형성되는 반도체 패키지의 제조방법
11. 청구항 8에 있어서,

    상기 내부 금속판과 상기 블라인드 비아홀을 통하여 내부의 열이 방출되는 반도체 패키지의 제조방법
12. 청구항 8에 있어서,

    상기 단계(c)의 절연층은 동박을 포함하는 수지 코팅 동박(Resin Coated Cu Foil, RCC)층인 반도체 패키지의 제조방법
13. 반도체 실장용 기판과 상기 반도체 실장용 기판 상에 실장되는 플립칩 반도체를 포함하는 반도체 패키지에 있어서,

    상기 반도체 실장용 기판의 내부에 형성되고 클리어런스홀을 포함하는 금속판;

    상기 금속층의 양면에 형성되고 상기 클리어런스홀을 절연물질로 채우는 절 연층;

    상기 클리어런스홀을 관통하는 스루홀;

    상기 금속판의 클리어런스홀이 형성되지 않은 부분 중 상기 반도체가 실장되는 부분에 상응하도록 상기 양면 절연층에 형성되는 블라인드 비아홀;

    상기 스루홀의 상부에 형성되는 접속용 금속; 및

    상기 블라인드 비아홀의 상부에 형성되는 열전도성 접착제층을 포함하는 반도체 실장용 기판과,

    하부에 상기 접속용 금속과 결합하는 제1 접속용 단자와 상기 열전도성 접착제층과 결합하는 적어도 하나의 제2 접속용 단자를 포함하는 플립칩 반도체를 포함하는 반도체 패키지
14. 청구항 13에 있어서,

    상기 금속판과 상기 블라인드 비아홀을 통하여 내부의 열이 방출되는 반도체 패키지

Images