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KR100701405B1 - 모스트랜지스터 및 그 제조방법 - Google Patents

모스트랜지스터 및 그 제조방법 Download PDF

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KR100701405B1
KR100701405B1 KR1020050111180A KR20050111180A KR100701405B1 KR 100701405 B1 KR100701405 B1 KR 100701405B1 KR 1020050111180 A KR1020050111180 A KR 1020050111180A KR 20050111180 A KR20050111180 A KR 20050111180A KR 100701405 B1 KR100701405 B1 KR 100701405B1
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KR
South Korea
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gate electrode
substrate
insulating film
forming
silicon layer
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Inventor
윤형선
Original Assignee
동부일렉트로닉스 주식회사
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Publication date
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Abstract

본 발명은 모스트랜지스터 및 그 제조방법에 관한 것으로서, 상세하게는 상면에 절연막이 형성된 기판과, 상기 절연막 내에 상측이 노출되도록 매립된 게이트 전극과, 상기 절연막과 노출된 게이트 전극 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 형성된 실리콘층과, 상기 게이트 전극 양측의 상기 실리콘층 내에 상기 게이트 산화막과 접촉하도록 각각 형성된 소스 및 드레인영역을 포함하는 것을 특징으로 한다.
본 발명에 의하면 반도체 소자로 사용되는 게이트 전극, 소스 및 드레인 영역과 지지 기판을 절연체를 통하여 분리함으로써 지지 기판에 의한 누설전류 및 기생성분을 없앰으로써 반도체소자의 속도의 향상을 가져오며, 지지 기판에 여분의 전력이 사용되던 것을 차단하여 저소비 전력화를 거두는 효과가 있다.
트랜지스터, 모스, MOS(Metal-Oxide Semiconductor), 기생성분, 절연막

Description

모스트랜지스터 및 그 제조방법{MOS Transistor and the manufacturing method thereof}
도 1은 종래 기술에 의한 모스트랜지스터의 단면도이다.
도 2는 본 발명에 따른 모스트랜지스터의 제1 실시예의 단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 모스트랜지스터의 제1 실시예의 제조방법을 설명하는 도면이다.
도 4는 본 발명에 따른 모스트랜지스터의 제2 실시예의 제조방법의 일 공정도이다.
<도면의 주요 부분에 대한 설명>
300; 모스트랜지스터 310; 기판
315a; 제1 절연막 315b; 제2 절연막
315; 절연막 350; 게이트 전극
520; 소자 분리영역 530; 웰
540; 게이트 산화막 560; 소스영역
570; 드레인영역 590; 실리콘층
본 발명은 반도체 소자에 관한 것으로서, 특히 모스(MOS;Metal-Oxide Semiconductor,금속산화물반도체)트랜지스터 및 그 제조방법에 관한 것이다.
종래 기술에 의한 모스트랜지스터를 도면을 참조하여 설명한다.
도 1은 종래 기술에 의한 모스트랜지스터(100)의 단면도이다.
일반적으로 N모스트랜지스터의 공정은 P형 기판(10)에 STI(Shallow Trench Isolation)(20)와 같은 산화물로 소자를 분리시키고, 불순물을 주입하여 웰(30)을 형성한다. 웰(30)이 형성된 기판(10) 위로 얇은 게이트 산화막(40)을 형성하고, 그 위에 다결정 실리콘을 증착 및 식각하여 게이트 전극(50)을 형성한다. 게이트 전극(50) 하부 좌우로 불순물을 주입하여 소스영역(60) 및 드레인영역(70)을 형성한다.
종래 기술에 의한 모스트랜지스터(100)는 게이트 전극(50)에 전압을 인가하여 채널이 형성되고, 드레인영역(40)에 전압을 인가함으로써 구동전류를 흐르도록 하는 구조이다.
한편, 종래 기술에 의한 모스트랜지스터(100)는 두께가 수백 μm의 실리콘 웨이퍼로 제조되고 있지만, 반도체 소자로서 사용되고 있는 부분은 표면에서 수십 μm 이하의 영역에 불과하며, 나머지 영역은 반도체 소자를 지지하는 기판으로서 사용되고 있을 뿐이다.
그러나, 이 지지 기판의 영역 때문에 여분의 전력이 사용되고, 더욱이 이러한 지지 기판의 영역은 반도체 소자의 구동 속도를 저하하는 등의 기생효과(parasitic effect)에 의해 반도체 소자의 기능에 심각한 장애를 일으키는 문제가 있었다.
따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 일반적인 모스트랜지스터의 지지 기판의 영향에 의한 기생효과를 차단하여 저소비 전력화 및 고속화를 실현하는 모스트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 모스트랜지스터는 상면에 절연막이 형성된 기판; 상기 절연막 내에 상측이 노출되도록 매립된 게이트 전극; 상기 절연막 및 노출된 게이트 전극 상에 형성된 게이트 산화막; 상기 게이트 산화막 상에 형성된 실리콘층; 및 상기 게이트 전극 양측의 상기 실리콘층 내에 상기 게이트 산화막과 접촉하도록 각각 형성된 소스 및 드레인영역;을 포함하는 것을 특징으로 한다.
또한, 상기 절연막은 상기 기판 위에 형성된 제1 절연막; 및 상기 제1 절연막 위에 형성된 제2 절연막;을 포함하고, 상기 게이트 전극은 상기 제2 절연막에 매립되면서 상기 제1 절연막 상에 형성될 수 있다.
또한, 상기 절연막은 상기 기판 위에 형성된 단일 절연막이며, 상기 게이트 전극은 상기 게이트 전극의 하측이 상기 기판의 상면과 접촉되지 않을 수 있다.
또한, 상기 게이트 전극은 상기 게이트 전극의 상측이 상기 절연막의 상측과 같은 높이로 형성될 수 있다.
또한, 상기 게이트 전극은 상기 게이트 전극의 상측이 상기 절연막의 상측보 다 높게 형성될 수 있다.
또한, 상기 게이트 전극은 상기 게이트 전극의 상측이 상기 절연막의 상측보다 낮게 형성될 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 모스트랜지스터는 절연체기판; 상기 절연체기판 내에 상측이 노출되도록 매립된 게이트 전극; 상기 절연체기판 및 노출된 게이트 전극 상에 형성된 게이트 산화막; 및 상기 게이트 산화막 상에 형성된 실리콘층; 및 상기 게이트 전극 양측의 상기 실리콘층 내에 상기 게이트 산화막과 접촉하도록 각각 형성된 소스 및 드레인영역;을 포함하는 것을 특징으로 한다.
또한, 상기 절연체기판은 평면인 제1 절연막; 및 상기 제1 절연막 위에 형성된 제2 절연막;을 포함하고, 상기 게이트 전극은 상기 제2 절연막에 매립되면서 상기 제1 절연막 상에 형성될 수 있다.
또한, 상기 절연체기판은 단일 절연막이고, 상기 게이트 전극은 상기 절연체기판의 하측으로 노출되지 않을 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 모스트랜지스터 제조방법은 기판을 준비하는 단계; 상기 기판의 상면에 절연막을 형성하고 상기 절연막 내에 상측이 노출되도록 게이트 전극을 형성하는 단계; 상기 절연막 및 노출된 게이트 전극 상에 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상에 실리콘층을 형성하는 단계; 및 상기 게이트 전극 양측의 상기 실리콘층 내에 상기 게이트 산화막과 접촉하도록 각각 소스 및 드레인영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
또한, 상기 게이트 전극을 형성하는 단계는 상기 기판상에 절연막을 형성하는 단계; 상기 기판의 상측이 노출되지 않는 깊이로 상기 절연막을 소정 너비로 식각하는 단계; 및 상기 식각된 절연막 영역에 폴리 실리콘을 증착하여 게이트 전극을 형성하는 단계;를 포함할 수 있다.
또한, 상기 게이트 전극을 형성하는 단계는 상기 기판상에 열산화에 의한 제1 절연막을 형성하는 단계; 상기 제1 절연막 위에 폴리 실리콘을 증착 및 식각하여 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 상측이 노출되도록 게이트 전극을 매립하는 제2 절연막을 형성하는 단계;를 포함할 수 있다.
또한, 상기 기판은 폴리 실리콘 기판이고, 상기 게이트 전극을 형성하는 단계는 상기 기판 내에 소정 깊이로 이온 주입 및 열처리에 의해 제1 절연막을 형성하는 단계; 상기 제1 절연막 윗부분의 기판에 대한 게이트 패터닝 및 시각을 통해 게이트 전극을 형성하는 단계;및 상기 게이트 전극의 상측이 노출되도록 게이트 전극을 매립하는 제2 절연막을 형성하는 단계;를 포함할 수 있다.
또한, 상기 게이트 전극을 형성하는 단계 다음에 상기 절연막의 상면 및 노출된 게이트 전극을 평탄화하는 단계를 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 모스트랜지스터 제조방법은 상면에 게이트 전극이 매립되어있는 기판을 준비하는 단계; 상면에 게이트 산화막이 형성된 실리콘층을 준비하는 단계; 상기 기판의 상면과 상기 실리콘층의 상면을 접합시키는 단계; 및 상기 게이트 전극 양측의 실리콘층 내에 불순문을 주입하여 상기 게이트 산화막과 접촉하도록 각각 소스 및 드레인영역을 형성하는 단계;를 포함할 수 있다.
또한, 상면에 게이트 전극이 매립되어있는 기판을 준비하는 단계는 상기 기판상에 절연막을 형성하는 단계; 상기 기판의 상측이 노출되지 않는 깊이로 상기 절연막을 소정 너비로 식각하는 단계; 및 상기 식각된 절연막 영역에 폴리 실리콘을 증착하여 게이트 전극을 형성하는 단계;를 포함할 수 있다.
또한, 상면에 게이트 전극이 매립되어있는 기판을 준비하는 단계는 상기 기판상에 열산화에 의한 제1 절연막을 형성하는 단계; 상기 제1 절연막 위에 폴리 실리콘을 증착 및 식각하여 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 상측이 노출되도록 게이트 전극을 매립하는 제2 절연막을 형성하는 단계;를 포함할 수 있다.
또한, 상기 기판은 폴리 실리콘 기판이고, 상면에 게이트 전극이 매립되어있는 기판을 준비하는 단계는 상기 기판 내에 소정 깊이로 이온 주입 및 열처리에 의해 제1 절연막을 형성하는 단계; 상기 제1 절연막 윗부분의 기판에 대한 게이트 패터닝 및 식각을 통해 게이트 전극을 형성하는 단계;및 상기 게이트 전극의 상측이 노출되도록 게이트 전극을 매립하는 제2 절연막을 형성하는 단계;를 포함할 수 있다.
또한, 상기 기판의 상면과 상기 실리콘층의 상면을 접합시키는 단계는 상기 기판의 상면과 상기 실리콘층의 상면을 가접합시키는 단계; 및 상기 기판과 실리콘층을 소정 온도 이상 가열하여 완전히 접합시키는 단계;를 포함할 수 있다.
또한, 상기 기판의 상면과 상기 실리콘층의 상면을 접합시키는 단계는 상기 기판과 상기 실리콘층을 세정하는 단계; 상기 기판과 상기 실리콘층을 건조하는 단계; 상기 기판의 상면과 상기 실리콘층의 상면을 가접합시키는 단계; 및 상기 기판과 실리콘층을 소정 온도 이상 가열하여 완전히 접합시키는 단계를 포함할 수 있다.
본 발명에 따른 모스트랜지스터 및 그 제조방법에 의하면 반도체 소자로 사용되는 게이트 전극, 소스 및 드레인 영역과 지지 기판을 절연체를 통하여 분리함으로써 지지 기판에 의한 누설전류 및 기생성분을 없앰으로써 반도체소자의 속도의 향상을 가져오며, 지지 기판에 여분의 전력이 사용되던 것을 차단하여 저소비 전력화를 거두는 장점이 있다.
이하, 본 발명에 따른 모스트랜지스터 및 그 제조방법의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
(실시예 1)
도 2는 본 발명에 따른 모스트랜지스터의 제1 실시예의 단면도이다.
본 발명에 따른 모스트랜지스터의 제1 실시예(300)는 상면에 절연막(315)이 형성된 기판과, 상기 절연막(315) 내에 상측이 노출되도록 매립된 게이트 전극(350)과, 상기 절연막(315) 및 노출된 게이트 전극(350) 상에 형성된 게이트 산화막(540)과, 상기 게이트 산화막(540) 상에 형성된 실리콘층(590) 및 상기 게이트 전극(350) 양측의 상기 실리콘층(590) 내에 상기 게이트 산화막(540)과 접촉하도록 각각 형성된 소스(560) 및 드레인영역(570)을 포함하는 것을 특징으로 한다.
상기 절연막(315)은 상기 기판(310) 위에 형성된 제1 절연막(315a)과 상기 제1 절연막 위에 형성된 제2 절연막(315b)을 포함하고, 상기 게이트 전극(350)은 상기 제2 절연막(315b)에 매립되면서 상기 제1 절연막(315a) 상에 형성될 수 있다. 이때, 상기 게이트 전극(350)은 기판(310)의 기생성분을 차단하기 위해 상기 기판(310)과 접촉되지 않도록 형성되어야한다.
또한, 상기 절연막(315)은 상기 기판(310) 위에 형성된 단일 절연막일 수 있으며, 이때 상기 게이트 전극(350)은 상기 게이트 전극(350)의 하측이 상기 기판(310)의 상면과 접촉되지 않도록 형성되어야 기생성분을 막을 수 있다.
도 2에서 상기 게이트 전극(350)은 상기 게이트 전극(350)의 상측이 상기 절연막(315)의 상측과 같은 높이로 형성된 것을 도시하였으나, 상기 게이트 전극(350)은 상기 게이트 전극(350)의 상측이 상기 절연막(315)의 상측보다 높게 형성되거나, 상기 게이트 전극(350)의 상측이 상기 절연막(315)의 상측보다 낮게 형성될 수도 있다. 게이트 전극(350)의 위치에 따라 게이트 산화막(540)의 형태도 다양하게 변형될 수 있다.
이하, 본 발명에 따른 모스트랜지스터의 제1 실시예(300)의 제조방법을 도 3a 내지 도 3g를 참조하여 상세히 설명한다. 본 발명에 따른 모스트랜지스터의 제1 실시예(300)의 제조방법은 웨이퍼 접합법(wafer bonding)을 활용한 것이다.
본 발명에 따른 모스트랜지스터의 제1 실시예(300)의 제조방법은 상면에 게이트 전극(350)이 매립되어있는 기판(310)을 준비하는 단계와, 상면에 게이트 산화막(540)이 형성된 실리콘층(590)을 준비하는 단계와, 상기 기판(310)의 상면과 상기 실리콘층(590)의 상면을 접합시키는 단계 및 상기 게이트 전극(350) 양측의 실 리콘층(590) 내에 불순문을 주입하여 상기 게이트 산화막(540)과 접촉하도록 각각 소스(560) 및 드레인영역(570)을 형성하는 단계를 포함하는 것을 특징으로 한다.
우선, 상면에 게이트 전극(350)이 매립되어있는 기판(310)을 준비하는 단계는 도 3a 내지 도 3c를 참조하여 설명한다.
게이트 전극(350)이 매립되어있는 기판(310)을 준비하는 단계는 상기 기판(310)상에 열산화에 의한 제1 절연막(315a)을 형성하는 단계와, 상기 제1 절연막(315a) 위에 폴리 실리콘을 증착 및 식각하여 게이트 전극(350)을 형성하는 단계 및 상기 게이트 전극(350)의 상측이 노출되도록 게이트 전극(350)을 매립하는 제2 절연막(315b)을 형성하는 단계를 포함할 수 있다.
도 3a에 도시된 대로, 기판(310)의 표면을 열 산화시켜 제1 절연막(315a)을 형성한다.
다음으로, 도 3b에 도시된 대로 상기 제1 절연막(315a) 위에 다 결정 실리콘을 증착 후 감광막을 패터닝(355)하고, 다 결정 실리콘을 식각하여 게이트 전극(350)을 형성한 후 감광막을 (355)을 제거하여 게이트 전극(350)을 형성한다.
다음으로, 도 3c에 도시된 대로 상기 게이트 전극(350)의 상측이 노출되도록 게이트 전극(350)을 매립하는 제2 절연막(315b)을 형성한다.
도 3c에서 상기 게이트 전극(350)은 상기 게이트 전극(350)의 상측이 상기 절연막(315)의 상측과 같은 높이로 형성된 것을 도시하였으나, 상기 게이트 전극(350)은 상기 게이트 전극(350)의 상측이 상기 절연막(315)의 상측보다 높게 형성되거나, 상기 게이트 전극(350)의 상측이 상기 절연막(315)의 상측보다 낮게 형성 될 수도 있다. 또한, 게이트 전극(350)의 위치에 따라 게이트 산화막(540)의 형태도 다양하게 변형될 수 있다.
또한, 상기 제2 절연막(315b)을 형성한 후 게이트 전극(350) 및 절연막(315)을 평탄화하는 단계를 더 포함할 수 있다.
또한, 상기 제2 절연막(315b)을 형성한 후 게이트 전극(350) 및 절연막(315)을 클리닝하는 단계를 더 포함할 수 있다.
다음으로, 도 3d에 도시된 대로 상기 기판(310)과는 별도의 실리콘층(590)의 상면에 게이트 산화막(540)을 형성한다. 게이트 산화막(540)의 형성은 High-k(dielectric) 물질을 성장시켜서 형성할 수 있다. High-k(dielectric) 물질에 의한 게이트 산화막(540)에 의하여 후속 공정에서의 소스 및 드레인 영역의 접착에 따른 절연막(315)의 신뢰도 저하를 막는 효과가 있다.
다음으로, 도 3e에 도시된 대로 상기 기판(310)의 상면과 상기 실리콘층(590)의 상면을 접합시킨다. 이는 상기 기판의 상면과 상기 실리콘층의 상면을 가접합시키는 단계 및 상기 기판과 실리콘층을 소정 온도 이상 가열하여 완전히 접합시키는 단계를 포함할 수 있다. 이때 가열되는 온도는 각각의 절연막(315), 게이트 전극(350) 및 게이트 산화막(540)의 원자들이 전기적으로 활성화되고, 3차원적으로 확산하여 자기영역을 형성할 수 있을 정도의 온도인 것이 바람직하다.
또는, 상기 기판(310)의 상면과 상기 실리콘층(590)의 상면을 접합시키는 단계는 상기 기판과 상기 실리콘층을 세정하는 단계와, 상기 기판과 상기 실리콘층을 건조하는 단계와, 상기 기판의 상면과 상기 실리콘층의 상면을 가접합시키는 단계 및 상기 기판과 실리콘층을 소정 온도 이상 가열하여 완전히 접합시키는 단계를 포함할 수 있다.
본 발명에 따른 제1 실시예에서 상기 기판(310)과 실리콘층(590)을 완전히 접합시키는 단계는 상압의 질소분위기에서 약 1000~1200의 온도로 약 2~6시간 가열에 의해 접합을 시켰다. 한편, 이러한 온도와 시간은 한정되는 것이 아니며 다양한 변형된 실시예가 가능하다.
다음으로, 도 3f에 도시된 대로 상기 게이트 전극(350) 양측의 실리콘층(590) 내에 불순문을 주입하여 상기 게이트 산화막(540)과 접촉하도록 각각 소스(560) 및 드레인영역(570)을 형성한다.
이러한 소스(560) 및 드레인영역(570)을 형성하는 단계는 실리콘층(590)의 활성화 영역을 제외하고 식각을 통해 소자 분리영역(520)을 형성하는 단계와, 상기 활성화 영역에 산화막(592)과 질화막(594)을 순차적으로 형성하는 단계와, 상기 질화막 위에 감광막(596)을 형성하여 질화막(594)을 식각하는 단계와, 상기 실리콘층(590)의 활성화 영역에 불순물주입하여 소스(560) 및 드레인영역(570)을 형성하는 단계를 포함할 수 있다.
다음으로, 도 3g에 도시된 대로 상기 감광막(596), 질화막(594) 및 산화막(592)을 순차적으로 제거한다.
또한, 소스(560) 및 드레인영역(570)의 활성화 및 실리콘층(590) 표면의 보호를 위한 산화층(미도시)의 형성을 위해 상기 기판(310) 및 실리콘층(590)을 열처리하는 단계를 추가로 진행할 수도 있다.
이상에서 설명한 본 발명에 따른 모스트랜지스터 및 그 제조방법에 의하면 반도체 소자로 사용되는 게이트 전극, 소스 및 드레인 영역과 지지 기판을 절연체를 통하여 분리함으로써 지지 기판에 의한 누설전류 및 기생성분을 없앰으로써 반도체소자의 속도의 향상을 가져오며, 지지기판에 여분의 전력이 사용되던 것을 차단하여 저소비 전력화를 거둘 수 있으며, 구조적인 측면에서 기판에 웰(well)의 형성이 필요하지 않으므로 집적도가 증대되는 효과가 있다.
(실시예 2)
본 발명에 따른 모스트랜지스터 제조방법의 제2 실시예는 상기 제1 실시예(300)의 제조방법과 달리 실리콘층(590) 상면에 게이트 산화막(540)이 형성되지 않은 점에 특징이 있다.
본 발명에 따른 모스트랜지스터 제조방법의 제2 실시예는 상면에 게이트 전극이 매립되어있는 기판을 준비하는 단계와, 실리콘층을 준비하는 단계와, 상기 기판의 상면과 상기 실리콘층의 상면을 접합시키는 단계 및 상기 게이트 전극 양측의 실리콘층 내에 불순문을 주입하여 상기 게이트 산화막과 접촉하도록 각각 소스 및 드레인영역을 형성하는 단계를 포함할 수 있다.
상기 기판의 상면과 상기 실리콘층의 상면을 접합시키는 단계에서 상기 기판과 실리콘층을 열산화함으로써 그 중간에 산화막이 생성되며, 산화족 기체의 소모에 의해 부분적인 진공이 발생하게 된다. 이러한 진공이 기판과 실리콘층을 서로 끌어당겨 본딩이 일어나게 된다.
(실시예 3)
본 발명에 따른 모스트랜지스터 제조방법의 제3 실시예는 상기 제1 실시예(300)의 제조방법과 달리 상면에 게이트 전극이 매립되어있는 기판 위에 산화막이 형성되어 있는 것을 특징으로 한다.
본 발명에 따른 모스트랜지스터의 제조방법의 제3 실시예는 상면에 게이트 전극의 상측이 노출되도록 매립되고 상기 노출된 게이트 전극 및 기판의 상면에 형성된 게이트 산화막을 포함하는 기판을 준비하는 단계와, 상면에 게이트 산화막이 형성된 실리콘층을 준비하는 단계와, 상기 기판의 상면과 상기 실리콘층의 상면을 접합시키는 단계 및 상기 게이트 전극 양측의 실리콘층 내에 불순문을 주입하여 상기 게이트 산화막과 접촉하도록 각각 소스 및 드레인영역을 형성하는 단계를 포함할 수 있다.
상기 기판의 상면과 상기 실리콘층의 상면을 접합시키는 단계에서 두 기판과 실리콘층을 서로 맞닿게 하고 약 1000~1500℃에서 소정의 전압을 인가하여 본딩하는 방법이다.
또한, 상기 접합단계에서 진공도를 높이면 기판과 실리콘층 사이의 공기의 배출로 상온에서 본딩 할 수도 있다.
(실시예 4)
본 발명에 따른 모스트랜지스터의 제조방법의 제4 실시예는 상기 제1 실시예와 달리 기판 내의 깊숙한 위치에 고에너지 및 대전류를 이용하여 산소 또는 질소 이온을 주입하여 매립 절연막(buried oxide)을 만들어 실리콘층과 기판 사이를 전기적으로 분리하는 기술을 활용한 것이다.
본 발명에 따른 모스트랜지스터의 제조방법의 제4 실시예를 도 4를 참조하여 설명한다.
도 4에 도시된 대로 게이트 전극을 형성하는 단계는 상기 기판(310) 내에 소정 깊이로 이온 주입 및 열처리에 의해 제1 절연막(315a)을 형성한다.
상기 기판에의 이온주입의 양 및 열처리 온도를 조절함으로써 기판의 소정의 위치에 원하는 두께의 제1 절연막(316a)를 형성할 수 있다.
예를 들어, 기판의 표면으로부터 약 150~200nm 깊이에 4x1017~1.018이온/cm2의 이온주입에 90~150nm 두께의 제1산화막(316a) 형성할 수 있다.
한편, 이온주입 후 열처리는 1000℃ 이상의 고온에서 불활성기체(Ar등) 가스 분위기에서 1차 열처리하고, 다음으로 불활성 기체에 30~60% 정도의 산소를 섞어 2차 열처리를 고온에서 행할 수 있다.
다음으로, 상기 제1 절연막(315a) 윗부분의 기판(310)에 대한 게이트 패터닝 및 식각을 통해 게이트 전극(미도시)을 형성한다. 이때, 상기 기판(310)은 폴리 실리콘 기판임이 바람직하다. 다음으로, 상기 게이트 전극의 상측이 노출되도록 게이트 전극을 매립하는 제2 절연막(미도시)을 형성한다.
이후, 실시예 1에서와 같이 상면에 게이트 산화막이 형성된 실리콘층을 준비하고, 상기 기판(310)의 상면과 상기 실리콘층의 상면을 접합시킨 후 상기 실리콘층내에 소스(560) 및 드레인영역(570)을 형성하는 단계를 진행할 수 있다.
본 발명에 따른 제4 실시예에 의하면, 상면에 게이트 전극이 매립되어있는 기판을 준비하는 단계에서 추가적인 폴리실리콘의 증착 및 식각의 공정을 생략하고 폴리실리콘인 기판에 이온주입을 통한 제1 절연막(316a)을 형성 후 상기 기판(310) 자체를 패터닝 및 식각을 통해 게이트 전극을 형성함으로써 공정의 단순화를 이루는 정확성과 투명성 및 시간적, 경제적인 증대 효과가 있다.
또한, 본 발명에 따른 제4 실시예는 저전압 제어회로와 고전압 소자가 같이 집적되어야 하는 전력용 집적회로, 통신회로 등에 활용될 수 있으며, 본 발명에 따른 제4 실시예는 넓은 온도 대역에서 높은 신뢰도를 갖고 동작할 수 있는 고속 및 저소비전력을 요구하는 군용 전자시스템의 소자에도 사용될 수 있는 장점이 있다.
(실시예 5)
본 발명에 따른 모스트랜지스터 제조방법의 제5 실시예를 설명한다. 본 발명에 따른 모스트랜지스터 제조방법의 제5 실시예는 상기 제1 실시예에서 게이트 전극이 매립되어있는 기판을 준비하는 단계의 다른 실시예이다.
본 발명의 제5 실시예에서 게이트 전극이 매립되어있는 기판을 준비하는 단계는 기판상에 절연막을 형성하는 단계와, 상기 기판의 상측이 노출되지 않는 깊이로 상기 절연막을 소정 너비로 식각하는 단계 및 상기 식각된 절연막 영역에 폴리 실리콘을 증착하여 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 제5 실시예는 제1 실시예에서 절연막(315)이 이중막인것과 달리 단일막인 절연막을 형성한 후 식각을 통해 게이트 전극을 형성함에 그 특징이 있다.
(실시예 6)
본 발명에 따른 모스트랜지스터의 제6 실시예를 설명한다. 본 발명에 따른 모스트랜지스터의 제6 실시예는 제1 실시예와 달리 기판 자체가 절연체인 기판을 사용한 실시예이다.
본 발명에 따른 모스트랜지스터의 제6 실시예는 절연체기판과, 상기 절연체기판 내에 상측이 노출되도록 매립된 게이트 전극과, 상기 절연체기판 및 노출된 게이트 전극 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 형성된 실리콘층 및 상기 게이트 전극 양측의 상기 실리콘층 내에 상기 게이트 산화막과 접촉하도록 각각 형성된 소스 및 드레인영역을 포함하는 것을 특징으로 한다.
또한, 상기 절연체기판은 평면인 제1 절연막 및 상기 제1 절연막 위에 형성된 제2 절연막을 포함하고, 상기 게이트 전극은 상기 제2 절연막에 매립되면서 상기 제1 절연막 상에 형성될 수 있다.
또한, 상기 절연체기판은 단일 절연막이고, 상기 게이트 전극은 상기 절연체기판의 하측으로 노출되지 않도록 형성될 수도 있다.
본 발명에 따른 모스트랜지스터의 제6 실시예에 의하면, 기판 자체를 절연체기판을 사용함으로써 기판에 절연막을 형성하는 공정을 생략할 수 있는 시간적, 경적적인 효과가 있다.
이상에서 기술한 본 발명에 의하면, 반도체 소자로 사용되는 영역을 절연체에 의해 지지 기판으로부터의 영향을 배제함으로써 종래의 기술에 비해 고속화 및 저소비 전력화를 실현할 수 있는 효과가 있다. 이에 따라 고속화 , 고집적화, 저소비전력화를 요구하는 휴대용 단말기 등의 통신용 반도체 소자 및 노트북 컴퓨터 등 에 사용되는 반도체 소자의 제조에 다양하게 응용될 수 있다.
또한, 본 발명은 MEMS(Micro Electro Mechaniclal System) 등과 같은 기판 자체의 구조적인 특징을 이용한 반도체소자의 개발용도로 응용이 가능하다.
이상의 방법은 반도체 제조공정에서 웨이퍼프로세스 단계 중 기판에 산화 및 확산 등의 가공을 하는 공정인 전반공정(front end of the line; FEOL)에 해당한다. 본 발명의 실시예에 따른 모스트랜지스터의 제작 후에 게이트 전극에 절연층을 관통하여 비어(Via)와 연결하는 등의 배선을 형성하는 공정인 후반공정(back end of the line; BEOL)이 진행될 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
즉, 상기 기판과 실리콘층의 절연위한 방법으로 상기 기술한 방법 외에 유전체 물질로서 산화막을 사용한 절연방법인 유전체격리(dielectric isoltion)와, 사파이어(Al2O3)를 기판으로 한 SOS(silicon on sapphire)등의 방법을 사용할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 모스트랜지스터 및 그 제조방법에 의하면 반도체 소자로 사용되는 게이트 전극, 소스 및 드레인 영역과 지지 기판 을 절연체를 통하여 분리함으로써 지지 기판에 의한 누설전류 및 기생성분을 없앰으로써 반도체소자의 속도의 향상을 가져오는 효과가 있다.
또한, 본 발명에 따르면 반도체 소자로 사용되는 게이트 전극, 소스 및 드레인 영역과 지지 기판을 절연체를 통하여 분리함으로써 지지기판에 여분의 전력이 사용되던 것을 차단하여 저소비 전력화를 거두는 효과가 있다.
또한, 본 발명에 따르면 구조적인 측면에서 기판에 웰(well)의 형성이 필요하지 않으므로 집적도가 증대되는 효과가 있다.
또한, 본 발명은 고속화와 저소비 전력화를 요구하는 통신용 IC 및 노트북 컴퓨터 등에 사용되는 반도체 소자의 제조에 다양하게 응용될 수 있는 효과가 있다.

Claims (20)

  1. 상면에 절연막이 형성된 기판;
    상기 절연막 내에 상측이 노출되도록 매립된 게이트 전극;
    상기 절연막 및 노출된 게이트 전극 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 실리콘층; 및
    상기 게이트 전극 양측의 상기 실리콘층 내에 상기 게이트 산화막과 접촉하도록 각각 형성된 소스 및 드레인영역;을 포함하고,
    상기 절연막은
    상기 기판 위에 형성된 제1 절연막; 및
    상기 제1 절연막 위에 형성된 제2 절연막;을 포함하고,
    상기 게이트 전극은
    상기 제2 절연막에 매립되면서 상기 제1 절연막 상에 형성되는 것을 특징으로 하는 모스트랜지스터.
  2. 삭제
  3. 상면에 절연막이 형성된 기판;
    상기 절연막 내에 상측이 노출되도록 매립된 게이트 전극;
    상기 절연막 및 노출된 게이트 전극 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 실리콘층; 및
    상기 게이트 전극 양측의 상기 실리콘층 내에 상기 게이트 산화막과 접촉하도록 각각 형성된 소스 및 드레인영역;을 포함하고,
    상기 절연막은
    상기 기판 위에 형성된 단일 절연막이며,
    상기 게이트 전극은
    상기 게이트 전극의 하측이 상기 기판의 상면과 접촉되지 않는 것을 특징으로 하는 모스트랜지스터.
  4. 제1 항 또는 제3 항에 있어서,
    상기 게이트 전극은
    상기 게이트 전극의 상측이 상기 절연막의 상측과 같은 높이로 형성된 것을 특징으로 하는 모스트랜지스터.
  5. 제1 항 또는 제3 항에 있어서,
    상기 게이트 전극은
    상기 게이트 전극의 상측이 상기 절연막의 상측보다 높게 형성된 것을 특징으로 하는 모스트랜지스터.
  6. 제1 항 또는 제3 항에 있어서,
    상기 게이트 전극은
    상기 게이트 전극의 상측이 상기 절연막의 상측보다 낮게 형성된 것을 특징으로 하는 모스트랜지스터.
  7. 절연체기판;
    상기 절연체기판 내에 상측이 노출되도록 매립된 게이트 전극;
    상기 절연체기판 및 노출된 게이트 전극 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 실리콘층; 및
    상기 게이트 전극 양측의 상기 실리콘층 내에 상기 게이트 산화막과 접촉하도록 각각 형성된 소스 및 드레인영역;을 포함하고,
    상기 절연체기판은
    평면인 제1 절연막; 및
    상기 제1 절연막 위에 형성된 제2 절연막;을 포함하고,
    상기 게이트 전극은
    상기 제2 절연막에 매립되면서 상기 제1 절연막 상에 형성되는 것을 특징으로 하는 모스트랜지스터.
  8. 삭제
  9. 삭제
  10. 기판을 준비하는 단계;
    상기 기판의 상면에 절연막을 형성하고 상기 절연막 내에 상측이 노출되도록 게이트 전극을 형성하는 단계;
    상기 절연막 및 노출된 게이트 전극 상에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 상에 실리콘층을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 실리콘층 내에 상기 게이트 산화막과 접촉하도록 각각 소스 및 드레인영역을 형성하는 단계;를 포함하고,
    상기 게이트 전극을 형성하는 단계는
    상기 기판상에 절연막을 형성하는 단계;
    상기 기판의 상측이 노출되지 않는 깊이로 상기 절연막을 소정 너비로 식각하는 단계; 및
    상기 식각된 절연막 영역에 폴리 실리콘을 증착하여 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  11. 삭제
  12. 기판을 준비하는 단계;
    상기 기판의 상면에 절연막을 형성하고 상기 절연막 내에 상측이 노출되도록 게이트 전극을 형성하는 단계;
    상기 절연막 및 노출된 게이트 전극 상에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 상에 실리콘층을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 실리콘층 내에 상기 게이트 산화막과 접촉하도록 각각 소스 및 드레인영역을 형성하는 단계;를 포함하고,
    상기 게이트 전극을 형성하는 단계는
    상기 기판상에 열산화에 의한 제1 절연막을 형성하는 단계;
    상기 제1 절연막 위에 폴리 실리콘을 증착 및 식각하여 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 상측이 노출되도록 게이트 전극을 매립하는 제2 절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  13. 기판을 준비하는 단계;
    상기 기판의 상면에 절연막을 형성하고 상기 절연막 내에 상측이 노출되도록 게이트 전극을 형성하는 단계;
    상기 절연막 및 노출된 게이트 전극 상에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 상에 실리콘층을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 실리콘층 내에 상기 게이트 산화막과 접촉하도록 각각 소스 및 드레인영역을 형성하는 단계;를 포함하고,
    상기 기판은 폴리 실리콘 기판이고,
    상기 게이트 전극을 형성하는 단계는
    상기 기판 내에 소정 깊이로 이온 주입 및 열처리에 의해 제1 절연막을 형성하는 단계;
    상기 제1 절연막 윗부분의 기판에 대한 게이트 패터닝 및 시각을 통해 게이트 전극을 형성하는 단계;및
    상기 게이트 전극의 상측이 노출되도록 게이트 전극을 매립하는 제2 절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  14. 제10항, 12항, 제13항 중 어느 하나의 항에 있어서,
    상기 게이트 전극을 형성하는 단계 다음에
    상기 절연막의 상면 및 노출된 게이트 전극을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  15. 상면에 게이트 전극이 매립되어있는 기판을 준비하는 단계;
    상면에 게이트 산화막이 형성된 실리콘층을 준비하는 단계;
    상기 기판의 상면과 상기 실리콘층의 상면을 접합시키는 단계; 및
    상기 게이트 전극 양측의 실리콘층 내에 불순문을 주입하여 상기 게이트 산화막과 접촉하도록 각각 소스 및 드레인영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  16. 제15 항에 있어서,
    상면에 게이트 전극이 매립되어있는 기판을 준비하는 단계는
    상기 기판상에 절연막을 형성하는 단계;
    상기 기판의 상측이 노출되지 않는 깊이로 상기 절연막을 소정 너비로 식각하는 단계; 및
    상기 식각된 절연막 영역에 폴리 실리콘을 증착하여 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  17. 제15 항에 있어서,
    상면에 게이트 전극이 매립되어있는 기판을 준비하는 단계는
    상기 기판상에 열산화에 의한 제1 절연막을 형성하는 단계;
    상기 제1 절연막 위에 폴리 실리콘을 증착 및 식각하여 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 상측이 노출되도록 게이트 전극을 매립하는 제2 절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  18. 제15 항에 있어서,
    상기 기판은 폴리 실리콘 기판이고,
    상면에 게이트 전극이 매립되어있는 기판을 준비하는 단계는
    상기 기판 내에 소정 깊이로 이온 주입 및 열처리에 의해 제1 절연막을 형성하는 단계;
    상기 제1 절연막 윗부분의 기판에 대한 게이트 패터닝 및 식각을 통해 게이트 전극을 형성하는 단계;및
    상기 게이트 전극의 상측이 노출되도록 게이트 전극을 매립하는 제2 절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  19. 제15 항에 있어서,
    상기 기판의 상면과 상기 실리콘층의 상면을 접합시키는 단계는
    상기 기판의 상면과 상기 실리콘층의 상면을 가접합시키는 단계; 및
    상기 기판과 실리콘층을 소정 온도 이상 가열하여 완전히 접합시키는 단계; 를 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  20. 제15 항에 있어서,
    상기 기판의 상면과 상기 실리콘층의 상면을 접합시키는 단계는
    상기 기판과 상기 실리콘층을 세정하는 단계;
    상기 기판과 상기 실리콘층을 건조하는 단계;
    상기 기판의 상면과 상기 실리콘층의 상면을 가접합시키는 단계; 및
    상기 기판과 실리콘층을 소정 온도 이상 가열하여 완전히 접합시키는 단계를 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
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