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KR100641986B1 - A MOS transistor having a titanium silicide layer and a method of manufacturing the same - Google Patents

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KR100641986B1
KR100641986B1 KR1020040111039A KR20040111039A KR100641986B1 KR 100641986 B1 KR100641986 B1 KR 100641986B1 KR 1020040111039 A KR1020040111039 A KR 1020040111039A KR 20040111039 A KR20040111039 A KR 20040111039A KR 100641986 B1 KR100641986 B1 KR 100641986B1
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Abstract

티타늄 실리사이드층을 갖는 모스 트랜지스터 및 그 제조 방법을 제공한다. 본 발명은 실리콘 기판 상에 순차적으로 형성된 게이트 산화층 및 게이트 폴리실리콘층과, 상기 게이트 폴리실리콘층의 양측벽에 정렬되어 상기 실리콘 기판에 형성된 소오스/드레인 영역과, 상기 게이트 폴리실리콘층과 소오스/드레인 영역 상에 형성된 실리콘층과, 상기 실리콘층 상에 형성된 C54상의 티타늄 실리사이드층을 포함하여 이루어진다. 상기 소오스/드레인 영역은 상기 실리콘층으로 일부 확장되어 높아진 소오스/드레인 영역인 것이 바람직하다. 본 발명은 C54상의 티타늄 실리사이드층으로 쉽게 상전환시킬 수 있는 몰리브덴(Mo)) 이온 주입과 제조 공정시 저온에서 한번의 어닐링 공정을 통해 콘택 저항이 낮고, 접합 누설 전류를 감소시킬 수 있는 티타늄 실리사이드층을 형성할 수 있다. A MOS transistor having a titanium silicide layer and a method of manufacturing the same are provided. According to the present invention, a gate oxide layer and a gate polysilicon layer sequentially formed on a silicon substrate, a source / drain region formed on the silicon substrate in alignment with both sidewalls of the gate polysilicon layer, and the gate polysilicon layer and a source / drain region are formed. And a silicon silicide layer on C54 formed on the silicon layer. The source / drain region may be a source / drain region that is partially extended to the silicon layer. According to the present invention, a titanium silicide layer having low contact resistance and reducing junction leakage current through a single annealing process at a low temperature during molybdenum (Mo) ion implantation and a manufacturing process that can be easily phase-converted to a titanium silicide layer on C54 is formed. Can be formed.

티타늄 실리사이드층, C54상, 아몰포스화 Titanium Silicide Layer, C54 Phase, Amorphous

Description

티타늄 실리사이드층을 갖는 모스 트랜지스터 및 그 제조 방법{MOS transistor having Titanium silicide and fabrication method thereof}MOS transistor having a titanium silicide layer and a method of manufacturing the same MOS transistor having Titanium silicide and fabrication method

도 1 내지 도 3은 종래 기술에 의한 티타늄 실리사이드층을 갖는 모스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a MOS transistor having a titanium silicide layer according to the prior art.

도 4 내지 7은 본 발명에 의한 티타늄 실리사이드층을 갖는 모스 트랜지스터의 제조 방법을 설명하기 위하여 도시한 단면도들이다. 4 to 7 are cross-sectional views illustrating a method of manufacturing a MOS transistor having a titanium silicide layer according to the present invention.

본 발명은 모스 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 티타늄 실리사이드층을 갖는 모스 트랜지스터 및 그 제조 방법에 관한 것이다. The present invention relates to a MOS transistor and a method of manufacturing the same, and more particularly to a MOS transistor having a titanium silicide layer and a method of manufacturing the same.

일반적으로, 모스 트랜지스터의 콘택 저항을 낮추기 위해 금속 실리사이드층을 이용한다. 금속 실리사이드층으로는 티타늄(Ti) 실리사이드층, 코발트 실리사이드층이 주로 사용되고 있다. 이중에서, 티타늄 실리사이드층(TiSi2)은 결정 구조에 따라 저항 차이가 크게 나타난다. 즉, C49상(phase)은 저항이 약 90 오옴이며 C54상은 약 10~20 오옴 사이의 값을 갖는다. 따라서, 티타늄 실리사이드층은 C54상을 형성하도록 제조 공정을 마련해야 한다. In general, a metal silicide layer is used to lower the contact resistance of the MOS transistor. As the metal silicide layer, a titanium (Ti) silicide layer and a cobalt silicide layer are mainly used. Among them, the titanium silicide layer (TiSi 2 ) has a large resistance difference depending on the crystal structure. That is, the C49 phase has a resistance of about 90 ohms and the C54 phase has a value between about 10 and 20 ohms. Therefore, the titanium silicide layer must prepare a manufacturing process to form a C54 phase.

또한 티타늄 실리사이드층의 형성에 의해, 소오스/드레인 접합 깊이(Source/Drain junction depth)와 티타늄 실리사이드층간의 간격이 일정수준 이하가 되면 접합 누설 전류(junction leakage current)가 증가하여 소비 전력 증가 및 노이즈(noise) 등으로 소자 성능을 저하시키게 된다. 특히, 저항 감소를 위해서는 티타늄 실리사이드층이 두꺼워야 하나, 티타늄 실리사이드층이 두꺼울수록 소오스/드레인 영역과의 거리가 감소함에 따라 누설 전류가 증가하게 된다.In addition, when the titanium silicide layer is formed, when the source / drain junction depth and the titanium silicide layer are less than a predetermined level, the junction leakage current increases to increase power consumption and noise ( noise, etc., to deteriorate device performance. In particular, in order to reduce the resistance, the titanium silicide layer should be thick, but the thicker the titanium silicide layer, the greater the leakage current as the distance from the source / drain region decreases.

도 1 내지 도 3은 종래 기술에 의한 티타늄 실리사이드층을 갖는 모스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a MOS transistor having a titanium silicide layer according to the prior art.

도 1을 참조하면, 실리콘 기판(100) 상에 게이트 산화막(102) 및 게이트 폴리실리콘층(104)을 순차적으로 형성한다. 상기 게이트 폴리실리콘층(104)을 마스크로 한 이온 주입 공정을 실시하여 실리콘 기판(100)에 제1 불순물 영역(106)을 형성한다. 상기 게이트 폴리실리콘층(104)의 양측벽에 게이트 스페이서(108)를 형성한다. 상기 게이트 스페이서(108)를 마스크로 한 이온 주입 공정을 실시하여 실리콘 기판(100)에 제2 불순물 영역(110)을 형성한다. 상기 제1 불순물 영역(106) 및 제2 불순물 영역(110)으로 LDD(lightly doped drain) 형태의 소오스/드레인 영역(112)이 형성된다. Referring to FIG. 1, the gate oxide layer 102 and the gate polysilicon layer 104 are sequentially formed on the silicon substrate 100. An ion implantation process using the gate polysilicon layer 104 as a mask is performed to form a first impurity region 106 in the silicon substrate 100. Gate spacers 108 are formed on both sidewalls of the gate polysilicon layer 104. The second impurity region 110 is formed in the silicon substrate 100 by performing an ion implantation process using the gate spacer 108 as a mask. A light source doped drain (LDD) type source / drain region 112 is formed as the first impurity region 106 and the second impurity region 110.

이어서, 상기 소오스/드레인 영역(112), 게이트 폴리실리콘층(104), 게이트 스페이서(108)가 형성된 실리콘 기판(100)의 전면에 아몰포스화 이온 주입(Pre-amorphization Implant(PAI), 113)을 실시하여 실리콘 기판(100)이나 게이트 폴리 실리콘층(104)의 표면이 아몰포스가 되도록 한다.Subsequently, pre-amorphization implant (PAI) 113 is formed on the entire surface of the silicon substrate 100 on which the source / drain region 112, the gate polysilicon layer 104, and the gate spacer 108 are formed. The surface of the silicon substrate 100 or the gate polysilicon layer 104 is formed to be amorphous.

도 2 및 도 3을 참조하면, 아몰포스화된 실리콘 기판(100)의 전면에 티타늄막(114)을 스퍼터링 방법으로 증착하고 제1 어닐링 공정을 수행한다. 상기 제1 어닐링 공정을 통하여 티타늄막(114)과 실리콘 기판(100)이나 게이트 폴리실리콘층(104)이 반응하여 티타늄 실리사이드층(116)이 얻어진다. 그런데, 상기 제1 어닐링 공정은 약 720℃에서 수행하여 C49상의 티타늄 실리사이드층(116)을 얻게 된다. 2 and 3, the titanium film 114 is deposited on the entire surface of the amorphous silicon substrate 100 by a sputtering method, and a first annealing process is performed. The titanium silicide layer 116 is obtained by reacting the titanium film 114 with the silicon substrate 100 or the gate polysilicon layer 104 through the first annealing process. However, the first annealing process is performed at about 720 ° C. to obtain a titanium silicide layer 116 on C49.

상기 제1 어닐닝 공정을 통하여 반응하지 않는 티타늄막(114)을 제거한다. 이렇게 되면, 티타늄 실리사이드층(116)은 소오스/드레인 영역(112) 및 게이트 폴리실리콘층(104) 상부에만 형성된다. 이어서, 상기 C49상의 티타늄 실리사이드층(116)이 형성된 실리콘 기판(100)을 약 820℃에서 제2 어닐링 공정을 수행한다. 이에 따라, C49상의 티타늄 실리사이드층(116)은 C54상의 티타늄 실리사이드층으로 변하게 된다. The titanium film 114 that does not react is removed through the first annealing process. As such, the titanium silicide layer 116 is formed only over the source / drain regions 112 and the gate polysilicon layer 104. Subsequently, a second annealing process is performed on the silicon substrate 100 on which the titanium silicide layer 116 on C49 is formed at about 820 ° C. Accordingly, the titanium silicide layer 116 on the C49 phase is changed to the titanium silicide layer on the C54 phase.

종래 기술의 모스 트랜지스터의 제조 방법은 두 단계의 어닐링 공정을 하더라도 티타늄 실리사이드층(116) 모두가 C54상으로 변경되지는 않는다. 더욱이, 티타늄 실리사이드층(116)을 C54상으로 변경하기 위해 보다 높은 온도에서 어닐링을 할 경우 티타늄 실리사이드층(116)의 응집(agglomeration) 문제로 저항이 급격히 증가하고, 소오스/드레인 영역(112)과 티타늄 실리사이드층(116) 사이의 거리가 짧아져 누설 전류가 증가한다.In the method of manufacturing a MOS transistor of the prior art, even if the two-step annealing process does not change all of the titanium silicide layer 116 to the C54 phase. Furthermore, when annealing at a higher temperature to change the titanium silicide layer 116 to C54 phase, the resistance increases sharply due to agglomeration of the titanium silicide layer 116, and the source / drain regions 112 The distance between the titanium silicide layers 116 is shortened to increase the leakage current.

그리고, 종래의 모스 트랜지스터의 제조 방법은 티타늄 실리사이드층(116) 형성을 위한 어닐링 공정을 2단계에 걸쳐 실시함으로써 제조 비용이 증가하게 된 다. 또한, 모스 트랜지스터의 선폭이 감소함에 따라 티타늄 실리사이드층(116)의 저항이 증가한다. 또한, 티타늄 실리사이드층(116) 형성을 위한 제2 어닐링 공정의 온도가 높아 열 이력(thermal budget)으로 인해 소오스/드레인 영역(112)의 접합 깊이(junction depth)가 증가하게 된다. In the conventional method of manufacturing a MOS transistor, an annealing process for forming the titanium silicide layer 116 is performed in two stages, thereby increasing the manufacturing cost. In addition, as the line width of the MOS transistor decreases, the resistance of the titanium silicide layer 116 increases. In addition, the temperature of the second annealing process for forming the titanium silicide layer 116 is high, thereby increasing the junction depth of the source / drain regions 112 due to the thermal budget.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위한 것으로, 특히 콘택 저항과 누설 전류를 감소시킬 수 있는 티타늄 실리사이드층을 갖는 모스 트랜지스터를 제공하는 데 있다.Accordingly, an object of the present invention is to solve the above problems, and in particular, to provide a MOS transistor having a titanium silicide layer capable of reducing contact resistance and leakage current.

또한, 본 발명이 이루고자 하는 다른 기술적 과제를 상기 모스 트랜지스터의 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing the MOS transistor.

상기 기술적 과제를 달성하기 위하여, 본 발명의 모스 트랜지스터는 실리콘 기판 상에 순차적으로 형성된 게이트 산화층 및 게이트 폴리실리콘층과, 상기 게이트 폴리실리콘층의 양측벽에 정렬되어 상기 실리콘 기판에 형성되는 소오스/드레인 영역과, 상기 게이트 폴리실리콘층과 소오스/드레인 영역 상에 형성된 실리콘층과, 상기 실리콘층 상에 형성된 C54상의 티타늄 실리사이드층을 포함하여 이루어진다. 상기 소오스/드레인 영역은 상기 실리콘층으로 일부 확장되어 높아진 소오스/드레인 영역인 것이 바람직하다. In order to achieve the above technical problem, the MOS transistor according to the present invention includes a gate oxide layer and a gate polysilicon layer sequentially formed on a silicon substrate, and a source / drain formed on the silicon substrate in alignment with both sidewalls of the gate polysilicon layer. And a silicon layer formed on the gate polysilicon layer and a source / drain region, and a C54-titanium silicide layer formed on the silicon layer. The source / drain region may be a source / drain region that is partially extended to the silicon layer.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 모스 트랜지스터의 제조 방법은 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘층을 순차적으로 형성한 후, 상기 게이트 폴리실리콘층의 양측벽에 정렬되어 소오스/드레인 영역을 형성한다.In order to achieve the above technical problem, the method of manufacturing the MOS transistor of the present invention sequentially forms a gate oxide film and a gate polysilicon layer on a silicon substrate, and then is aligned with both sidewalls of the gate polysilicon layer so that source / drain Form an area.

상기 소오스/드레인 영역 및 게이트 폴리실리콘층 상에 실리콘층을 형성한 후, 상기 소오스/드레인 영역 및 게이트 폴리실리콘층 상에 형성된 실리콘층에 아몰포스화 이온 주입을 실시한다. 상기 실리콘층에 몰리브덴을 이온 주입하여 후공정에서 티타늄막이 C54상의 티타늄 실리사이드층으로 상전환이 용이하게 한다.After forming a silicon layer on the source / drain region and the gate polysilicon layer, amorphous ion implantation is performed on the silicon layer formed on the source / drain region and the gate polysilicon layer. Molybdenum is ion-implanted into the silicon layer to facilitate phase transition of the titanium film to the titanium silicide layer on C54 in a later step.

상기 몰리브덴이 이온주입된 실리콘 기판의 전면에 티타늄막을 증착하고 어닐링하여 상기 티타늄막과 실리콘층의 반응에 의해 상기 게이트 폴리실리콘층 및 소오스/드레인 영역 상부에 C54상의 티타늄 실리사이드층을 형성한다. 상기 어닐닝 공정시 반응하지 않는 티타늄막을 제거한다. A titanium film is deposited on the entire surface of the silicon substrate into which the molybdenum is ion-implanted and annealed to form a C54-type titanium silicide layer on the gate polysilicon layer and the source / drain region by reaction of the titanium film and the silicon layer. The titanium film that does not react during the annealing process is removed.

이상과 같이 본 발명은 C54상의 티타늄 실리사이드층으로 쉽게 상전환시킬 수 있는 몰리브덴(Molybdenum(Mo)) 이온 주입과 저온에서 한번의 어닐링 공정을 통해 콘택 저항이 낮고, 접합 누설 전류를 감소시킬 수 있는 티타늄 실리사이드층을 형성할 수 있다. As described above, the present invention provides a low contact resistance and low junction leakage current through molybdenum (Mo) ion implantation that can be easily phase-converted to a titanium silicide layer on C54 and one annealing process at low temperature. The silicide layer can be formed.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도 7을 참조하여 본 발명에 의한 티타늄 실리사이드층을 갖는 모스 트랜지스터의 구조를 설명한다.First, the structure of a MOS transistor having a titanium silicide layer according to the present invention will be described with reference to FIG. 7.

도 7을 참조하면, 실리콘 기판(200) 상에 순차적으로 게이트 산화층(202) 및 게이트 폴리실리콘층(204)이 형성되어 있다. 상기 게이트 폴리실리콘층(204)의 양측벽에 정렬되어 상기 실리콘 기판(200)에 소오스/드레인 영역(212)이 형성되어 있 다. 상기 게이트 폴리실리콘층(204)의 양측벽에는 게이트 스페이서(208)가 형성되어 있다. 상기 소오스/드레인 영역(212)은 제1 불순물 영역(206)과 제2 불순물 영역(210)으로 이루어지는 LDD 형태로 형성되어 있다. 물론, 상기 소오스/드레인 영역을 LDD 형태로 형성하지 않을 수 도 있다. Referring to FIG. 7, the gate oxide layer 202 and the gate polysilicon layer 204 are sequentially formed on the silicon substrate 200. Source / drain regions 212 are formed in the silicon substrate 200 to be aligned with both sidewalls of the gate polysilicon layer 204. Gate spacers 208 are formed on both sidewalls of the gate polysilicon layer 204. The source / drain region 212 is formed in an LDD form including the first impurity region 206 and the second impurity region 210. Of course, the source / drain regions may not be formed in the LDD form.

상기 게이트 폴리실리콘층(204)과, 소오스/드레인 영역(212) 상에 실리콘층(214)이 형성되어 있다. 이에 따라, 상기 소오스/드레인 영역(212)은 상기 실리콘층(214)으로 일부 확장되어 높아진 소오스/드레인 영역(elevated source/drain region)으로 구성된다. 상기 실리콘층(214) 상에는 C54상의 티타늄 실리사이드층(220)이 형성되어 있다. A silicon layer 214 is formed on the gate polysilicon layer 204 and the source / drain regions 212. Accordingly, the source / drain region 212 is formed of an elevated source / drain region that is partially extended to the silicon layer 214. The titanium silicide layer 220 of C54 is formed on the silicon layer 214.

이와 같이 구성되는 모스 트랜지스터는 C54상의 티타늄 실리사이드층(220)을 구비하여 콘택 저항을 낮출 수 있고, 상기 C54상의 티타늄 실리사이드층(220)과 소오스/드레인 영역(212)간의 간격이 크므로 접합 누설 전류를 줄일 수 있다. The MOS transistor configured as described above may have a titanium silicide layer 220 on the C54 to lower the contact resistance, and the gap between the titanium silicide layer 220 on the C54 and the source / drain regions 212 may be large, resulting in a junction leakage current. Can be reduced.

다음에, 도 4 내지 도 7을 참조하여 본 발명에 의한 티타늄 실리사이드층을 갖는 모스 트랜지스터의 제조 방법을 설명한다.Next, with reference to FIGS. 4-7, the manufacturing method of the MOS transistor which has the titanium silicide layer by this invention is demonstrated.

도 4 내지 7은 본 발명에 의한 티타늄 실리사이드층을 갖는 모스 트랜지스터의 제조 방법을 설명하기 위하여 도시한 단면도들이다.4 to 7 are cross-sectional views illustrating a method of manufacturing a MOS transistor having a titanium silicide layer according to the present invention.

도 4를 참조하면, 실리콘 기판(200) 상에 게이트 산화막(202) 및 게이트 폴리실리콘층(204)을 순차적으로 형성한다. 상기 게이트 폴리실리콘층(204)의 양측벽에 정렬되어 실리콘 기판(200)에 제1 불순물 영역(206)을 형성한다. 상기 게이트 폴리실리콘층(204)의 양측벽에는 게이트 스페이서(208)를 형성한다. 상기 게이트 스페이서(208)에 정렬되어 실리콘 기판(200)에 제2 불순물 영역(210)을 형성한다. 상기 제1 불순물 영역(206) 및 제2 불순물 영역(210)으로 LDD 형태의 소오스/드레인 영역(212)이 형성된다. Referring to FIG. 4, the gate oxide layer 202 and the gate polysilicon layer 204 are sequentially formed on the silicon substrate 200. The first impurity region 206 is formed in the silicon substrate 200 by being aligned with both sidewalls of the gate polysilicon layer 204. Gate spacers 208 are formed on both sidewalls of the gate polysilicon layer 204. The second impurity region 210 is formed in the silicon substrate 200 to be aligned with the gate spacer 208. An LDD type source / drain region 212 is formed of the first impurity region 206 and the second impurity region 210.

이어서, 에피택셜 성장법(Epitaxial growth)을 이용하여 소오스/드레인 영역(212) 및 게이트 폴리실리콘층(204) 상에 실리콘층(214)을 형성한다. 상기 소오스/드레인 영역(212) 상에는 실리콘 기판(200)의 결정 구조 그대로 단결정의 실리콘층(214)이 형성되며, 게이트 폴리실리콘층(204) 상에는 폴리실리콘 결정 구조의 실리콘층(214)이 형성된다. 이에 따라, 상기 소오스/드레인 영역(212)은 높아진 소오스/드레인 영역(elevated source/drain region) 구조가 된다. 그리고, 본 발명은 후속 공정에서 형성되는 티타늄 실리사이드층(도 7의 220)과 소오스/드레인 영역(212)간의 거리가 멀어져 접합 누설 전류가 감소하게 된다. Subsequently, the silicon layer 214 is formed on the source / drain region 212 and the gate polysilicon layer 204 using epitaxial growth. A single crystal silicon layer 214 is formed on the source / drain region 212 without the crystal structure of the silicon substrate 200, and a silicon layer 214 having a polysilicon crystal structure is formed on the gate polysilicon layer 204. . Accordingly, the source / drain region 212 has an elevated source / drain region structure. In addition, in the present invention, the distance between the titanium silicide layer (220 of FIG. 7) and the source / drain regions 212 formed in a subsequent process is increased to decrease the junction leakage current.

도 5를 참조하면, 상기 소오스/드레인 영역(212) 및 게이트 폴리실리콘층(204) 상에 형성된 실리콘층(214)에 아몰포스화 이온 주입(Pre-amorphization Implant(PAI))을 실시한다. 상기 아몰포스화 이온 주입은 비소(Arsenic (As+) 또는 게르마늄(Germanium)을 이용하여 수행한다. 이에 따라, 소오스/드레인 영역(212)의 표면이나 게이트 폴리실리콘층(204)의 표면은 아몰포스가 된다. Referring to FIG. 5, pre-amorphization implant (PAI) is performed on the silicon layer 214 formed on the source / drain region 212 and the gate polysilicon layer 204. The amorphous ion implantation is performed using Arsenic (As +) or Germanium, so that the surface of the source / drain region 212 or the surface of the gate polysilicon layer 204 may be do.

이어서, 상기 실리콘층(214)에 몰리브덴(216)을 이온 주입한다. 상기 몰리브덴(216)을 이온 주입하는 이유는 후공정에서 티타늄막이 C54상의 티타늄 실리사이드층(도 7의 220)으로 상전환이 잘 되도록 하기 위하여 수행한다. Subsequently, molybdenum 216 is ion implanted into the silicon layer 214. The reason for the ion implantation of the molybdenum 216 is performed in a later process so that the titanium film is phase-converted well to the titanium silicide layer (220 of FIG. 7) on C54.

도 6 및 도 7을 참조하면, 몰리브덴이 이온주입된 실리콘층(214) 및 게이트 스페이서(208)가 형성된 실리콘 기판(200)의 전면에 티타늄막(218)을 스퍼터링 방법으로 증착하고 어닐링 공정을 수행한다. 이에 따라, 어닐링 공정을 통하여 티타늄막(218)과 실리콘층(214)이 반응하여 티타늄 실리사이드층(220)이 얻어진다. 6 and 7, a titanium film 218 is deposited on the entire surface of the silicon substrate 200 on which the molybdenum ion-implanted silicon layer 214 and the gate spacer 208 are formed by a sputtering method, and annealing is performed. do. Accordingly, the titanium film 218 and the silicon layer 214 react through the annealing process to obtain the titanium silicide layer 220.

특히, 본 발명은 몰리브덴 이온 주입 공정을 거쳤기 때문에 어닐링 공정을 약 620℃의 저온에서 수행하더라도 C54상의 티타늄 실리사이드층(220)을 용이하게 얻을 수 있다. 그리고, 본 발명은 저온에서 어닐링 공정을 수행하므로 실리콘 이동에 의한 실리사이드화를 막을 수 있다. 따라서, 게이트 폴리실리콘층(204)과 소오스/드레인 영역(212)간 브릿지를 막을 수 있다. In particular, since the present invention has undergone a molybdenum ion implantation process, the titanium silicide layer 220 on C54 can be easily obtained even if the annealing process is performed at a low temperature of about 620 ° C. In addition, since the present invention performs an annealing process at a low temperature, it is possible to prevent silicideization due to silicon migration. Thus, the bridge between the gate polysilicon layer 204 and the source / drain regions 212 can be prevented.

다음에, 상기 어닐링 공정을 통하여 반응하지 않는 티타늄막(218)을 제거한다. 이렇게 되면, C54상의 티타늄 실리사이드층(220)은 소오스/드레인 영역(212) 및 게이트 폴리실리콘층(204) 상부에만 형성된다. 결과적으로, 본 발명은 C54상의 티타늄 실리사이드층(220)으로 쉽게 상전환시킬 수 있는 몰리브덴(Molybdenum(Mo)) 이온 주입과 저온에서 한번의 어닐링 공정을 통해 콘택 저항이 낮고, 접합 누설 전류를 감소시킬 수 있는 티타늄 실리사이드층(220)을 얻을 수 있다. Next, the titanium film 218 that does not react through the annealing process is removed. In this case, the titanium silicide layer 220 on the C54 is formed only on the source / drain region 212 and the gate polysilicon layer 204. As a result, the present invention provides a low contact resistance through molybdenum (Mo) ion implantation that can be easily phase-converted to titanium silicide layer 220 on C54 and a single annealing process at low temperature, thereby reducing junction leakage current. A titanium silicide layer 220 may be obtained.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시예가 가능할 것이다. On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various modifications can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

상술한 바와 같이 본 발명은 C54상의 티타늄 실리사이드층으로 쉽게 상전환시킬 수 있는 몰리브덴(Molybdenum(Mo)) 이온 주입과 저온에서 한번의 어닐링 공정 을 통해 콘택 저항이 낮고, 접합 누설 전류를 감소시킬 수 있는 티타늄 실리사이드층을 형성할 수 있다. As described above, the present invention provides a low contact resistance through the molybdenum (Mo) ion implantation that can be easily phase-converted to a titanium silicide layer on C54 and a single annealing process at low temperature, thereby reducing junction leakage current. Titanium silicide layer may be formed.

본 발명은 C54상의 티타늄 실리사이드층과 소오스/드레인 영역간의 간격이 크므로 누설 전류를 줄일 수 있고, 낮은 온도에서 수행하는 어닐링 공정을 통해 열이력을 감소시킬 수 있어 소오스/드레인 접합 깊이(junction depth)의 증가를 방지할 수 있다. Since the gap between the titanium silicide layer on the C54 phase and the source / drain regions is large, the leakage current can be reduced, and the thermal history can be reduced through an annealing process performed at a low temperature, thereby reducing the source / drain junction depth. Can be prevented from increasing.

그리고, 본 발명은 효과적인 C54상의 티타늄 실리사이드층을 형성할 수 있어 모스 트랜지스터의 선폭 감소에 따라 저항 증가 현상을 완화시킬 수 있다. In addition, the present invention can form an effective C54-phase titanium silicide layer, which can alleviate the increase in resistance as the line width of the MOS transistor decreases.

Claims (8)

삭제delete 삭제delete 삭제delete 실리콘 기판 상에 게이트 산화막 및 게이트 폴리실리콘층을 순차적으로 형성하는 단계;Sequentially forming a gate oxide film and a gate polysilicon layer on the silicon substrate; 상기 게이트 폴리실리콘층의 양쪽에 정렬된 소오스/드레인 영역을 형성하는 단계;Forming source / drain regions aligned on both sides of the gate polysilicon layer; 상기 소오스/드레인 영역 및 게이트 폴리실리콘층 상에 에피택셜 성장법으로 실리콘층을 형성하는 단계;Forming a silicon layer on the source / drain region and the gate polysilicon layer by epitaxial growth; 상기 실리콘층으로 일부 확장되어 높아진 소오스/드레인 영역 및 게이트 폴리실리콘층 상에 형성된 실리콘층에 아몰포스화 이온 주입을 실시하는 단계;Performing amorphous ion implantation into the silicon layer formed on the source / drain region and the gate polysilicon layer partially extended to the silicon layer; 상기 실리콘층에 몰리브덴을 이온 주입하여 후공정에서 티타늄막이 C54상의 티타늄 실리사이드층으로 상전환이 용이하게 하는 단계;Implanting molybdenum into the silicon layer to facilitate phase transition of the titanium film to the titanium silicide layer on C54 in a later step; 상기 몰리브덴이 이온 주입된 실리콘 기판의 전면에 티타늄막을 증착하고 어닐링하여 상기 티타늄막과 실리콘층의 반응에 의해 상기 게이트 폴리실리콘층 및 소오스/드레인 영역 상부에 C54상의 티타늄 실리사이드층을 형성하는 단계; 및 Depositing and annealing a titanium film on the entire surface of the silicon substrate implanted with molybdenum to form a C54 titanium silicide layer on the gate polysilicon layer and a source / drain region by reaction of the titanium film and the silicon layer; And 상기 어닐닝 공정시 반응하지 않는 티타늄막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 모스 트랜지스터의 제조 방법. Removing the titanium film that is not reacted during the annealing process. 제 4항에 있어서,The method of claim 4, wherein 상기 아몰포스화 이온 주입은 비소 또는 게르마늄을 이용하여 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법. The amorphous ion implantation method of manufacturing a MOS transistor, characterized in that performed using arsenic or germanium. 제 4항에 있어서,The method of claim 4, wherein 상기 소오스/드레인 영역 상의 실리콘층은 단결정 구조로 형성하고, 상기 게 이트 폴리실리콘층 상의 실리콘층은 폴리실리콘층 결정 구조로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법. The silicon layer on the source / drain region is formed of a single crystal structure, and the silicon layer on the gate polysilicon layer is formed of a polysilicon layer crystal structure. 삭제delete 삭제delete
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