KR100575617B1

KR100575617B1 - Drain Formation Method of Semiconductor Device

Info

Publication number: KR100575617B1
Application number: KR1020020040376A
Authority: KR
Inventors: 고창진
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2002-07-11
Filing date: 2002-07-11
Publication date: 2006-05-03
Anticipated expiration: 2022-07-11
Also published as: KR20040007791A

Abstract

제 1 도전형의 반도체기판상에 마스크공정과 식각공정에 의해 게이트산화막과 게이트를 차례로 형성하는 단계; 상기 결과물의 상부에 산화막을 형성하는 단계; 상기 게이트 양측아래의 반도체기판내에 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 상기 결과물의 상부에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층을 게이트 상면에 있는 산화막부분까지 평탄화시키는 단계; 상기 게이트 양측에 있는 폴리실리콘층부분에, 제 2 도전형의 고농도 이온주입층을 형성하기 위한 제 1 이온주입공정 및 제 2 도전형의 저농도 이온주입층을 형성하기 위한 제 2 이온주입공정을 실시하는 단계; 상기 게이트 상면에 있는 산화막 부분을 제거하는 단계; 및 상기 게이트 상면과 이온주입이 진행된 폴리실리콘층 표면에 실리사이드막을 형성하는 단계를 포함하여 구성된다.Sequentially forming a gate oxide film and a gate on the first conductive semiconductor substrate by a mask process and an etching process; Forming an oxide film on top of the resultant product; Forming a source / drain region by implanting ions into the semiconductor substrate below both sides of the gate; Forming a polysilicon layer on top of the resulting product; Planarizing the polysilicon layer to an oxide film portion on an upper surface of the gate; A first ion implantation process for forming a high concentration ion implantation layer of a second conductivity type and a second ion implantation process for forming a low concentration ion implantation layer of a second conductivity type are performed on the polysilicon layer portions on both sides of the gate. Doing; Removing a portion of an oxide layer on the gate; And forming a silicide layer on the gate upper surface and the surface of the polysilicon layer in which the ion implantation is performed.

Description

Drain forming method of semiconductor device

도 1은 종래 기술에 따른 드레인 형성공정을 도시한 단면도.1 is a cross-sectional view showing a drain forming process according to the prior art.

도 2a 내지 도 2h는 본 발명에 따른 드레인 형성공정을 도시한 공정별 단면도.2A to 2H are cross-sectional views illustrating processes of forming a drain according to the present invention.

(도면의 주요부분에 대한 부호설명)(Code description of main parts of drawing)

10 : 게이트산화막 20 : 게이트10 gate oxide film 20 gate

60 : LPTEOS 산화막 70 : 제 1 포토레지스트60: LPTEOS oxide film 70: first photoresist

80 : 소오스/드레인 영역 90 : 폴리실리콘층80: source / drain region 90: polysilicon layer

100 : 제 2 포토레지스트 110 : 제 3 포토레지스트100 second photoresist 110 third photoresist

120 : 이온주입공정 140 : N^- 이온주입층120: ion implantation process 140: N ^- ion implantation layer

150 : N⁺ 이온주입층 160 : 실리사이드150: N ⁺ ion implantation layer 160: silicide

본 발명은 반도체소자의 드레인 형성방법에 관한 것으로, 보다 상세하게는 채널길이 감소에 따른 핫 캐리어효과를 방지할 수 있는 반도체소자의 드레인 형성방법에 관한 것이다.The present invention relates to a method for forming a drain of a semiconductor device, and more particularly, to a method for forming a drain of a semiconductor device capable of preventing a hot carrier effect due to a decrease in channel length.

종래의 0.13㎛ 기술이하의 트랜지스터 제작시에는 드레인에 걸리는 높은 전장 때문에 채널의 전자의 가속, 생성등이 반복되어 충분한 에너지를 받아 가속된 전자가 게이트산화막등으로 들어가 소자를 열화시키는 핫 캐리어효과가 발생하였다.When manufacturing transistors with conventional technology below 0.13㎛, due to the high electric field applied to the drain, the acceleration and the generation of electrons in the channel are repeated, and the sufficient electrons are applied to the gate oxide film to deteriorate the device. It was.

따라서, 핫 캐리어를 방지하기 위하여 드레인에 LDD(Lightly Doped Drain)를 추가함으로써 그 농도차이를 유발하여 드레인에 걸리는 전장을 낮추는 방법이 이용되었다.Therefore, in order to prevent hot carriers, a method of lowering the electric field applied to the drain by causing a difference in concentration by adding a lightly doped drain (LDD) to the drain has been used.

그러나 도 1에 도시된 바와 같이, 소자가 0.13㎛급 이하에서는 채널길이가 짧기 때문에 드레인에 걸리는 높은 전장이 채널의 캐리어의 이동에 영향을 미쳐 핫 캐리어를 발생시키므로, LDD구조만으로는 핫 캐리어를 방지할 수 없다는 문제점이 있다. However, as shown in FIG. 1, since the channel length of the device is shorter than 0.13 占 퐉, the high electric field applied to the drain affects the carrier movement of the channel to generate hot carriers. Therefore, the LDD structure alone can prevent hot carriers. There is a problem that can not be.

또한, 소오스-드레인간의 거리가 가까워 펀치쓰루의 발생을 방지하기 위해 소오스/드레인 영역의 깊이로 고농도 도즈량의 펀치 스탑 이온주입을 하는데 있어서도, 웰 및 채널의 아랫부분이 고농도이기 때문에 도판트간의 상호작용으로 V_T (Threshold Voltage)의 제어가 쉽지 않다는 문제점이 있다.In addition, since the distance between the source and the drain is close, the dopant can be formed at the bottom of the well and the channel due to the high concentration of the dopant ion implantation at the depth of the source / drain region. There is a problem that the control of the threshold voltage (V _T ) is not easy.

따라서, 본 발명은 상기 종래기술의 제반문제점을 해결하기 위하여 안출한 것으로서, 드레인에 인가되는 고전장을 감소시켜 핫 캐리어효과를 방지할 수 있는 반도체소자의 드레인 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a drain of a semiconductor device capable of preventing the hot carrier effect by reducing the high electric field applied to the drain, to solve the problems of the prior art.

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 드레인 형성방법은 제 1 도전형의 반도체기판상에 마스크공정과 식각공정에 의해 게이트산화막과 게이트를 차례로 형성하는 단계; 상기 게이트의 상면과 측면 상에 산화막을 형성하는 단계; 상기 반도체기판의 게이트 양측에 제 2 도전형의 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계; 상기 반도체기판 상부에 상기 게이트를 덮는 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층을 게이트 상면에 있는 산화막이 노출되도록 평탄화하는 단계; 상기 게이트 양측에 있는 잔류하는 상기 폴리실리콘층에 제 2 도전형의 불순물을 고농도 및 저에너지와 저농도 및 고에너지로 각각 이온 주입하여 상기 소오스/드레인 영역과 접촉하는 하부에 저농도영역을 상부에 고농도영역을 형성하는 단계; 상기 게이트 상면에 있는 산화막 부분을 제거하는 단계; 및 상기 게이트 상면과 이온주입이 진행된 상기 고농도영역의 표면에 실리사이드막을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of forming a drain of a semiconductor device, the method comprising: sequentially forming a gate oxide film and a gate on a first conductive semiconductor substrate by a mask process and an etching process; Forming an oxide film on the top and side surfaces of the gate; Forming a source / drain region by ion implanting impurities of a second conductivity type into both sides of a gate of the semiconductor substrate; Forming a polysilicon layer covering the gate on the semiconductor substrate; Planarizing the polysilicon layer to expose an oxide layer on an upper surface of the gate; High concentration, low energy, low concentration, and high energy are ion-implanted into the remaining polysilicon layers on both sides of the gate, respectively, so that a low concentration region is placed at the bottom and a high concentration region is at the top. Forming; Removing a portion of an oxide layer on the upper surface of the gate; And forming a silicide film on the upper surface of the gate and the surface of the high concentration region where ion implantation is performed.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명에 따른 드레인 형성공정을 도시한 공정별 단면 도이다.2A to 2H are cross-sectional views illustrating processes of forming a drain according to the present invention.

도 2a에 도시된 바와 같이, 마스크공정과 식각공정에 의해 게이트 산화막(10)과 게이트(20)를 형성한다.As shown in FIG. 2A, the gate oxide film 10 and the gate 20 are formed by a mask process and an etching process.

그후, 도 2b에 도시된 바와 같이, 1000∼2000Å 두께 정도의 LPTEOS 산화막(60)을 형성한 후 포토마스킹 작업을 하여 게이트(20) 위에 포토레지스트(70)를 형성한다.Thereafter, as shown in FIG. 2B, an LPTEOS oxide film 60 having a thickness of about 1000 to 2000 μs is formed and then photomasked to form a photoresist 70 on the gate 20.

그 다음 도 2c에 도시된 바와 같이, 도 2b의 제 1 포토레지스트(70)로 건식식각을 실시하여 액티브 영역의 상기 LPTEOS 산화막(60)을 제거한 후 이온주입을 실시하여 소오스/드레인영역(80)을 형성한다. 상기 제 1 포토레지스트(70) 제거 후에는 그 결과물의 상부에 폴리실리콘층(90)을 형성한다. 그런 다음에, 포토레지스트 에치백을 위해 상기 폴리실리콘층(90)의 상부에 다시 제 2 포토레지스트(100)를 형성한다.Next, as shown in FIG. 2C, dry etching is performed on the first photoresist 70 of FIG. 2B to remove the LPTEOS oxide layer 60 in the active region, followed by ion implantation to perform source implantation. To form. After removing the first photoresist 70, a polysilicon layer 90 is formed on the resultant. Then, second photoresist 100 is again formed on top of the polysilicon layer 90 for photoresist etch back.

이어서, 도 2d에 도시된 바와 같이, 상기 제 2 포토레지스트(100)과 폴리실리콘층(90)의 식각비가 1:1 정도되게 포토레지스트 에치백공정을 진행하면, 게이트(20) 위의 폴리실리콘층(90)을 제거하여 평탄화된 폴리실리콘층(90)을 얻을 수 있다. Subsequently, as shown in FIG. 2D, when the photoresist etchback process is performed such that the etch ratio of the second photoresist 100 and the polysilicon layer 90 is about 1: 1, the polysilicon on the gate 20 is formed. The layer 90 may be removed to obtain a planarized polysilicon layer 90.

그 다음, 도 2e에 도시된 바와 같이, 그 결과물의 상부에 다시 제 3 포토레지스트(110)를 형성한후, 마스크공정을 진행하여 게이트(20) 위에만 제 3 포토레지스트(110)를 잔류시킨다.Next, as shown in FIG. 2E, after forming the third photoresist 110 again on the resultant, the mask process is performed to leave the third photoresist 110 only on the gate 20. .

그후 도 2f에서와 같이, 제 3 포토레지스트(110)를 마스크로 하여 두 종류의 이온주입공정(120)을 실시한다. 즉, 동일한 도판트로 고에너지·저도즈량의 이온주입공정과 저에너지·고도즈량의 이온주입공정을 실시하면, 도 2g와 같이 도핑레벨이 서로 다른 2개의 폴리실리콘층이 형성된다. Thereafter, as shown in FIG. 2F, two types of ion implantation processes 120 are performed using the third photoresist 110 as a mask. That is, when the high energy and low dose ion implantation step and the low energy and high dose amount ion implantation step are performed using the same dopant, two polysilicon layers having different doping levels are formed as shown in FIG. 2G.

즉, 상부에는 N⁺ 도핑의 폴리실리콘층(150)이 형성되고, 하부에는 N^- 도핑의 폴리실리콘층(140)이 형성된다. 최종적으로, N⁺/N^- 이온주입층(155)이 적층구조로 형성된다.That is, the N ⁺ doped polysilicon layer 150 is formed on the upper portion, and the N ^- doped polysilicon layer 140 is formed on the lower portion. Finally, the N ⁺ / N ⁻ ion implantation layer 155 is formed in a stacked structure.

높은 전장이 걸리는 N⁺영역을 게이트(20) 옆에 형성하고 소오스/드레인영역(80)에는 N⁺ 영역 보다 낮은 도핑을 유지하게 되면, Vdd가 걸릴 때 도핑 레벨의 차이로 전압강하가 일어나 실제 드레인에 걸리는 전장은 많이 낮아져 채널의 길이가 짧아져도 핫 캐리어 발생을 방지할 수 있어 0.13㎛ 기술 이하 트랜지스터 설계가 가능하게 된다.If a high electric field of N ⁺ is formed next to the gate 20 and the doping of the source / drain region 80 is lower than that of the N ⁺ region, a voltage drop occurs due to the difference in the doping level when Vdd is applied to the actual drain. The electric field applied to the circuit is much lowered, so that hot carriers can be prevented even if the channel length is shortened, which enables the design of transistors having a technology of 0.13 µm or less.

다음에는 도 2h에 도시된 바와 같이, 상기 게이트(20) 위의 상기 LPTEOS 산화막(60)을 제거한 후에는 실리사이드공정을 진행하여 상기 게이트(20) 위에 실리사이드(160)를 형성한다.Next, as shown in FIG. 2H, after removing the LPTEOS oxide layer 60 on the gate 20, a silicide process is performed to form the silicide 160 on the gate 20.

상술한 바와 같이, 본 발명은 소오스/드레인영역에서는 이온주입농도를 낮추고 N⁺/N^-이온주입층을 적층시킴으로써 0.13㎛ 기술이하에서도 핫 캐리어를 방지할 수 있다.As described above, the present invention can prevent hot carriers even under 0.13 mu m technology by lowering the ion implantation concentration in the source / drain regions and stacking the N ⁺ / N ^- ion implantation layer.

또한, 게이트 측벽에 N⁺ 이온주입층을 격리 형성함으로써 채널 아랫부분의 고농도의 펀치스탑이온주입 대신에 저농도의 펀치스탑이온주입을 실시할 수 있기 때문에 채널 아랫부분의 도판트 농도가 낮아져 V_T 조절을 용이하게 수행할 수 있다. Further, by forming isolated N ⁺ ion-implanted layer on the gate side wall it is possible to carry out a punch-stop ion implantation at a low concentration to a high concentration, instead of the punch-stop ion implantation of the channel bottom of the dopant concentration of the channel bottom of the low V _T control Can be easily performed.

이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.

Claims

Sequentially forming a gate oxide film and a gate on the first conductive semiconductor substrate by a mask process and an etching process;

Forming an oxide film on the top and side surfaces of the gate;

Forming a source / drain region by ion implanting impurities of a second conductivity type into both sides of a gate of the semiconductor substrate;

Forming a polysilicon layer covering the gate on the semiconductor substrate;

Planarizing the polysilicon layer to expose an oxide layer on an upper surface of the gate;

High concentration, low energy, low concentration, and high energy are ion-implanted into the remaining polysilicon layers on both sides of the gate, respectively, so that a low concentration region and a high concentration region are disposed at the bottom contacting the source / drain regions. Forming;

Removing a portion of an oxide layer on the upper surface of the gate; And

And forming a silicide film on the upper surface of the gate and the surface of the high concentration region where ion implantation has been performed.

The semiconductor device of claim 1, wherein the planarizing of the polysilicon layer comprises applying a photoresist on the polysilicon layer and etching back such that the etch ratio of the polysilicon layer and the photoresist is 1: 1. Method of forming a drain.

delete

2. The method of forming a drain of a semiconductor device according to claim 1, wherein said oxide film is formed to a thickness of about 1000 to 2000 microns in order to isolate said gate and said high concentration / low concentration ion implantation layer of said second conductivity type.