KR100565730B1

KR100565730B1 - Video / Graphics Processor for Set Top Box of Digital TV

Info

Publication number: KR100565730B1
Application number: KR1019990009448A
Authority: KR
Inventors: 조덕호
Original assignee: 엘지전자 주식회사
Priority date: 1999-03-19
Filing date: 1999-03-19
Publication date: 2006-03-29
Anticipated expiration: 2019-03-19
Also published as: KR20000060826A

Abstract

디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서는 비디오 데이터와 그래픽 데이터를 효과적으로 처리하도록 하기 위한 것으로서, 엠펙-2 디코더로부터 입력되는 비디오신호를 분리한 후 이를 인터페이스하는 디지털 비디오 인터페이스부와, 상기 디지털 비디오 인터페이스부의 신호를 스케일링(scaling), 줌잉(zooming), 마스킹(masking)하여 출력하는 비디오 프로세서와, 메인 버스 인터페이스를 지원하고, 메인 버스와 인터널 버스간의 인터페이스를 제공하며, cpu에서 전달되는 그래픽 정보와 텍스트정보를 그래픽 프로세서로 전달하는 버스 인터페이스부와, 상기 버스 인터페이스부에서 인터페이스된 그래픽 데이터와 텍스트 정보를 실제 디스플레이할 수 있는 형태로 처리하는 그래픽 프로세서와, 상기 비디오 프로세서와 그래픽 프로세서의 출력 데이터를 메모리에 저장하고 필요로하는 데이터를 비디오/그래픽 데이터 프로세싱부로 출력하는 메모리 인터페이스부와, 상기 메모리 인터페이스부에서 인터페이스된 데이터를 서로 다른 영역에 저장하는 메모리와, 상기 메모리에 저장되었다가 출력된 비디오 데이터 및 그래픽 데이터와 커서(cursor)를 오버레이하거나 일부만 겹치게하거나 알파 블렌딩(Alpha blending)하는 비디오/그래픽 데이터 프로세싱부와, 상기 비디오/그래픽 데이터 프로세싱부의 신호를 그에 상응하는 아날로그 신호로 변환하는 비디오 디지털/아날로그 변환부로 구성되는데 그 요지가 있다.The video / graphics processor for Set-Top Box of Digital TV is to effectively process the video data and the graphic data, and separates the video signal input from the MPEG-2 decoder and interfaces it. It supports a digital video interface unit, a video processor for scaling, zooming, masking and outputting signals of the digital video interface unit, and a main bus interface, and an interface between a main bus and an internal bus. A bus interface unit configured to transfer graphic information and text information transmitted from a cpu to a graphic processor, a graphic processor processing the graphic data and text information interfaced by the bus interface unit in a form capable of actually displaying the graphic processor; Video processor and graphics A memory interface for storing the output data of the processor in the memory and outputting the required data to the video / graphic data processing unit, a memory for storing the data interfaced by the memory interface in different areas, and a memory Video / graphic data processing unit for overlaying, partially overlapping or alpha blending the output video data and graphic data with a cursor, and converting the signal of the video / graphic data processing unit into a corresponding analog signal. It consists of a video digital to analog converter, which has a gist.

비디오/그래픽 프로세서Video / Graphics Processor

Description

Video / graphics processor using set-top box in digital TV}

도 1 은 종래 기술에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오 프로세서를 나타낸 도면1 illustrates a video processor for a set-top box of a digital TV according to the prior art.

도 2 는 종래 기술에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 그래픽 프로세서를 나타낸 도면2 is a diagram illustrating a graphic processor for a set-top box of a digital TV according to the prior art.

도 3 은 본 발명에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서의 일실시예를 나타낸 도면3 is a diagram illustrating an embodiment of a video / graphics processor for a set-top box of a digital TV according to the present invention.

도 4 는 도 3 의 제 1 및 제 2 디지털 비디오 인터페이스부 및 제 1 및 제 2 비디오 프로세서의 상세 구성을 나타낸 도면FIG. 4 is a diagram illustrating a detailed configuration of the first and second digital video interface units and the first and second video processors of FIG. 3.

도 5 는 도 3 의 그래픽 프로세서 및 버스 인터페이스부의 상세 구성을 나타낸 도면5 is a diagram illustrating a detailed configuration of a graphic processor and a bus interface unit of FIG. 3;

도 6 은 도 3 의 비디오/그래픽 데이터 프로세싱부 및 비디오 디지털/아날로그 변환부의 상세 구성을 나타낸 도면FIG. 6 is a diagram illustrating a detailed configuration of a video / graphic data processing unit and a video digital / analog converter of FIG. 3.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

101 : 제 1 디지털 비디오 인터페이스부 102 : 제 1 비디오 프로세서101: first digital video interface unit 102: first video processor

103 : 제 2 디지털 비디오 인터페이스부 104 : 제 2 비디오 프로세서103: second digital video interface unit 104: second video processor

105 : 오디오 코덱 106 : 디지털 오디오 제어부105: audio codec 106: digital audio control unit

107 : 버스 인터페이스부 108 : 그래픽 프로세서107: bus interface 108: graphics processor

109 : 메모리 인터페이스부 110 : 메모리109: memory interface unit 110: memory

111 : 비디오/그래픽 데이터 프로세싱부111: video / graphic data processing unit

112 : 비디오 디지털/아날로그 변환부 113 : 동기 신호 발생부112: video digital / analog converter 113: sync signal generator

114 : 수정 발진기 115 : 위상 동기 루프114: crystal oscillator 115: phase locked loop

본 발명은 디지털 티브이(Digital TV)에 관한 것으로, 특히 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to digital TVs, and more particularly, to a video / graphics processor for set-top boxes of digital TVs.

이하, 종래 기술에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a video / graphics processor for a set-top box of a digital TV according to the prior art will be described with reference to the accompanying drawings.

도 1 은 종래 기술에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오 프로세서를 나타낸 도면으로, 입력되는 신호를 엠펙 디코드하여 Y, Cr, Cb 데이터를 출력하는 엠펙 디코더(1)와, 상기 엠펙 디코더(1)에서 출력된 Y, Cr, Cb 데이터를 처리하여 출력하는 비디오 프로세서(2)와, 상기 비디오 프로세서(2)에서 처리된 데이터를 저장하는 메모리(3)와, 상기 비디오 프로세서(2)의 제어신호에 따라 재생되는 화면을 디스플레이하는 모니터(4)로 구성된다.1 is a diagram illustrating a video processor for a set-top box of a digital TV according to the prior art. An MPEG decoder (1) which MPEG-decodes an input signal and outputs Y, Cr, and Cb data (1). ), A video processor (2) for processing and outputting Y, Cr, and Cb data output from the MPEG decoder (1), a memory (3) for storing the data processed by the video processor (2), and And a monitor 4 for displaying a screen reproduced according to the control signal of the video processor 2.

상기 비디오 프로세서(2)는 상기 엠펙 디코더(1)에서 출력된 Y, Cr, Cb 데이터의 레이트 및 포맷을 변환하는 레이트/포맷 변환부(2a)와, 상기 레이트/포맷 변환부(2a)에서 변환된 신호에 따라 재생되는 화면을 제어하는 디스플레이 제어부(2b)와, 상기 디스플레이 제어부(2b)의 신호에 따른 문자를 프레임 버퍼(미도시)에 저장하는 OSD(On Screen Display) 제어부(2c)와, 상기 레이트/포맷 제어부(2a), 디스플레이 제어부(2b) 및 OSD 제어부(2c)의 신호를 저장하기 위한 제어신호를 출력하는 메모리 제어부(2d)와, 상기 엠펙 디코더(1)에서 출력된 Y, Cr, Cb 데이터를 R, G, B 데이터로 변환하는 칼라 공간 변환부(2e)와, 상기 칼라 공간 변환부(2e)에서 변환된 R, G, B 데이터를 저장하는 룩업 테이블(2f)과, 상기 룩업 테이블(2f)을 참조하여 상기 칼라 공간 변환부(2e)에서 변환된 R, G, B 데이터를 아날로그 신호로 변환하는 디지털/아날로그 변환부(2g)와, 상기 칼라 공간 변환부(2e)에서 변환된 R, G, B 데이터와 디스플레이 동기를 일치시키기 위한 싱크를 발생하는 싱크 발생부(2h)로 구성된다.The video processor 2 converts the rate / format converter 2a for converting the rate and format of the Y, Cr, and Cb data output from the MPEG decoder 1, and the rate / format converter 2a. A display control unit 2b for controlling a screen to be reproduced according to the received signal, an OSD (On Screen Display) control unit 2c for storing a character according to the signal of the display control unit 2b in a frame buffer (not shown), A memory control unit 2d for outputting a control signal for storing signals of the rate / format control unit 2a, the display control unit 2b, and the OSD control unit 2c; and Y, Cr output from the MPEG decoder 1; A color space conversion unit 2e for converting Cb data into R, G, and B data, a lookup table 2f for storing R, G, and B data converted in the color space conversion unit 2e, and R, G, and B data converted by the color space conversion unit 2e with reference to the lookup table 2f Digital-to-analog converter 2g for converting a signal into an analog signal, and a sink generator 2h for generating a sync for synchronizing display synchronization with the R, G, and B data converted by the color space converter 2e. It consists of.

도 2 는 종래 기술에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 그래픽 프로세서를 나타낸 도면으로, 비디오 신호를 인터페이스하기 위한 엑스터널 비디오 포트 인터페이스부(11)와, 상기 엑스터널 비디오 포트 인터페이스부(11)에서 인터페이스된 비디오 신호를 임시 저장하는 비디오 포트 피포(Video port FIFO)(12)와, 호스트 버스를 통해 입력되는 그래픽 신호를 제어하기 위한 CPU 인터페이스부(13)와, 상기 CPU 인터페이스부(13)의 신호를 저장하는 CPU 라이트 버퍼(CPU write buffer)(14)와, 상기 CPU 라이트 버퍼(CPU write buffer)(14)에서 인출된 그래픽 신호를 제어하는 그래픽 제어부(15)와, 상기 비디오 포트 피포(12)에 저장된 비디오 신호를 시퀀스 처리하거나 상기 그래픽 제어부(15)의 그래픽 제어신호를 중재 및 비트 블리팅하는 메모리 제어부(16)와, 상기 메모리 제어부(16)에서 인출된 비디오 및 그래픽 신호를 제어신호에 따라 디스플레이하기 위해 임시 저장하는 디스플레이 피포(display FIFO)(17)와, 커서를 제어하는 커서 제어부(18)와, 상기 커서 제어부(18)로 CRT 제어신호를 출력하고 수평/수직 동기신호를 출력하는 CRT 제어부(19)와, 상기 커서 제어부(18)의 커서 제어신호에 따라 속성을 제어하는 속성 제어부(20)와, 상기 디스플레이 피포(17)의 비디오 및 그래픽 신호의 칼라 공간 영역을 변환하는 칼라 공간 변환부(21)와, 상기 속성 제어부(20)의 제어신호에 따라 CRT상의 커서의 이동을 제어하는 커서(22)와, 상기 칼라 공간 변환부(21)에서 칼라 공간이 변환된 비디오 및 그래픽 신호를 저장하는 파레트 테이블(23)과, 상기 파레트 테이블(23)에 저장된 비디오 및 그래픽 신호를 인출하여 그에 상응하는 아날로그 신호로 변환하는 디지털/아날로그 변환부(24)와, 기준 주파수를 발생하는 기준 주파수 발생부(25)와, 상기 기준 주파수 발생부(25)에서 발생된 기준 주파수에 따라 듀얼 주파수(MCLK, VCLK)를 합성하는 듀얼 주파수 합성부(26)로 구성된다.FIG. 2 is a diagram illustrating a graphic processor for a set-top box of a digital TV according to the prior art, and includes an X tunnel video port interface unit 11 for interfacing a video signal, and the X tunnel. A video port FIFO 12 for temporarily storing a video signal interfaced by the video port interface unit 11, a CPU interface unit 13 for controlling a graphic signal input through a host bus, and A CPU write buffer 14 for storing signals of the CPU interface unit 13, a graphic control unit 15 for controlling graphic signals drawn out from the CPU write buffer 14, and And a memory controller 16 for sequencing the video signal stored in the video port pico 12 or arbitrating and bit-blitting the graphic control signal of the graphic controller 15. Display FIFO 17 for temporarily storing the video and graphic signals drawn by the controller 16 in accordance with a control signal, a cursor controller 18 for controlling a cursor, and the cursor controller 18 A CRT control unit 19 for outputting a CRT control signal and a horizontal / vertical synchronization signal, a property control unit 20 for controlling a property according to a cursor control signal of the cursor control unit 18, and the display pico A color space conversion unit 21 for converting a color space region of the video and graphic signals of the video signal 17), a cursor 22 for controlling the movement of the cursor on the CRT according to the control signal of the attribute control unit 20, and the color. In the spatial converter 21, a pallet table 23 for storing video and graphic signals having color spaces converted therefrom, and an analog signal corresponding to the video and graphic signals stored in the pallet table 23 are extracted. A dual frequency (MCLK, VCLK) is synthesized according to the digital / analog converter 24 for converting, the reference frequency generator 25 for generating a reference frequency, and the reference frequency generated by the reference frequency generator 25. It consists of a dual frequency synthesizer 26.

상기 메모리 제어부(16)는 상기 비디오 포트 피포(12)에 저장된 신호를 인출하여 순차적으로 제어하는 메모리 시퀀서(16a)와, 상기 그래픽 제어부(15)의 제어신호에 따라 그래픽 신호를 중재하는 메모리 어비트레이터(16b)와, 상기 그래픽 ㅈ제어부(15)의 신호를 비트 블리팅하는 비트 블리터(16c)로 구성된다.The memory controller 16 is a memory sequencer 16a for fetching and sequentially controlling signals stored in the video port pico 12, and a memory abit for arbitrating a graphics signal according to a control signal of the graphics controller 15. And a bit blitter 16c for bit blitting the signal of the graphic controller 15.

이와 같이 구성된 종래 기술에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The operation of a video / graphics processor for a set-top box of a digital TV according to the related art configured as described above will be described in detail with reference to the accompanying drawings.

먼저, 도 1 을 참조하여 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오 프로세서의 동작에 대하여 설명하면 다음과 같다.First, an operation of a video processor for a set-top box of a digital TV will be described with reference to FIG. 1.

엠펙 디코더(1)는 입력되는 신호를 엠펙 디코드하여 Y, Cr, Cb 데이터를 출력한다.The MPEG decoder 1 MPEG-decodes an input signal and outputs Y, Cr, and Cb data.

그러면 비디오 프로세서(2)는 상기 엠펙 디코더(1)에서 출력된 Y, Cr, Cb 데이터를 처리하여 출력한다.Then, the video processor 2 processes and outputs Y, Cr, and Cb data output from the MPEG decoder 1.

즉, 비디오 프로세서(2)내 레이트/포맷 변환부(2a)는 상기 엠펙 디코더(1)에서 출력된 Y, Cr, Cb 데이터의 레이트 및 포맷을 변환하여 그 결과신호를 출력한다.That is, the rate / format converter 2a in the video processor 2 converts the rate and format of the Y, Cr, and Cb data output from the MPEG decoder 1 and outputs the resultant signal.

그러면 디스플레이 제어부(2b)는 상기 레이트/포맷 변환부(2a)에서 변환된 신호에 따라 재생되는 화면을 제어한다.The display control unit 2b then controls the screen to be reproduced according to the signal converted by the rate / format converter 2a.

이어 OSD(On Screen Display) 제어부(2c)는 상기 디스플레이 제어부(2b)의 신호에 따른 문자를 프레임 버퍼에 저장한다.Subsequently, the OSD control unit 2c stores the character according to the signal of the display control unit 2b in the frame buffer.

이에 따라 메모리 제어부(2d)는 상기 레이트/포맷 제어부(2a), 디스플레이 제어부(2b) 및 OSD 제어부(2c)의 신호를 저장하기 위한 제어신호를 출력한다.Accordingly, the memory controller 2d outputs a control signal for storing signals of the rate / format controller 2a, the display controller 2b, and the OSD controller 2c.

또한, 칼라 공간 변환부(2e)는 상기 엠펙 디코더(1)에서 출력된 Y, Cr, Cb 데이터를 R, G, B 데이터로 변환하여 그 결과신호를 출력한다.Also, the color space converter 2e converts the Y, Cr, and Cb data output from the MPEG decoder 1 into R, G, and B data, and outputs the resultant signal.

그러면 룩업 테이블(2f)은 상기 칼라 공간 변환부(2e)에서 변환된 R, G, B 데이터를 저장한다.The lookup table 2f then stores the R, G, and B data converted by the color space converter 2e.

이에 따라 디지털/아날로그 변환부(2g)는 상기 룩업 테이블(2f)을 참조하여 상기 칼라 공간 변환부(25)에서 변환된 R, G, B 데이터를 아날로그 신호로 변환하여 그 결과신호를 출력한다.Accordingly, the digital / analog converter 2g converts the R, G, and B data converted by the color space converter 25 into an analog signal with reference to the lookup table 2f and outputs the resultant signal.

그리고 싱크 발생부(2h)는 상기 칼라 공간 변환부(2e)에서 변환된 R, G, B 데이터와 디스플레이 동기를 일치시키기 위한 싱크를 발생한다.The sink generator 2h generates a sink for synchronizing display synchronization with the R, G, and B data converted by the color space converter 2e.

한편, 메모리(3)는 상기 비디오 프로세서(2)에서 처리된 데이터를 저장한다.On the other hand, the memory 3 stores the data processed by the video processor 2.

그리고 모니터(4)는 상기 비디오 프로세서(2)의 제어신호에 따라 재생되는 화면을 디스플레이한다.The monitor 4 displays a screen reproduced according to the control signal of the video processor 2.

다음으로, 도 2 를 참조하여 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오 프로세서의 동작에 대하여 설명하면 다음과 같다.Next, an operation of a video processor for a set-top box of a digital TV will be described with reference to FIG. 2.

비디오 포트 인터페이스부(11)는 입력되는 비디오 신호를 인터페이스한다.The video port interface unit 11 interfaces an input video signal.

그러면 비디오 포트 피포(Video port FIFO)(12)는 상기 비디오 포트 인터페이스부(11)에서 인터페이스된 비디오 신호를 임시 저장한다.The video port FIFO 12 then temporarily stores the video signal interfaced by the video port interface 11.

또한, CPU 인터페이스부(13)는 호스트 버스를 통해 입력되는 그래픽 신호를 제어한다.In addition, the CPU interface unit 13 controls graphic signals input through the host bus.

그러면 CPU 라이트 버퍼(CPU write buffer)(14)는 상기 CPU 인터페이스부(13)의 신호를 저장한다.The CPU write buffer 14 then stores the signal of the CPU interface unit 13.

이어 그래픽 제어부(15)는 상기 CPU 라이트 버퍼(CPU write buffer)(14)에서 인출된 그래픽 신호를 제어한다.The graphic controller 15 then controls the graphic signal drawn from the CPU write buffer 14.

이와 같은 상태에서 메모리 제어부(16)는 상기 비디오 포트 피포(12)에 저장된 비디오 신호를 시퀀스 처리하거나 상기 그래픽 제어부(15)의 그래픽 제어신호를 중재 및 비트 블리팅한다.In this state, the memory controller 16 may process the video signal stored in the video port pico 12 or arbitrate and bit blit the graphic control signal of the graphic controller 15.

즉 메모리 제어부(16)내 메모리 시퀀서(16a)는 상기 비디오 포트 피포(12)에 저장된 신호를 인출하여 순차적으로 제어한다.In other words, the memory sequencer 16a in the memory control unit 16 draws out the signals stored in the video port pico 12 and sequentially controls them.

아울러 메모리 어비트레이터(16b)는 상기 그래픽 제어부(15)의 제어신호에 따라 그래픽 신호를 중재한다.In addition, the memory arbiter 16b arbitrates the graphic signal according to the control signal of the graphic controller 15.

그리고 비트 블리터(16c)는 상기 그래픽 제어부(15)의 신호를 비트 블리팅한다.The bit blitter 16c bit blit the signal of the graphic controller 15.

이에 따라 디스플레이 피포(display FIFO)(17)는 상기 메모리 제어부(16)에서 인출된 비디오 및 그래픽 신호를 제어신호에 따라 디스플레이하기 위해 임시 저장한다.Accordingly, the display FIFO 17 temporarily stores the video and graphic signals drawn out from the memory control unit 16 in order to display the control signals.

아울러 커서 제어부(18)는 커서를 제어하기 위한 신호를 출력한다.In addition, the cursor controller 18 outputs a signal for controlling the cursor.

한편, CRT 제어부(19)는 상기 커서 제어부(18)로 CRT 제어신호를 출력하고 수평/수직 동기신호를 출력한다.Meanwhile, the CRT control unit 19 outputs a CRT control signal to the cursor control unit 18 and outputs a horizontal / vertical synchronization signal.

그러면 속성 제어부(20)는 상기 커서 제어부(19)의 커서 제어신호에 따라 속성을 제어하기 위한 신호를 출력한다. Then, the attribute controller 20 outputs a signal for controlling the attribute according to the cursor control signal of the cursor controller 19.

아울러 칼라 공간 변환부(21)는 상기 디스플레이 피포(17)의 비디오 및 그래픽 신호의 칼라 공간 영역을 변환하여 그 결과신호를 출력한다.In addition, the color space converter 21 converts a color space region of the video and graphic signals of the display cover 17 and outputs the resultant signal.

이에 따라 커서(22)는 상기 속성 제어부(20)의 제어신호에 따라 CRT상의 커서의 이동을 제어한다.Accordingly, the cursor 22 controls the movement of the cursor on the CRT according to the control signal of the attribute control unit 20.

그리고 파레트 테이블(23)은 상기 칼라 공간 변환부(21)에서 칼라 공간이 변환된 비디오 및 그래픽 신호를 저장한다.The pallet table 23 stores video and graphic signals obtained by converting the color space in the color space converter 21.

그러면 디지털/아날로그 변환부(24)는 상기 파레트 테이블(23)에 저장된 비디오 및 그래픽 신호를 인출하여 그에 상응하는 아날로그 신호로 변환하여 R, G, B 신호를 출력한다.The digital / analog converter 24 then extracts the video and graphics signals stored in the pallet table 23, converts them into analog signals corresponding thereto, and outputs R, G, and B signals.

또한, 기준 주파수 발생부(25)는 기준 주파수를 발생한다.In addition, the reference frequency generator 25 generates a reference frequency.

그러면 듀얼 주파수 합성부(26)는 상기 기준 주파수 발생부(25)에서 발생된 기준 주파수에 따라 듀얼 주파수(MCLK, VCLK)를 합성하여 출력한다.Then, the dual frequency synthesizer 26 synthesizes and outputs the dual frequencies MCLK and VCLK according to the reference frequency generated by the reference frequency generator 25.

이러한 종래 기술에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오 프로세서에 있어서는 비디오데이터는 효율적으로 처리할 수 있으나, 향후 다양한 부가 기능이 그래픽 화면으로 디스플레이될 것으로 예상되는 디지털 티브이에서는 그래픽 데이터를 효율적으로 처리하는데 문제가 있다.In the video processor for a set-top box of a digital TV according to the related art, video data can be efficiently processed, but various additional functions are expected to be displayed on a graphic screen in the future. There is a problem in processing graphic data efficiently.

그리고 종래 기술에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오 프로세서에 있어서는 PIP(Picture In Picture) 기능을 효과적으로 지원하기 위해서는 하나의 비디오 입력을 지원하기 때문에 다수개의 비디오 입력을 처리할 수 없는 문제점도 있다.In order to effectively support a picture in picture (PIP) function in a conventional video processor for a digital TV set-top box, a plurality of video inputs are required. Some problems cannot be handled.

또한, 종래 기술에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 그래픽 프로세서에 있어서는 HD급의 비디오 데이터는 처리할 수 없으며, 비디오 포트 하나만을 지원하기 때문에 다수개의 비디오 포트에 따른 다수개의 비디오 신호를 처리할 수 없는 문제점이 있다.In addition, in the graphic processor for a set-top box of a digital TV according to the prior art, HD video data cannot be processed and only one video port is supported. There is a problem in that a plurality of video signals cannot be processed.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 비디오 데이터와 그래픽 데이터를 효과적으로 처리하도록 한 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and provides a video / graphics processor for a set-top box of a digital TV that effectively processes video data and graphic data. There is a purpose.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서의 특징은, 엠펙-2 디코더로부터 입력되는 비디오신호를 분리한 후 이를 인터페이스하는 디지털 비디오 인터페이스부와, 상기 디지털 비디오 인터페이스부의 신호를 스케일링(scaling), 줌잉(zooming), 마스킹(masking)하여 출력하는 비디오 프로세서와, 메인 버스 인터페이스를 지원하고, 메인 버스와 인터널 버스간의 인터페이스를 제공하며, CPU에서 전달되는 그래픽 정보와 텍스트정보를 그래픽 프로세서로 전달하는 버스 인터페이스부와, 상기 버스 인터페이스부에서 인터페이스된 그래픽 데이터와 텍스트 정보를 실제 디스플레이할 수 있는 형태로 처리하는 그래픽 프로세서와, 상기 비디오 프로세서와 그래픽 프로세서의 출력 데이터를 메모리에 저장하고 필요로하는 데이터를 비디오/그래픽 데이터 프로세싱부로 출력하는 메모리 인터페이스부와, 상기 메모리 인터페이스부에서 인터페이스된 데이터를 서로 다른 영역에 저장하는 메모리와, 상기 메모리에 저장되었다가 출력된 비디오 데이터 및 그래픽 데이터와 커서(cursor)를 오버레이하거나 일부만 겹치게하거나 알파 블렌딩(Alpha blending)하는 비디오/그래픽 데이터 프로세싱부와, 상기 비디오/그래픽 데이터 프로세싱부의 신호를 그에 상응하는 아날로그 신호로 변환하는 비디오 디지털/아날로그 변환부로 구성되는데 있다.A feature of the video / graphics processor for a set-top box of a digital TV according to the present invention for achieving the above object is that after separating the video signal input from the MPEG-2 decoder A digital video interface for interfacing, a video processor for scaling, zooming, masking, and outputting signals of the digital video interface, a main bus interface, and a main bus and an internal bus A bus interface unit which provides an interface and transfers graphic information and text information transferred from a CPU to a graphic processor, a graphic processor which processes graphic data and text information interfaced by the bus interface unit in a form that can be actually displayed; Output data of the video processor and the graphics processor A memory interface for storing the data stored in the memory and outputting necessary data to the video / graphic data processing unit, a memory for storing the data interfaced by the memory interface in different areas, A video / graphic data processing unit for overlaying, partially overlapping or alpha blending the video data and graphic data with a cursor, and a video digital converting a signal of the video / graphic data processing unit into a corresponding analog signal. It consists of an analog converter.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서의 다른 특징은, 입력되는 신호를 오디오 신호로 변환하여 출력하는 오디오 코덱과, 돌비 AC-3 디코더로부터 입력되는 디지털 오디오 데이터 또는 상기 오디오 코덱에서 변환된 신호를 제어하는 디지털 오디오 제어부로 더 포함하여 구성되는데 있다.Another feature of the set-top box video / graphics processor of a digital TV according to the present invention for achieving the above object is an audio codec for converting an input signal into an audio signal and outputting it. And a digital audio control unit for controlling the digital audio data input from the Dolby AC-3 decoder or the signal converted by the audio codec.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서의 또다른 특징은, 상기 비디오 프로세서, 및 그래픽 프로세서의 신호에 따라 수직/수평 동기신호를 발생하는 동기 신호 발생부와, 기준 주파수를 발생하는 수정 발진기와, 상기 수정 발진기의 기준 주파수에 따라 메모리 액세스용 클럭과 비디오 인터페이스용 클럭을 발생하는 위상 동기 루프를 더 포함하여 구성되는데 있다.Another feature of the video / graphics processor for a set-top box of a digital TV according to the present invention for achieving the above object is a vertical according to the signal of the video processor and the graphics processor. And a synchronous signal generator for generating a horizontal synchronization signal, a crystal oscillator for generating a reference frequency, and a phase locked loop for generating a clock for memory access and a clock for a video interface according to the reference frequency of the crystal oscillator. It is.

상기 디지털 비디오 인터페이스부는 PIP 기능을 효과적으로 처리하기 위해 2개로 구성되고, 각각의 디지털 비디오 인터페이스부는 입력되는 비디오 데이터로부 터 순수 비디오 데이터와 싱크 관련 정보 및 VBI(Vertical Blanking Intervnal)와 같은 다른 데이터를 분리하는 비디오 데이터 분리부와, 상기 비디오 데이터 분리부에서 분리된 싱크 관련 정보 및 VBI(Vertical Blanking Internal)와 같은 다른 데이터를 메인 버스에 연결된 중앙 처리장치로 인터페이스하는 인터널 버스 인터페이스부를 포함하여 각각 구성되는데 또다른 특징이 있다.The digital video interface unit is configured in two to effectively process the PIP function, and each digital video interface unit separates pure video data, sink related information, and other data such as VBI (Vertical Blanking Intervnal) from the input video data. And an internal bus interface unit for interfacing the sync related information separated from the video data separator and other data such as VBI (Vertical Blanking Internal) to a central processing unit connected to the main bus. There is another feature.

상기 비디오 프로세서는 상기 디지털 비디오 인터페이스부에서 각각 출력된 비디오 데이터를 스케일링 팩터(Scaling Factor) 또는 줌잉 팩터(Zooming Factor)에 따라 스케일링 또는 줌잉하여 출력하는 비디오 데이터 스케일링 및 줌잉(Video Data Scaling & Zooming)부와, 상기 비디오 데이터 스케일링 및 줌잉(Video Data Scaling & Zooming)부에서 출력된 신호를 제어신호에 따라 비디오 입력 파이프라인에 저장한 후 이를 출력하는 비디오 입력 파이프라인부와, 상기 비디오 입력 파이프라인부에서 출력된 신호를 저장한 후 이를 출력하는 제 1 및 제 2 라인 버퍼와, 상기 제 1 및 제 2 라인 버퍼에 각각 저장된 신호를 제어신호에 따라 인터폴레이션 처리하는 인터폴레이션 처리부와, 상기 인터폴레이션 처리부에서 처리된 신호를 마스킹 데이터에 따라 비디오 마스킹하는 비디오 마스킹부와, 상기 비디오 마스킹부의 신호를 제어신호에 따라 비디오 출력 파이프라인에 저장한 후 이를 출력하는 비디오 출력 파이프라인부와, 상기 비디오 출력 파이프라인부의 신호를 인터널 버스로 인터페이스하는 인터널 버스 인터페이스부와, 상기 회로의 전체 동작을 총괄적으로 제어하기 위한 신호를 제공하는 비디오 프로세서 제어부를 포함하여 구성되는데 또다른 특징이 있다.The video processor scales or zooms the video data output from the digital video interface unit according to a scaling factor or a zooming factor to output the video data scaling and zooming unit. And a video input pipeline unit for storing a signal output from the video data scaling and zooming unit in a video input pipeline according to a control signal and then outputting the signal from the video data pipeline and the video input pipeline unit. A first and second line buffers for storing and outputting the output signal, an interpolation processor for interpolating the signals stored in the first and second line buffers according to a control signal, and a signal processed by the interpolation processor To mask video according to masking data A video output pipeline for storing a signal from the video masking unit in a video output pipeline according to a control signal and outputting the signal, and an internal bus interface for interfacing the signal from the video output pipeline to an internal bus. And a video processor controller which provides a signal for collectively controlling the overall operation of the circuit.

상기 버스 인터페이스부는 상기 인터널 버스와의 인터페이스를 제공하기 위한 인터널 버스 인터페이스부와, PCI(Peripheral Component Interconnect) 버스 또는 다른 버스를 통해 전송되는 신호를 인터페이스하기 위한 엑스터널 버스 인터페이스부와, 상기 엑스터널 버스 인터페이스부의 신호를 임시 저장하는 피포와, 상기 인터널 버스 인터페이스부의 신호 또는 피포에서 인출된 신호를 제어하는 버스 제어부와, 상기 버스 제어부에서 출력된 어드레스/데이터를 저장하는 어드레스/데이터 레지스터와, 상기 어드레스/데이터 레지스터에 저장된 어드레스 및 데이터를 인출하여 I²C 버스로 인터페이스하는 I²C 버스 인터페이스부를 포함하여 구성되는데 또다른 특징이 있다.The bus interface unit may include an internal bus interface unit for providing an interface with the internal bus, an external bus interface unit for interfacing a signal transmitted through a Peripheral Component Interconnect (PCI) bus or another bus, and the X A packet for temporarily storing a signal of the tunnel bus interface unit, a bus controller for controlling a signal drawn from the signal or the packet of the internal bus interface unit, an address / data register for storing an address / data output from the bus controller, the address / address and to fetch the data stored in the data register is composed by including a I ² C bus interface to interface to the I ² C bus has a further feature.

상기 그래픽 프로세서는 상기 버스 인터페이스부에서 인터페이스된 그래픽 데이터와 텍스트 정보를 그래픽 신호 처리하여 그래픽 또는 텍스트를 생성하는 그래픽 처리부와, 상기 그래픽 처리부에서 생성된 그래픽 또는 텍스트를 인터널 버스로 인터페이스하기 위한 인터널 버스 인터페이스부를 포함하여 구성되는데 또다른 특징이 있다.The graphic processor may include a graphic processor configured to generate graphic or text by graphic signal processing of graphic data and text information interfaced by the bus interface unit, and an internal interface to interface the graphic or text generated by the graphic processor to an internal bus. It is configured to include a bus interface, which is another feature.

상기 그래픽 처리부는 상기 버스 인터페이스부에서 인터페이스된 그래픽 데이터와 텍스트 정보를 신호 처리하여 2차원 또는 3차원 그래픽 신호를 생성하는 2차원 또는 3차원 엔진과, 상기 3차원 엔진에서 생성된 텍스쳐 데이터를 저장하는 캐쉬를 포함하여 구성되는데 또다른 특징이 있다.The graphic processor may process a two-dimensional or three-dimensional engine for generating a two-dimensional or three-dimensional graphic signal by processing the graphic data and the text information interfaced by the bus interface unit, and storing the texture data generated by the three-dimensional engine. It is configured to include a cache and has another feature.

상기 비디오/그래픽 데이터 프로세싱부는 상기 비디오 프로세서, 및 그래픽 프로세서에서 출력된 비디오 데이터 및 그래픽 데이터를 인터널 버스를 통해 인터페이스하는 인터널 버스 인터페이스부와, 상기 인터널 버스 인터페이스부에서 상기 비디오 프로세서에서 출력된 비디오 신호를 인터페이스하여 출력된 신호의 칼라 공간을 각각 변환하는 칼라 공간 변환부와, 상기 인터널 버스 인터페이스부에서 상기 그래픽 프로세서에서 출력된 RGB 그래픽 데이터를 저장한 후 출력하거나 바이패스시키는 룩-업 테이블과, 커서의 이동을 제어하는 하드웨어 커서와, 상기 칼라 공간 변환부, 룩-업 테이블 및 하드웨어 커서의 신호를 입력되는 소정 키에 따라 먹스/알파 블렌딩/픽쳐 인 픽쳐(MUX/Alpha blending/PIP)하여 그 결과신호를 출력하는 먹스/알파 블렌딩/픽쳐 인 픽쳐 처리부를 포함하여 구성되는데 또다른 특징이 있다.The video / graphic data processing unit may include an internal bus interface unit for interfacing the video processor and the video data and the graphic data output from the graphic processor through an internal bus, and the video / graphic data processing unit may be output from the video processor. A color space conversion unit for converting the color space of the output signal by interfacing the video signal, and a look-up table for storing and outputting or bypassing RGB graphic data output from the graphic processor in the internal bus interface unit. And a hardware cursor that controls the movement of the cursor, and signals of the color space conversion unit, the look-up table, and the hardware cursor, according to a predetermined key input (MUX / Alpha blending / PIP). Mux / alpha blending / picture outputting the resulting signal It consists, including the picture processing unit has another feature.

이하, 본 발명에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a video / graphics processor for a set-top box of a digital TV according to the present invention will be described with reference to the accompanying drawings.

도 3 은 본 발명에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서의 일실시예를 나타낸 도면으로, 엠펙-2 디코더(미도시)로부터 입력되는 비디오신호를 분리한 후 이를 인터페이스하는 제 1 디지털 비디오 인터페이스부(101)와, 상기 제 1 디지털 비디오 인터페이스부(101)의 신호를 스케일링(scaling), 줌잉(zooming), 마스킹(masking)하여 출력하는 제 1 비디오 프로세서(102)와, HD 비디오 및 SD 비디오 신호를 분리한 후 이를 인터페이스하는 제 2 디지털 비디오 인터페이스부(103)와, 상기 제 2 디지털 비디오 인터페이스부(103)의 신호를 스케일링(scaling), 줌잉(zooming), 마스킹(masking)하여 출력하는 제 2 비디오 프로세서(104)와, 입력되는 신호를 오디오 신호로 변환하여 출력하는 오디오 코덱(105)과, 돌비 AC-3 디코더(미도시)로부터 입력되는 디지털 오디오 데이터 또는 상기 오디오 코덱(105)에서 변환된 신호를 제어하는 디지털 오디오 제어부(106)와, 상기 디지털 오디오 제어부(106)의 신호를 버스 인터페이스하는 버스 인터페이스부(107)와, 상기 버스 인터페이스부(107)에서 인터페이스된 그래픽 데이터와 텍스트 정보를 그래픽 신호 처리하는 그래픽 프로세서(108)와, 상기 제 1 및 제 2 비디오 프로세서(102)(102), 버스 인터페이스부(107) 및 그래픽 프로세서(108)의 신호를 각각 인터페이스하는 메모리 인터페이스부(109)와, 상기 메모리 인터페이스부(109)에서 인터페이스된 신호를 서로 다른 영역에 저장하는 메모리(110)와, 상기 메모리(110)에 저장된 제 1 및 제 2 비디오 프로세서(102)(104), 및 그래픽 프로세서(108)에서 출력된 비디오 데이터 및 그래픽 데이터의 칼라 공간을 변환하거나 룩업 테이블에 저장하거나 먹스하거나 픽쳐 인 픽쳐(Picture In Picture)하거나 알파 블렌딩(Alpha blending)하는 비디오/그래픽 데이터 프로세싱부(111)와, 상기 비디오/그래픽 데이터 프로세싱부(111)의 신호를 그에 상응하는 아날로그 신호로 변환하는 비디오 디지털/아날로그 변환부(112)와, 상기 제 1 및 제 2 비디오 프로세서(102)(104), 및 그래픽 프로세서(108)의 신호에 따라 수직/수평 동기신호를 발생하는 동기 신호 발생부(113)와, 기준 주파수를 발생하는 수정 발진기(114)와, 상기 수정 발진기(114)의 기준 주파수에 따라 메모리 액세스용 클럭과 비디오 인터페이스용 클럭을 발생하는 위상 동기 루프(115) 로 구성된다.FIG. 3 is a diagram illustrating an embodiment of a video / graphics processor for a set-top box of a digital TV according to the present invention, and illustrates a video signal input from an MPEG-2 decoder (not shown). A first video that separates the first digital video interface unit 101 to interface the first digital video interface unit 101 and the first video to scale, zoom, mask, and output the signal of the first digital video interface unit 101. Scaling and zooming the signal of the processor 102, the second digital video interface unit 103 for separating and interfacing the HD video and SD video signals, and the signal of the second digital video interface unit 103 a second video processor 104 for zooming, masking and outputting an audio codec 105 for converting and outputting an input signal into an audio signal and a Dolby AC-3 decoder (not shown). A digital audio control unit 106 that controls digital audio data or a signal converted by the audio codec 105, a bus interface unit 107 that bus-interfaces the signal of the digital audio control unit 106, and the bus interface unit A graphics processor 108 for graphic signal processing of graphic data and text information interfaced at 107, the first and second video processors 102 and 102, a bus interface unit 107 and a graphics processor 108 The memory interface unit 109 for interfacing the signals of the memory, the memory 110 for storing the signals interfaced by the memory interface unit 109 in different regions, and the first and second stored in the memory 110. Convert color space of video data and graphics data output from video processor 102 and 104, and graphics processor 108, or store in a lookup table. The video / graphic data processing unit 111 for converting the video, the graphic in the picture, the picture in the picture, or the alpha blending, and the video / graphic data processing unit 111 into a corresponding analog signal. A synchronization signal generator for generating a vertical / horizontal synchronization signal according to the video digital / analog converter 112, the first and second video processors 102 and 104, and the graphics processor 108; 113, a crystal oscillator 114 for generating a reference frequency, and a phase locked loop 115 for generating a clock for a memory access and a clock for a video interface according to the reference frequency of the crystal oscillator 114.

도 4 는 도 3 의 제 1 및 제 2 디지털 비디오 인터페이스부 및 제 1 및 제 2 비디오 프로세서의 상세 구성을 나타낸 도면으로, 제 1 및 제 2 디지털 비디오 인터페이스부(101)(103)는 입력되는 비디오 데이터로부터 순수 비디오 데이터와 싱크 관련 정보 및 VBI(Vertical Blanking Internal)와 같은 다른 데이터를 분리하는 비디오 데이터 분리부(101a)(103a)와, 상기 비디오 데이터 분리부(101a)(103a)에서 분리된 싱크 관련 정보 및 VBI(Vertical Blanking Internal)와 같은 다른 데이터를 메인 버스에 연결된 중앙 처리장치로 인터페이스하는 인터널 버스 인터페이스부(101b)(103b)로 구성된다.4 is a diagram illustrating a detailed configuration of the first and second digital video interface units and the first and second video processors of FIG. 3, wherein the first and second digital video interface units 101 and 103 are input video. Video data separators 101a and 103a for separating pure video data and sink related information and other data such as VBI (Vertical Blanking Internal) from the data, and sinks separated from the video data separators 101a and 103a. And internal bus interface portions 101b and 103b for interfacing relevant information and other data such as VBI (Vertical Blanking Internal) to a central processing unit connected to the main bus.

그리고, 제 1 및 제 2 비디오 프로세서(102)(104)는 상기 제 1 및 제 2 디지털 비디오 인터페이스부(101)(103)에서 각각 출력된 비디오 데이터를 스케일링 팩터(Scaling Factor) 또는 줌잉 팩터(Zooming Factor)에 따라 스케일링 또는 줌잉하여 출력하는 비디오 데이터 스케일링 및 줌잉(Video Data Scaling & Zooming)부(102a)(104a)와, 상기 비디오 데이터 스케일링 및 줌잉(Video Data Scaling & Zooming)부(102a)(104a)에서 출력된 신호를 제어신호에 따라 비디오 입력 파이프라인에 저장한 후 이를 출력하는 비디오 입력 파이프라인부(102b)(104b)와, 상기 비디오 입력 파이프라인부(102b)(104b)에서 출력된 신호를 저장한 후 이를 출력하는 제 1 및 제 2 라인 버퍼(102c)(102d)(104c)(104d)와, 상기 제 1 및 제 2 라인 버퍼(102c)(102d)(104c)(104d)에 각각 저장된 신호를 제어신호에 따라 인터폴레이션 처리하는 인터폴레이션 처리(Interpolation Processing)부(102e)(104e) 와, 상기 인터폴레이션 처리부(102e)(104e)에서 처리된 신호를 마스킹 데이터에 따라 비디오 마스킹하는 비디오 마스킹부(102f)(104f)와, 상기 비디오 마스킹부(102f)(104f)의 신호를 제어신호에 따라 비디오 출력 파이프라인에 저장한 후 이를 출력하는 비디오 출력 파이프라인부(102g)(104g)와, 상기 비디오 출력 파이프라인부(102g)(104g)의 신호를 인터널 버스로 인터페이스하는 인터널 버스 인터페이스부(102h)(104h)와, 상기 회로의 전체 동작을 총괄적으로 제어하기 위한 신호를 제공하는 비디오 프로세서 제어부(102i)(104i)로 구성된다.In addition, the first and second video processors 102 and 104 may scale the video data output from the first and second digital video interface units 101 and 103, respectively, to a scaling factor or a zooming factor. Video Data Scaling & Zooming section 102a and 104a for scaling or zooming according to a factor, and the Video Data Scaling & Zooming section 102a and 104a. The video output pipeline section 102b and 104b and the video output pipeline section 102b and 104b store the signal output from the video input pipeline according to the control signal and output the video signal. Are stored in the first and second line buffers 102c, 102d, 104c and 104d, and the first and second line buffers 102c, 102d, 104c and 104d, respectively. Interpol for interpolating stored signals according to control signals An interpolation processing unit 102e and 104e, a video masking unit 102f and 104f for video masking a signal processed by the interpolation processing unit 102e and 104e according to masking data, and the video masking Video output pipelines 102g and 104g for storing the signals of the units 102f and 104f in a video output pipeline according to a control signal and then outputting them, and the video output pipelines 102g and 104g. And an internal bus interface unit 102h and 104h for interfacing the signal to the internal bus, and a video processor control unit 102i and 104i for providing a signal for collectively controlling the overall operation of the circuit.

도 5 는 도 3 의 그래픽 프로세서 및 버스 인터페이스부의 상세 구성을 나타낸 도면으로, 상기 버스 인터페이스부(107)는 상기 디지털 오디오 제어부(106)의 신호를 인터널 버스로 인터페이스하기 위한 인터널 버스 인터페이스부(107a)와, PCI(Peripheral Component Interconnect) 버스 또는 다른 버스를 통해 전송되는 신호를 인터페이스하기 위한 엑스터널 버스 인터페이스부(107b)와, 상기 엑스터널 버스 인터페이스부(107b)의 신호를 임시 저장하는 피포(107c)와, 상기 인터널 버스 인터페이스부(107a)의 신호 또는 피포(107c)에서 인출된 신호를 제어하는 버스 제어부(107d)와, 상기 버스 제어부(107d)에서 출력된 어드레스/데이터를 저장하는 어드레스/데이터 레지스터(107e)와, 상기 어드레스/데이터 레지스터(107e)에 저장된 어드레스 및 데이터를 인출하여 I²C 버스로 인터페이스하는 I²C 버스 인터페이스부(107f)로 구성된다.FIG. 5 is a diagram illustrating a detailed configuration of the graphic processor and the bus interface unit of FIG. 3, wherein the bus interface unit 107 is an internal bus interface unit for interfacing the signal of the digital audio controller 106 to an internal bus. 107a, an external bus interface unit 107b for interfacing a signal transmitted through a Peripheral Component Interconnect (PCI) bus or another bus, and a packet for temporarily storing a signal of the external bus interface unit 107b ( 107c, a bus control unit 107d for controlling a signal of the internal bus interface unit 107a or a signal drawn out from the packet 107c, and an address for storing an address / data output from the bus control unit 107d. / Data register 107e and the address and data stored in the address / data register 107e are fetched and interfaced to the I ² C bus. Is composed of an I ² C bus interface unit 107f.

상기 그래픽 프로세서(108)는 상기 버스 인터페이스부(107)에서 인터페이스 된 그래픽 데이터와 텍스트 정보를 그래픽 신호 처리하여 그래픽 또는 텍스트를 생성하는 그래픽 처리부(108a)와, 상기 그래픽 처리부(108a)에서 생성된 그래픽 또는 텍스트를 인터널 버스로 인터페이스하기 위한 인터널 버스 인터페이스부(108b)로 구성된다.The graphic processor 108 may generate a graphic or text by graphic signal processing of graphic data and text information interfaced by the bus interface unit 107 and a graphic generated by the graphic processor 108a. Or an internal bus interface 108b for interfacing text to the internal bus.

상기 그래픽 처리부(108a)는 상기 버스 인터페이스부(107)에서 인터페이스된 그래픽 데이터와 텍스트 정보를 신호 처리하여 2차원 또는 3차원 그래픽 신호를 생성하는 2차원 또는 3차원 엔진(108a-1)(108a-2)과, 상기 3차원 엔진(108a-2)에서 생성된 텍스쳐 데이터를 저장하는 캐쉬(108a-3)로 구성된다.The graphic processor 108a may process a graphic data and text information interfaced by the bus interface 107 to generate a two-dimensional or three-dimensional graphic signal to generate a two-dimensional or three-dimensional engine 108a-1 or 108a-. 2) and a cache 108a-3 that stores texture data generated by the three-dimensional engine 108a-2.

도 6 은 도 3 의 비디오/그래픽 데이터 프로세싱부 및 비디오 디지털/아날로그 변환부의 상세 구성을 나타낸 도면으로, 비디오/그래픽 데이터 프로세싱부(111)는 상기 제 1 및 제 2 비디오 프로세서(102)(104), 및 그래픽 프로세서(108)에서 출력된 비디오 데이터 및 그래픽 데이터를 인터널 버스를 통해 인터페이스하는 인터널 버스 인터페이스부(111a)와, 상기 인터널 버스 인터페이스부(111a)에서 상기 제 1 및 제 2 비디오 프로세서(102)(104)에서 출력된 비디오 신호를 인터페이스하여 출력된 신호의 칼라 공간을 각각 변환하는 제 1 및 제 2 칼라 공간 변환부(111b)(111c)와, 상기 인터널 버스 인터페이스부(111a)에서 상기 그래픽 프로세서(108)에서 출력된 RGB 그래픽 데이터를 저장한 후 출력하거나 바이패스시키는 룩-업 테이블(111d)과, 커서의 이동을 제어하는 하드웨어 커서(111e)와, 상기 제 1 및 제 2 칼라 공간 변환부(111b)(111c), 룩-업 테이블(111d) 및 하드웨어 커서(111e)의 신호를 입력되는 소정 키에 따라 먹스/알파 블렌딩/픽쳐 인 픽쳐(MUX/Alpha blending/PIP)하여 그 결과신호를 출력하는 먹스/알파 블렌딩/픽쳐 인 픽쳐 처리부(111f)로 구성된다.FIG. 6 is a diagram illustrating a detailed configuration of the video / graphic data processing unit and the video digital / analog converter of FIG. 3, wherein the video / graphic data processing unit 111 includes the first and second video processors 102 and 104. And an internal bus interface 111a for interfacing the video data and the graphic data output from the graphic processor 108 through an internal bus, and the first and second video in the internal bus interface 111a. First and second color space conversion units 111b and 111c for interfacing the video signals output from the processors 102 and 104 to convert the color spaces of the output signals, and the internal bus interface unit 111a. ) Is a look-up table (111d) for storing and outputting or bypassing the RGB graphic data output from the graphics processor 108, and hardware for controlling the movement of the cursor. The mux / alpha blending / signs of the signal 111e and the signals of the first and second color space conversion parts 111b and 111c, the look-up table 111d and the hardware cursor 111e are inputted according to predetermined keys. And a mux / alpha blending / picture in picture processing unit 111f for outputting a picture-in-picture (MUX / Alpha blending / PIP) result signal.

상기 비디오 디지털/아날로그 변환부(112)는 상기 비디오/그래픽 데이터 프로세싱부(111)의 R, G, B신호를 그에 상응하는 아날로그 R, G, B신호로 각각 변환하는 제 1 내지 제 3 디지털/아날로그 변환부(112a~112c)로 구성된다.The video digital / analog converter 112 converts R, G, and B signals of the video / graphic data processing unit 111 into analog R, G, and B signals corresponding thereto. It consists of analog conversion parts 112a-112c.

이와 같이 구성된 본 발명에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The operation of a video / graphics processor for a set-top box of a digital TV according to the present invention configured as described above will be described in detail with reference to the accompanying drawings.

먼저, 제 1 디지털 비디오 인터페이스부(101)는 엠펙-2 디코더로부터 입력되는 신호, HD(High Definition) 비디오 및 SD(Standard Definition) 비디오 신호를 분리한 후 이를 인터페이스한다. First, the first digital video interface unit 101 separates a signal input from an MPEG-2 decoder, a high definition (HD) video, and a standard definition (SD) video signal and then interfaces it.

그러면 제 1 비디오 프로세서(102)는 상기 제 1 디지털 비디오 인터페이스부(101)의 신호를 스케일링(scaling), 줌잉(zooming), 마스킹(masking)하여 출력한다.Then, the first video processor 102 scales, zooms, masks, and outputs the signal of the first digital video interface unit 101.

아울러 제 2 디지털 비디오 인터페이스부(103)는 HD 비디오 및 SD 비디오 신호를 분리한 후 이를 인터페이스하여 출력한다.In addition, the second digital video interface unit 103 separates the HD video signal and the SD video signal and then outputs the interface.

즉, 상기 제 1 및 제 2 디지털 비디오 인터페이스부(101)(103)내 비디오 데이터 분리부(101a)(103a)는 입력되는 Y, Cr, Cb 디지털 비디오 데이터로부터 순수 비디오 데이터와 싱크 관련 정보 및 VBI(Vertical Blanking Internal)와 같은 다른 데이터를 분리하여 출력한다.That is, the video data separators 101a and 103a in the first and second digital video interface units 101 and 103 are configured to provide pure video data, sink related information, and VBI from the input Y, Cr, and Cb digital video data. Separate and print other data such as (Vertical Blanking Internal).

이때 상기 입력되는 비디오 데이터 라인은 최소한 16비트 이상으로 구성한다.At this time, the input video data line has at least 16 bits.

그러면 인터널 버스 인터페이스부(101b)(103c)는 상기 비디오 데이터 분리부(101a)(103a)에서 분리된 싱크 관련 정보 및 VBI(Vertical Blanking Intervnal)와 같은 다른 데이터를 메인 버스에 연결된 중앙 처리장치로 인터페이스한다.The internal bus interface unit 101b and 103c then transfers the sink related information and other data such as VBI (Vertical Blanking Intervnal) separated from the video data separation unit 101a and 103a to a central processing unit connected to the main bus. Interface.

그러면 제 2 비디오 프로세서(104)는 상기 제 2 디지털 비디오 인터페이스부(103)의 신호를 스케일링(scaling), 줌잉(zooming), 마스킹(masking)하여 출력한다.Then, the second video processor 104 scales, zooms, masks, and outputs the signal of the second digital video interface 103.

즉 제 1 및 제 2 비디오 프로세서(102)(104)내 비디오 데이터 스케일링 및 줌잉(Video Data Scaling & Zooming)부(102a)(104a)는 상기 제 1 및 제 2 디지털 비디오 인터페이스부(101)(103)에서 각각 출력된 비디오 데이터를 사용자가 원하는 사이즈로 축소하거나 확대하기 위한 스케일링 팩터(Scaling Factor) 또는 줌잉 팩터(Zooming Factor)에 따라 스케일링 또는 줌잉하여 픽셀(pixel) 또는 라인(line) 단위로 일정하게 데이터를 스킵(skip)하거나 동일한 데이터를 중복하여 출력한다.That is, the Video Data Scaling & Zooming units 102a and 104a in the first and second video processors 102 and 104 are configured as the first and second digital video interface units 101 and 103. ) Scales or zooms the video data output in each of the pixels according to a scaling factor or zooming factor to reduce or enlarge the video data output to a desired size. Skip the data or duplicate the same data.

그러면 비디오 입력 파이프라인부(102b)(104b)는 상기 비디오 데이터 스케일링 및 줌잉(Video Data Scaling & Zooming)부(102a)(104a)에서 픽셀(pixel) 또는 라인(line) 단위로 일정하게 데이터를 스킵(skip)하거나 동일한 데이터를 제어신호에 따라 비디오 입력 파이프라인에 저장한 후 이를 출력한다.Then, the video input pipelines 102b and 104b constantly skip data in pixel or line units in the video data scaling and zooming units 102a and 104a. Alternatively, the same data is stored in the video input pipeline according to the control signal and then output.

이어 제 1 및 제 2 라인 버퍼(102c)(102d)(104c)(104d)는 상기 비디오 입력 파이프라인부(102b)(104b)에서 출력된 신호를 저장한 후 이를 출력한다.The first and second line buffers 102c, 102d, 104c and 104d then store the signals output from the video input pipelines 102b and 104b and then output them.

이때 상기 라인 단위로 스케일링시 너무 많은 라인을 스킵하면 화질의 저하가 발생하게 되므로 인터폴레이션 처리부(102e)(104e)는 상기 제 1 및 제 2 라인 버퍼(102c)(102d)(104c)(104d)에 각각 저장된 신호를 제어신호에 따라 인터폴레이션 처리하여 그 결과신호를 출력한다.At this time, if too many lines are skipped when scaling on a line basis, the deterioration of image quality occurs. Each stored signal is interpolated according to the control signal to output the resultant signal.

이에 따라 비디오 마스킹부(102f)(104f)는 상기 인터폴레이션 처리부(102e)(104e)에서 처리된 신호를 사용자의 요구에 의해 특징 칼라를 디스플레이하지 않기 위한 마스킹 데이터에 따라 비디오 마스킹하여 그 결과신호를 출력한다.Accordingly, the video masking units 102f and 104f video-mask the signals processed by the interpolation processing units 102e and 104e according to masking data for not displaying a feature color at the request of a user, and output the resulting signals. do.

그러면 비디오 출력 파이프라인부(102g)(104g)는 상기 비디오 마스킹부(102f)(104f)의 신호를 제어신호에 따라 비디오 출력 파이프라인에 저장한 후 이를 출력한다.The video output pipelines 102g and 104g then store the signals of the video masking units 102f and 104f in the video output pipeline according to the control signal and output them.

이어 인터널 버스 인터페이스부(102h)(104h)는 상기 비디오 출력 파이프라인부(102g)(104g)의 신호를 인터널 버스로 인터페이스한다.Internal bus interface portions 102h and 104h then interface the signals from video output pipeline portions 102g and 104g to an internal bus.

그리고 비디오 프로세서 제어부(102i)(104i)는 상기 회로의 전체 동작을 총괄적으로 제어하기 위한 신호를 제공한다.The video processor controllers 102i and 104i provide signals for collectively controlling the overall operation of the circuit.

또한, 오디오 코덱(105)은 입력되는 신호를 오디오 신호로 변환하여 출력한다.In addition, the audio codec 105 converts an input signal into an audio signal and outputs the audio signal.

그러면 디지털 오디오 제어부(106)는 돌비 AC-3 디코더로부터 입력되는 디지털 오디오 데이터 또는 상기 오디오 코덱(105)에서 변환된 신호를 제어하여 그에 상응하는 신호를 출력한다.Then, the digital audio controller 106 controls the digital audio data input from the Dolby AC-3 decoder or the signal converted by the audio codec 105 and outputs a signal corresponding thereto.

이에 따라 버스 인터페이스부(107)는 상기 디지털 오디오 제어부(106)의 신호를 버스 인터페이스한다.Accordingly, the bus interface unit 107 bus-interfaces the signal of the digital audio control unit 106.

즉 버스 인터페이스부(107)내 인터널 버스 인터페이스부(107a)는 상기 디지털 오디오 제어부(106)의 신호를 인터널 버스로 인터페이스한다.That is, the internal bus interface unit 107a in the bus interface unit 107 interfaces the signal of the digital audio control unit 106 to the internal bus.

아울러 엑스터널 버스 인터페이스부(107b)는 PCI 버스 또는 다른 버스를 통해 전송되는 신호를 인터페이스한다.In addition, the X tunnel bus interface 107b interfaces a signal transmitted through a PCI bus or another bus.

그러면 피포(107c)는 상기 엑스터널 버스 인터페이스부(107b)의 신호를 임시 저장하다.Then, the packet 107c temporarily stores the signal of the external bus interface unit 107b.

이에 따라 버스 제어부(107d)는 상기 인터널 버스 인터페이스부(107a)의 신호 또는 피포(107c)에서 인출된 신호를 제어하여 그에 상응하는 신호를 출력한다.Accordingly, the bus control unit 107d controls the signal of the internal bus interface unit 107a or the signal drawn from the packet 107c and outputs a signal corresponding thereto.

그러면 어드레스/데이터 레지스터(107e)는 상기 버스 제어부(107d)에서 출력된 어드레스 및 데이터를 저장한다.The address / data register 107e then stores the address and data output from the bus control unit 107d.

이에 따라 I²C 버스 인터페이스부(107f)는 상기 어드레스/데이터 레지스터(107e)에 저장된 어드레스 및 데이터를 인출하여 I²C 버스로 인터페이스한다.Accordingly, the I ² C bus interface 107f retrieves the address and data stored in the address / data register 107e and interfaces with the I ² C bus.

그러면 그래픽 프로세서(108)는 상기 버스 인터페이스부(107)에서 인터페이스된 그래픽 데이터와 텍스트 정보를 그래픽 신호 처리하여 그 결과신호를 출력한다.The graphic processor 108 then processes the graphic data and text information interfaced by the bus interface unit 107 as a graphic signal and outputs the resultant signal.

즉 그래픽 프로세서(108)내 그래픽 처리부(108a)는 상기 버스 인터페이스부(107)에서 인터페이스된 그래픽 데이터와 텍스트 정보를 그래픽 신호 처리하여 그래픽과 텍스트를 생성한다.That is, the graphic processor 108a in the graphic processor 108 generates graphics and text by performing graphic signal processing on the graphic data and text information interfaced by the bus interface unit 107.

여기서, 상기 그래픽 처리부(108a)의 2차원 또는 3차원 엔진(108a-1)(108a-2)은 상기 버스 인터페이스부(107)에서 인터페이스된 그래픽 데이터와 텍스트 정보를 2차원 또는 3차원 그래픽 신호 처리하여 그래픽과 텍스트를 생성한다.Here, the two-dimensional or three-dimensional engines 108a-1 and 108a-2 of the graphic processing unit 108a process two-dimensional or three-dimensional graphic signals of graphic data and text information interfaced by the bus interface unit 107. To generate graphics and text.

아울러 캐쉬(108a-3)는 상기 3차원 엔진(108a-2)에서 텍스쳐 매핑(texture mapping)과 같은 기능을 지원할 경우 텍스쳐 데이터(texture data)를 저장한다.In addition, the cache 108a-3 stores texture data when the 3D engine 108a-2 supports a function such as texture mapping.

그러면 인터널 버스 인터페이스부(108b)는 상기 2차원 또는 3 차원 엔진(108a-1)(108a-2)에서 생성된 그래픽 또는 텍스트를 인터널 버스로 인터페이스한다.The internal bus interface 108b then interfaces the graphics or text generated by the two- or three-dimensional engines 108a-1 and 108a-2 to the internal bus.

한편, 메모리 인터페이스부(109)는 상기 제 1 및 제 2 비디오 프로세서(102)(104), 버스 인터페이스부(107) 및 그래픽 프로세서(108)의 신호를 각각 인터페이스하여 메모리(110)에 저장한다.The memory interface unit 109 interfaces the signals of the first and second video processors 102 and 104, the bus interface unit 107, and the graphics processor 108, respectively, and stores the signals in the memory 110.

즉 메모리 인터페이스부(109)는 상기 제 1 및 제 2 비디오 프로세서(102)(104)의 비디오 데이터중 하나를 메인(main)으로 하여 기본 디스플레이 영역(background 영역)으로 설정한다.That is, the memory interface unit 109 sets one of the video data of the first and second video processors 102 and 104 as the main to be the main display area.

일예로 상기 제 1 비디오 프로세서(102)의 비디오 데이터를 백그라운드 영역(backguound 영역)으로, 제 2 비디오 프로세서(104)의 비디오 데이터 및 그래픽 프로세서(108)의 그래픽 데이터 및 커서(cursor)를 포어그라운드 영역(foreground 영역)으로 설정하여 메모리(110)에 저장한다.For example, the video data of the first video processor 102 is a background region (backguound region), the video data of the second video processor 104 and the graphic data and the cursor of the graphics processor 108 are a foreground region. It is set to (foreground area) and stored in the memory 110.

또한, 비디오/그래픽 데이터 프로세싱부(111)는 상기 메모리(110)에 저장된 제 1 및 제 2 비디오 프로세서(102)(104), 및 그래픽 프로세서(108)에서 출력된 비디오 데이터 및 그래픽 데이터의 칼라 공간을 변환하거나 룩업 테이블에 저장하거나 먹스하거나 픽쳐 인 픽쳐(Picture In Picture)하거나 알파 블렌딩(Alpha blending)하여 그 결과신호를 출력한다.In addition, the video / graphic data processing unit 111 is a color space of video data and graphic data output from the first and second video processors 102 and 104 and the graphics processor 108 stored in the memory 110. The resultant signal is converted, stored in a lookup table, muxed, picture in picture, or alpha blended, and the resultant signal is output.

즉 비디오/그래픽 데이터 프로세싱부(111)내 인터널 버스 인터페이스부(111a)는 상기 제 1 및 제 2 비디오 프로세서(102)(104), 및 그래픽 프로세서(108)에서 출력된 비디오 데이터 및 그래픽 데이터를 인터널 버스를 통해 인터페이스한다.That is, the internal bus interface 111a in the video / graphic data processing unit 111 may output the video data and the graphic data output from the first and second video processors 102 and 104 and the graphics processor 108. Interface via the internal bus.

그러면 제 1 및 제 2 칼라 공간 변환부(111b)(111c)는 상기 인터널 버스 인터페이스부(111a)에서 상기 제 1 및 제 2 비디오 프로세서(102)(104)에서 출력된 비디오 신호를 인터페이스하여 출력된 신호의 칼라 공간을 각각 변환하여 그 결과신호를 출력한다.Then, the first and second color space conversion units 111b and 111c interface and output the video signals output from the first and second video processors 102 and 104 by the internal bus interface unit 111a. The color space of each signal is converted and the resulting signal is output.

또한, 룩-업 테이블(111d)은 상기 인터널 버스 인터페이스부(111a)에서 상기 그래픽 프로세서(108)에서 출력된 RGB 그래픽 데이터를 저장한 후 출력하거나 바이패스시킨다.In addition, the look-up table 111d stores the RGB graphic data output from the graphic processor 108 in the internal bus interface 111a and then outputs or bypasses the RGB graphic data.

한편, 하드웨어 커서(111e)는 커서의 이동을 제어하기 위한 신호를 출력한다.On the other hand, the hardware cursor 111e outputs a signal for controlling the movement of the cursor.

이에 따라 먹스/알파 블렌딩/픽쳐 인 픽쳐 처리부(111f)는 상기 제 1 및 제 2 칼라 공간 변환부(111b)(111c), 룩-업 테이블(111d) 및 하드웨어 커서(111e)의 신호를 입력되는 소정 키에 따라 먹스/알파 블렌딩/픽쳐 인 픽쳐(MUX/Alpha blending/PIP)하여 그 결과신호를 출력한다.Accordingly, the mux / alpha blending / picture-in-picture processing unit 111f receives signals from the first and second color space conversion units 111b and 111c, the look-up table 111d, and the hardware cursor 111e. MUX / Alpha blending / PIP is performed according to a predetermined key, and the resultant signal is output.

상기 소정 키는 크로마 키(Chroma Key), 칼라 키(Color Key), 컴페어 플랜(Compare Plane), 픽셀 클럭(Pixel Clock) 등이다.The predetermined key is a chroma key, a color key, a compare plan, a pixel clock, and the like.

여기서 상기 크로마 키(Chroma Key)는 비디오 데이터의 일정 영역을 특정 칼라로 지정하면 이 칼라를 인식하여 크로마 키(Chroma Key)가 동작하여 이 특정 칼라로 지정된 영역의 그래픽 데이터를 출력하는데 사용된다.In this case, when the chroma key is designated as a specific color of the video data, the chroma key is recognized and the chroma key is operated to output graphic data of the region designated by the specific color.

상기 칼라 키(Color Key)는 그래픽 데이터의 일정 영역을 특정 칼라로 지정하면 이 칼라를 인식하여 칼라 키(Color Key)가 동작하여 이 특정 칼라로 지정된 영역의 비디오 데이터를 출력하는데 사용된다.The color key is used to recognize a color when a certain area of graphic data is designated as a specific color, and to operate the color key to output video data of the area designated by the specific color.

즉 먹스/알파 블렌딩/픽쳐 인 픽쳐 처리부(111f)는 상기 제 1 및 제 2 칼라 공간 변환부(111b)(111c), 룩-업 테이블(111d) 및 하드웨어 커서(111e)의 신호를 입력되는 소정 키에 따라 오버레이(overlay)하거나 일부만 겹치게 하거나 알파 블렌딩(Alpha blending) 기능을 수행하여 24비트의 RGB 신호를 출력한다.That is, the mux / alpha blending / picture-in-picture processing unit 111f receives predetermined signals from the first and second color space conversion units 111b and 111c, the look-up table 111d, and the hardware cursor 111e. Depending on the key, it overlays, partially overlaps, or performs alpha blending to output 24-bit RGB signals.

상기 비디오 데이터와 그래픽 데이터를 효과적으로 오버레이(overlay)하기 위해서 먹스/알파 블렌딩/픽쳐 인 픽쳐 처리부(111f)는 입력되는 소정 키 신호에 따라 비디오 데이터 또는 그래픽 데이터의 선택된 일정 영역을 컴페어(compare) 영역으로 지정한다. 이 후, 화면에 표시될 데이터의 영역 크기와 동일한 해상도로 컴페어 영역을 설정하고, 비디오 데이터 또는 그래픽 데이터 영역 중 어느 것을 오버레이하여 출력시킬 것인지를 결정하여 출력한다. 이때, 먹스 기능은 픽셀(pixel) 단위로 출력될 데이터를 결정하여 픽셀 바이 픽셀(pixel by pixel)로 혼합하여 출력한다.In order to effectively overlay the video data and the graphic data, the mux / alpha blending / picture-in-picture processing unit 111f changes the selected predetermined area of the video data or the graphic data into the compare area according to a predetermined key signal. Specify. Thereafter, the compare area is set to the same resolution as the area size of the data to be displayed on the screen, and it is determined whether the video data or the graphic data area is overlaid and output. In this case, the MUX function determines the data to be output in units of pixels, and outputs the mixed data by pixel by pixel.

상기 알파 블렌딩(Alpha blending) 기능은 각 픽셀에 설정된 알파 비트가 지정하는 값에 의해 서로 겹치는 정보를 결정하여 두 개의 화면을 동시에 디스플레이한다.The alpha blending function determines information overlapping each other based on a value designated by an alpha bit set in each pixel to display two screens simultaneously.

이에 따라 비디오 디지털/아날로그 변환부(112)는 상기 비디오/그래픽 데이터 프로세싱부(111)의 신호를 그에 상응하는 아날로그 신호로 변환하여 그 결과신호를 출력한다.Accordingly, the video digital / analog converter 112 converts the signal of the video / graphic data processing unit 111 into an analog signal corresponding thereto and outputs the resultant signal.

즉 비디오 디지털/아날로그 변환부(112)내 제 1 내지 제 3 디지털/아날로그 변환부(112a~112c)는 상기 비디오/그래픽 데이터 프로세싱부(111)의 24비트 R, G, B신호를 그에 상응하는 8비트의 아날로그 R, G, B신호로 각각 변환하여 출력한다.That is, the first to third digital / analog converters 112a to 112c in the video digital / analog converter 112 correspond to 24-bit R, G, and B signals of the video / graphic data processor 111. 8-bit analog R, G, and B signals are converted and output respectively.

또한, 동기 신호 발생부(113)는 상기 제 1 및 제 2 비디오 프로세서(102)(104), 및 그래픽 프로세서(108)의 신호에 따라 디스플레이될 화면에 적합한 수직/수평 동기신호를 발생한다.In addition, the sync signal generator 113 generates a vertical / horizontal sync signal suitable for a screen to be displayed according to the signals of the first and second video processors 102 and 104 and the graphics processor 108.

또한, 수정 발진기(114)는 기준 주파수를 발생한다.The crystal oscillator 114 also generates a reference frequency.

그러면 위상 동기 루프(115)는 상기 수정 발진기(114)의 기준 주파수에 따라 메모리 액세스용 클럭과 비디오 인터페이스용 클럭을 발생한다.The phase locked loop 115 then generates a clock for memory access and a clock for video interface according to the reference frequency of the crystal oscillator 114.

이상에서 설명한 바와 같이 본 발명에 따른 디지털 티브이(Digital TV)의 셋톱박스(Set-Top Box)용 비디오/그래픽 프로세서는 비디오 프로세서와 그래픽 프로세서를 동시에 탑재함으로써 비디오 데이터와 그래픽 데이터를 효과적으로 처리할 수 있는 효과가 있다.As described above, a video / graphics processor for a set-top box of a digital TV according to the present invention may be equipped with a video processor and a graphics processor simultaneously to effectively process video data and graphic data. It works.

Claims

A digital video interface unit for separating the video signal input from the MPEG-2 decoder and interfacing the video signal;

A video processor for scaling, zooming, masking, and outputting a signal of the digital video interface unit;

A bus interface unit supporting a main bus interface, providing an interface between a main bus and an internal bus, and transferring graphic information and text information transferred from a CPU to a graphic processor;

A graphic processor configured to process graphic data and text information interfaced by the bus interface unit in a form capable of actually displaying the graphic data;

A memory interface unit for storing output data of the video processor and the graphic processor in a memory and outputting necessary data to a video / graphic data processing unit;

A memory for storing data interfaced by the memory interface unit in different areas;

A video / graphic data processing unit for overlaying, partially overlapping or alpha blending the cursor with the video data and the graphic data stored in the memory and output;

And a video digital / analog converter for converting a signal of the video / graphic data processing unit into an analog signal corresponding to the video / graphic data processing unit.

The method of claim 1,

An audio codec for converting an input signal into an audio signal and outputting the audio signal;

Set-Top Box of Digital TV further comprises a digital audio control unit for controlling the digital audio data input from the Dolby AC-3 decoder or the signal converted by the audio codec. For video / graphics processors.

The method of claim 1,

A synchronization signal generator for generating vertical / horizontal synchronization signals according to signals of the video processor and the graphics processor;

A crystal oscillator for generating a reference frequency;

The set-top box video of the digital TV further comprises a phase locked loop for generating a clock for accessing a memory and a clock for a video interface according to the reference frequency of the crystal oscillator. / Graphics processor.

The method of claim 1,

The digital video interface unit

Two, each digital video interface unit comprising: a video data separator for separating pure video data and sink related information and other data such as VBI (Vertical Blanking Intervnal) from input video data;

Digital buses comprising an internal bus interface for interfacing the sync related information separated from the video data separating unit and other data such as VBI (Vertical Blanking Internal) to a central processing unit connected to the main bus. Video / Graphics Processor for Set-Top Box of TV).

The method of claim 1,

The video processor

A video data scaling and zooming unit for scaling or zooming the video data output from the digital video interface unit according to a scaling factor or a zooming factor;

A video input pipeline unit for storing a signal output from the video data scaling and zooming unit in a video input pipeline according to a control signal and then outputting the signal;

First and second line buffers for storing a signal output from the video input pipeline and outputting the signal;

An interpolation processor configured to interpolate signals stored in the first and second line buffers according to control signals, respectively;

A video masking unit for video masking the signal processed by the interpolation processing unit according to masking data;

A video output pipeline unit for storing the video masking unit signal in a video output pipeline according to a control signal and outputting the signal;

An internal bus interface for interfacing a signal of the video output pipeline to an internal bus;

And a video processor control unit for providing a signal for collectively controlling the overall operation of the circuit. 2. The video / graphics processor for a set-top box of a digital TV.

The method of claim 1,

The bus interface unit

An internal bus interface unit for providing an interface with the internal bus;

An external bus interface unit for interfacing a signal transmitted through a Peripheral Component Interconnect (PCI) bus or another bus;

A packet for temporarily storing a signal of the external bus interface unit;

A bus controller configured to control a signal drawn from the internal bus interface unit or a signal captured by the PPO;

An address / data register for storing the address / data output from the bus controller;

For the set-top box (Set-Top Box) for digital television (Digital TV), characterized in that configured to include the address / withdrawing the address and data stored in the data register unit I ² C bus interface to interface to the I ² C bus video / Graphics processor.

The method of claim 1,

The graphics processor

A graphic processor configured to generate graphic or text by graphically processing graphic data and text information interfaced by the bus interface;

A video / graphics processor for a set-top box of a digital TV, comprising: an internal bus interface configured to interface graphics or text generated by the graphic processor to an internal bus.

The method of claim 7, wherein

The graphic processing unit

A two-dimensional or three-dimensional engine for signal-processing graphic data and text information interfaced by the bus interface unit to generate a two-dimensional or three-dimensional graphic signal;

A video / graphics processor for a set-top box of a digital TV, comprising a cache for storing texture data generated by the 3D engine.

The method of claim 1,

The video / graphic data processing unit

An internal bus interface unit for interfacing the video data and the graphic data output from the video processor and the graphic processor through an internal bus;

A color space conversion unit for converting the color space of the output signal by interfacing the video signal output from the video processor in the internal bus interface unit;

A look-up table for storing and outputting or bypassing RGB graphic data output from the graphic processor in the internal bus interface unit;

A hardware cursor for controlling the movement of the cursor;

MUX / Alpha blending / PIP by mux / alpha blending / picture-in-picture according to a predetermined key input signal of the color space conversion unit, look-up table and hardware cursor A video / graphics processor for a set-top box of a digital TV, comprising a picture-in-picture processing unit.