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KR100564070B1 - 감지 회로 - Google Patents

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Abstract

감지 회로(10)는 메모리 셀의 상태를 결정하기 위해 두 개의 전류 미러 증폭기들(11, 12)를 이용한다. 메모리에 4 가지의 가능한 상태 중 어느 상태를 저장할 것인지를 결정하기 위해 다중의 전류 미러들을 이용한다. 기준 회로들(38, 41, 43)는 메모리에서 동작의 신뢰성을 향상시키기 위해 동일한 트랜지스터 구조를 이용한다.
감지 회로, 제 1 전류 미러, 제 2 전류 미러, 제 2 출력 래치, 신호 전류, 기준 전류

Description

감지 회로{sense amplifier circuit}
본 발명은 일반적으로 반도체 디바이스들에 관한 것이며, 특히 반도체 디바이스들에 적절하게 이용될 수 있는 감지 회로에 관한 것이다.
종래에, 반도체 산업 분야에서는 메모리들에 저장된 정보 상태를 감지하기 위해 다양한 회로들 및 기술들이나 다른 형태의 반도체 디바이스들을 이용해 왔다. 전형적으로, 그러한 회로들은 메모리 각각의 셀 내에 정보를 저장하기 위해 두 가지 상태들 중 하나를 이용하였다. 대용량의 메모리를 소거하기 위해서, 두 가지 상태들만을 저장하는 메모리 셀들을 이용하면, 반도체 영역을 크게 차지하는 메모리 어레이를 초래하고 이에 의해 높은 반도체 비용들을 초래한다.
또한, 종래의 회로들은 메모리 어레이의 각각의 셀에 있는 정보의 전압 값을 감지하는 전압 감지 증폭기들을 일반적으로 이용한다. 메모리 셀이 판독될 때, 메모리 셀에 결합된 캐패시턴스가 상기 전압에 의해 충전되는데는 많은 시간이 걸리기 때문에, 메모리 어레이의 판독 사이클이 길어지게 된다.
따라서, 반도체가 차지하는 영역이 작으면서, 메모리 셀내에 저장된 두 가지 상태들보다 더 많은 상태들을 감지할 수 있으며, 이에 의해 메모리 어레이 또는 메모리 셀들의 판독 사이클이 고속화될 수 있는 감지 회로를 제공하는 것이 바람직하다.
도 1은 본 발명에 따른 감지 회로의 개략도.
도 2는 본 발명에 따른 도 1의 감지 회로를 위한 기준 회로의 개략도.
도 3은 본 발명에 따른 도 2의 회로의 일부를 확대한 단면도.
도 4는 본 발명에 따른 도 1의 회로를 이용하는 스마트 카드의 개략도.
도 1은 각각의 메모리 셀(도시되지 않음)내에 다중 상태들을 저장하기 위해 메모리 셀들 또는 메모리 어레이를 이용하는 것이 적절한 감지 회로(10)를 개략적으로 도시한다. 감지 회로(10)와 관련된 메모리 셀은 각각의 메모리 셀내에 4 가지의 서로 다른 상태들을 저장하기 위해, 전형적으로 하나의 소거 상태(erase state)와 세 개의 프로그램된 상태(programmed state)를 이용한다.
감지 회로(10)는 제 1 또는 최상위 전류 감지 증폭기(most significant current sense amplifier)(11)와 이와 연관된 최상위 또는 제 1 출력 래치(most significant output latch)(13)를 포함하며, 상기 최상위 또는 제 1 출력 래치(13)는 증폭기(11)에 의해 검출된 상태를 나타내는 디지털 신호를 최상위 또는 제 1 출력(23) 상에 제공한다. 또한 상기 감지 회로(10)는 최하위 또는 제 2 전류 감지 증폭기(least significant current sense amplifier)(12)와 이와 연관된 최하위 또는 제 2 출력 래치(least significant output latch)(14)를 포함하며, 상기 최하위 또는 제 2 출력 래치(14)는 최하위 또는 제 2 출력(24)을 포함하고, 상기 제 2 출력(24)은 증폭기(12)에 의해 검출된 상태를 나타내는 디지털 값을 저장한다.
메모리 어레이(도시되지 않음)의 일부 또는 출력 셀은 감지 회로(10)의 전류 신호 입력(17)에 접속된다. 입력(17)에 인가되는 전류 신호는 메모리 셀 또는 메모리 어레이 내에 저장된 상태에 의존하여 전류의 4 개의 서로 다른 값들 중 하나를 갖는다. 이 전류의 값은, 감지 회로(10)에 의해 검출 및 디코딩되며, 상기 감지 회로(10)는 최상위 출력 비트(23)와 최하위 출력 비트(24)를 포함하는 두 개의 디지털 출력을 제공하며, 상기 비트들은 메모리 셀에 저장된 4 개의 디지털 상태들을 나타낸다. 상기 메모리 어레이 내의 셀에 대한 판독 사이클은 4 개의 위상으로 구성된다. 즉, 증폭기들(11 및 12)이 디스에이블되고 신호 전류가 입력(17)에 인가되어 증폭기들(11 및 12)이 안정한 상태로 되는 제 1 위상 또는 비트 라인 사전 충전 위상과, 증폭기(11) 및 래치(13)가 동작 가능 상태로 되는 MSB 평가 위상과, 증폭기(12) 및 래치(14)가 동작 불능 상태로 되면서 증폭기(11)가 디스에이블되고 래치(13)의 상태가 고정되며 LSB 평가 위상과, 다음으로, 비트(17)에 접속된 비트 라인이 방전되는 방전 위상으로 구성된다.
위상 1 비트 라인 사전 충전 위상 동안에는, 최상위 감지 출력(20)이 로우(low)로 유지되어 최상위 불다운 트랜지스터(most significant bulldown transistor)(56)에 의해 래치(13)가 영향을 받지 않도록 하며, 상기 트랜지스터는 최상위 감지 출력 디스에이블 신호(21)에 의해 인에이블된다. 또한, 감지 증폭 인에이블 신호(18)는 하이(high)로 유지되어 감지 증폭기(12)를 디스에이블시키고 감지 증폭기(11)를 용이하게 디스에이블시킨다. 다음 비트 제어 신호(19)가 로우(low)이므로, 트랜지스터(57)는 디스에이블되고 이에 의해 증폭기(11)가 디스에이블된다. 신호(18)는 트랜지스터(58)를 디스에이블시키고 이에 의해 증폭기(12)가 디스에이블된다. 감지 증폭 인에이블 신호(18)가 하이 상태로 되면, 프리셋 회로(preset circuit:27)는 펄스를 발생시키며, 상기 펄스에 의해, 래치들(13 및 14)이 하이 상태로 사전 설정됨으로써 최상위 출력 비트(23) 및 최하위 출력 비트(24) 각각이 하이 상태로 된다.
판독 사이클의 상기 평가 MSB 위상 동안에는, 최상위 감지 출력 디스에이블 신호(21)가 로우 상태로 되어 트랜지스터(56)를 디스에이블시키고 이에 의해 증폭기(11)로부터 출력 신호가 출력(20) 상에 제공되고 출력(20)의 값이 래치(13)로 제공되며, 이에 의해 래치(13)의 출력 비트(23)가 출력(20)의 상태를 나타낼 수 있게 한다.
4 개의 전압 상태들 중 어느 상태가 비트 셀에 저장되어야 하는지를 결정하기 위해, 입력(17)에 인가된 전류의 값이 기준 전류 입력(26)에 인가되는 3 개의 서로 다른 기준 전류 값들과 비교된다. 판독 사이클의 평가 MSB 위상 동안, 입력(17)에 인가된 값이 제 1 기준 전류 값과 비교된다. 입력(17)에 인가된 전류의 값은 제 1 기준 전류 값보다 크며[즉, 출력 비트(23)는 하이이다], 제 1 기준 전류 값보다 큰 제 2 기준 전류 값은 출력 비트(24)의 상태를 결정하기 위해 평가 LSB 위상 동안 입력(26)에 인가된다. 그러나, 입력(17)에 인가된 신호의 값이 제 1 기준 전류 값보다 작으면, 제 1 기준 전류 값보다 작은 제 3 기준 전류 값은 출력 비트(24)의 상태를 결정하기 위해 입력(26)에 인가된다. 판독 사이클 동안, 입력(17)에 인가된 전류의 값은 트랜지스터(59)에 의해 증폭기(11)에 인가되고, 전류 미러의 기능을 하는 트랜지스터들(59 및 66)에 의해 증폭기(12)에 미러된다(mirrored). 또한, 입력(26)에 인가된 기준 전류의 값은 트랜지스터(67)에 의해 증폭기(11)에 인가되고 트랜지스터들(67 및 68)에 의해 증폭기(12)에 미러된다.
판독 사이클의 상기 평가 LSB 위상 동안, 다음 비트 제어 신호(19)는 하이로 되며, 이것은 트랜지스터(57)를 디스에이블시킴으로써 증폭기(11)를 디스에이블시키고, 트랜지스터(66)를 디스에이블시킴으로써 래치(13)의 상태를 고정시키고, 트랜지스터(64)를 디스에이블시킴으로써 증폭기(12)의 출력(25)을 이후에 서술되는 지연 회로(16)를 통해 방출하며, 제 2 기준 전류 값 또는 제 3 기준 전류 값 중 어느 하나의 값이 입력(26)에 제공되며, 출력 비트(24)의 상태를 결정하기 위해 증폭기(12)에 결합된다. 입력(17)에 인가된 전류의 값이 입력(26)에 인가된 기준 전류의 값보다 크면, 증폭기(12)의 출력(25)은 하이로 되고 이에 의해 출력(24)은 로우로 되며, 입력(17)에 인가된 전류의 값이 입력(26)에 인가된 기준 전류의 값보다 작으면, 출력(25)은 하이로 되고 래치(14)는 사전 설정 상태를 유지함으로써 출력(24)도 또한 하이 상태를 유지하도록 한다. 결과적으로, 출력들(23 및 24)의 디지털 상태는 비트 셀에 저장되어 있었던 4 개의 전압 값 상태들 중 어느 하나를 나타내게 된다.
그 후, 제어 신호(19) 및 디스에이블 신호(21) 모두는 로우로 되며 이에 의해, 메모리 어레이의 비트 셀에 저장된 전압의 값을 판독 또는 결정하기 위해, 비트 라인(도시되지 않음)을 방전시키는데 이용되는 상기 판독 사이클의 네번째 위상이 시작되고, 이용된 상기 판독 사이클의 4 개의 위상들이 종료된다.
도 2는 3개의 기준 전류 값들 중 하나를 도 1에 도시된 감지 회로(10)의 입력(26)으로 제공하는데 이용된 기준 전류 회로를 개략적으로 도시한다. 도 2 및 도 1에서 유사한 구성요소들은 동일한 도면 부호들로 표시된다. 기준 전류 회로(30)는 전압 공급 회로(31)[예를 들어, 제너 다이오드]에 인가되는 전압 입력[Vin]을 갖는다. 회로(31)는 출력(53)을 가지며 이 출력은 고정밀 전압 분압기(32)에 인가된다. 이후에서 알 수 있는 바와 같이, 분압기(32)는 입력(53)에 인가된 전압을 분압하는 6개의 저항기를 가지며 2 고전압 멀티플렉서(33)에 6개의 기준 전압들을 제공한다. 멀티플렉서(33)는 분압기(32)에 의해 제공된 6개의 전압들로부터 3개의 판독 기준 전압을 선택하는 판독 제어 입력(60)을 갖는다. 상기 3개의 기준 전류 값들 중 어느 값이 멀티플렉서(33)의 출력들(34, 36 및 37)에 인가되어야 하는지를 결정하기 위해 최상위 출력 비트(23)의 값도 또한 멀티플렉서(33)에 인가된다.
분압기(32)는 전압값으로부터 입력(53)에 인가된 전압을, 상기 멀티플렉서(33)에 인가되는 6개의 전류값으로 변환시킨다.
제 1 출력 전류는 출력(36)과 트랜지스터(49)의 게이트에 인가되며, 상기 게이트는, 입력(26)으로 인가된 제 1 기준 전류를 선택하는데 이용되는 선택 회로(41)의 일부를 구성한다. 출력(36)은 트랜지스터(49)의 게이트에 결합된다. 트랜지스터(49)는 이중의 폴리실리콘 층 게이트(double poly-silicon layer gate)를 가지며, 메모리 어레이의 저장 셀에서 이용된 저장 트랜지스터와 동일한 방식으로 구성된다. 트랜지스터(49)의 다층들(poly-layers) 모두는 서로 쇼트 상태이기 때문에, 트랜지스터(49)는 정규의 보통 트랜지스터로서 기능을 한다. 트랜지스터(49)는 저장 셀 트랜지스터와 유사한 방식으로 구성되기 때문에, 선택 회로(41)의 출력(42)에 인가된 기준 전류는 셀들에 의해 제공된 신호 전류를 추적하므로, 프로세스의 변동들이 감지 회로(10)의 정확성에 영향을 미치지 않는다. 트랜지스터(49)는 접지 또는 전압 복귀(voltage return)에 결합된 소스(source) 및 선택 회로(48)의 소스에 결합된 드레인을 갖는다. 트랜지스터(48)의 게이트는 제 1 기준 제어 입력(72)에 결합되며, 트랜지스터(48)의 드레인은 매칭 부하 트랜지스터(matching load transistor)(54)를 통해 입력(26)에 결합된 회로(41)의 출력(42)에 접속되어 있다. 멀티플렉서(33)에 의해 공급된 제 2 기준 전류는 트랜지스터(49)와 유사한 트랜지스터(47)에 인가된다. 트랜지스터(47)는 기준 셀(41)과 유사한 기준 셀(38)의 일 부분이다. 셀(38)은 제 2 기준 제어 입력(73)에 결합되어 있는 게이트를 갖는 선택 트랜지스터(46)를 가지며, 상기 제 2 기준 제어 입력은 제 2 기준 전류가 입력(26)을 선택하는데 이용된다. 제 3 기준 셀(43)은 제 3 기준 전류를 수신하기 위해, 멀티플렉서(33)의 출력(37)에 접속된 게이트를 갖는 보상 트랜지스터(52)를 갖는다. 트랜지스터(52)는 트랜지스터(49)와 유사하게 구성되며 유사한 기능을 한다. 셀(43)은 또한 제 3 기준 제어 입력(71)에 결합된 게이트를 갖는 선택 트랜지스터(51)를 가지며, 상기 제 3 기준 제어 입력은 입력(26)에 결합된 제 3 기준 전류를 선택하는 기능을 한다.
도 3은 도 2에 도시된 전압 분압기(32)의 확대된 단면도의 일부를 개략적으로 도시한다. 유사한 구성요소들은 동일한 도면 부호들로 표시된다. 분압기(32)는 기판(61) 위에 형성되며 기판(61) 위에 형성된 폴리실리콘 층(62)을 포함한다. 층(62)의 한 단부는 입력(53)에 접속된다. 그 후 동일한 간격으로 이격된(spaced) 탭들 또는 전기 접속점들(63)이 주기적으로 이격되어 동일한 값을 갖는 6개의 저항기들을 생성한다. 따라서, 분압기(32)는 폴리실리콘 스트링을 따라 이격된 탭들을 가진 폴리실리콘 계통(strain)이다. 폴리실리콘은 온도에 매우 안정적이기 때문에 저항기들에 대해 이용되며 이것은 분압기(32)에 의해 제공된 기준 전류들이 온도에 매우 안정하게 되는 것을 보장해 준다. 그 외에도, 폴리실리콘은 고저항성을 가지고 있어서 분압기(32)는 전류의 양 및 전원을 최소로 소모한다.
도 4는 감지 회로(10)와 기준 전류 회로(30)를 이용하는 스마트 카드나 개인용 데이터 캐리어(personal data carrier)를 개략적으로 도시한다. 캐리어(200)는 마이크로 컴퓨터 유닛과 같은 제어 소자(201)를 감싸는 플라스틱과 같은, 캐리어 엔벨로프(carrier envelope:203)를 포함한다. 제어 유닛(201)은 메모리 어레이(202)를 전형적으로 포함하며, 메모리 어레이(202)는 차례로 기준 전류 회로(30)를 이용하는 감지 회로(10)에 결합된다. 감지 회로(10) 및 기준 전류 회로(30)가 제공하는 이점들 때문에, 제어 유닛(201)은 작은 영역을 차지하고 빠른 동작을 제공하여 캐리어(200)의 활용도를 높인다.
지금까지의 설명으로 새로운 감지 회로가 제공되었음을 이해할 수 있다. 본 발명의 감지 회로를 이용하면 동작 주파수가 증가하고 상기 감지 회로에 결합된 메모리에서 행해지는 액세스 시간 및 사이클 시간이 줄어든다. 4개의 위상 판독 사이클을 이용하면, 다중 비교들을 활용해서, 메모리 셀에 저장될 수 있는 4 개의 디지털 상태들을 쉽게 결정할 수 있다. 하나의 메모리 셀에 4개의 상태들을 저장하면 실리콘의 양이 줄어들고, 메모리의 비용 및 메모리 어레이를 이용하는 제어 유닛의 비용이 줄어든다. 기준 전류 선택 트랜지스터들을 메모리 셀 트랜지스터들의 구조와 동일한 구조로 형성하면 기준 전류가 신호 전류를 추적하게 되고 이에 의해 메모리 어레이의 신뢰성이 향상된다. 다중 기준 전류들을 형성하는데 폴리실리콘 저항기들을 이용하면 상기 기준 전류가 온도에 따라 신호 전류를 추적하는 것을 보장하게 되어 이에 의해 메모리 회로의 신뢰성은 보다 증가하게 된다.
본 발명은 반도체 디바이스들에 적절하게 이용될 수 있는 감지 회로에 적용할 수 있다.

Claims (6)

  1. 감지 회로(10)에 있어서,
    신호 전류 및 기준 전류를 수신하도록 결합되고, 제 1 출력을 갖는 제 1 전류 미러(11, 59, 67)와,
    상기 제 1 출력을 수신하도록 결합되고, 제 1 디지털 출력(23)을 갖는 제 1 출력 래치(13)와,
    상기 신호 전류 및 기준 전류를 수신하도록 결합되고, 제 2 출력을 갖는 제 2 전류 미러(12, 59, 67)로서, 상기 제 2 전류 미러가 인에이블되는 시간의 일부 동안 상기 제 1 전류 미러가 디스에이블되는, 상기 제 2 전류 미러(12, 59, 67)와,
    상기 제 2 출력을 수신하도록 결합되고, 제 2 디지털 출력(24)을 갖는 제 2 출력 래치(14)를 포함하며,
    상기 제 2 전류 미러에 의해 수신된 상기 기준 전류는 상기 제 1 전류 미러에 의해 수신된 상기 기준 전류와 상이하고,
    상기 제 2 전류 미러에 대한 상기 기준 전류를 선택하는 수단을 포함하는, 감지 회로(10).
  2. 제 1 항에 있어서,
    3 개의 기준 전류 출력들(34, 36, 37)을 갖는 기준 전류 회로(30)를 더 포함하며, 제 1 기준 전류 출력은 제 1 선택 회로(41)에 의해 상기 제 1 전류 미러(11, 59, 67)에 결합되고, 상기 제 2 전류 미러(12, 59, 67)는 제 2 선택 회로(38)에 의해 제 2 기준 전류 출력 또는 제 3 선택 회로(43)에 의해 제 3 기준 전류 출력 중 하나에 결합되는, 감지 회로(10).
  3. 제 2 항에 있어서,
    상기 제 1, 제 2, 및 제 3 선택 회로들(41, 38, 43)은 폴리 1 층(poly 1 layer)을 이용하는 게이트를 갖는 폴리실리콘 트랜지스터를 각각 포함하는, 감지 회로(10).
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 디지털 출력의 값은 상기 제 2 또는 제 3 기준 전류 출력이 상기 제 2 전류 미러(12, 59, 67)에 결합되는지를 결정하는, 감지 회로(10).
  5. 제 1 항에 있어서,
    상기 제 2 디지털 출력의 출력 값은 상기 제 1 디지털 출력의 출력 값이 인에이블되는 시간 동안 고정되며, 상기 제 1 디지털 출력의 출력 값은 상기 제 2 디지털 출력의 출력 값이 인에이블되는 시간 동안 고정되는, 감지 회로(10).
  6. 제 1 항에 청구된 상기 감지 회로(10)를 포함하는 휴대형 데이터 캐리어(200).
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