KR100367736B1 - Semiconductor memory apparatus - Google Patents
Semiconductor memory apparatus Download PDFInfo
- Publication number
- KR100367736B1 KR100367736B1 KR10-2000-0006454A KR20000006454A KR100367736B1 KR 100367736 B1 KR100367736 B1 KR 100367736B1 KR 20000006454 A KR20000006454 A KR 20000006454A KR 100367736 B1 KR100367736 B1 KR 100367736B1
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- memory
- data
- time
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 메모리 장치에 관한 것으로, 종래의 기술에 있어서는 점차 소형 경량화 되어가는 시스템의 요구에 반해 시스템의 기본정보를 가지고 있어야 할 기억장치를 따로 가지고 있어야 하기 때문에 공간, 중량, 가격면에서의 손해를 감수해야 하며 특히 동작상에서 시스템에 전원이 인가되고 메인 메모리, 마스크 롬을 점검한 후에 다시 마스크 롬 데이터를 메인 메모리로 가져와야 하는 셋업 시간이 필요하므로 빨라지는 시스템에 비해 파워온되는 시간이 너무 느린 문제점이 있었다. 따라서, 본 발명은 반도체 메모리에 있어서, 메모리셀은, 시스템의 부팅시에 필요한 데이터를, 커패시턴스 용량 차이에 따른 조합에 의해, 미리 저장시키기 위한 하이셀 및 로우셀로 구성하고, 상기 하이셀, 로우셀의 전압 레벨을 비교하여 그 저장된 데이터를 읽기 위한 기준용 셀과; 상기 각 셀에 대해 각 사이클에서 디벨로프 또는 읽기동작을 수행할 수 있도록 선택하는 스위칭부를 더 포함하여 구성함으로써 시스템 리셋시에 다른 기억장치로부터 동작 정보를 읽어오지 않고 메인 메모리 내부적으로 한번의 동작에 의해 그 역할을 대신하도록 하여 부팅시간이 빨라지고 시스템의 경량화 및 소형화할 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device. In the prior art, the memory device must have a storage device that must have basic information about the system in response to the demand of a system that is becoming smaller and lighter. In particular, the power-on time is too slow compared to the faster system because the system needs to be powered up and the setup time has to be brought back to main memory after checking the main memory and mask ROM. There was this. Accordingly, in the semiconductor memory according to the present invention, the memory cell comprises a high cell and a low cell for storing data necessary for booting the system in advance by a combination according to the capacitance capacity difference. A reference cell for comparing the voltage levels of the cells and reading the stored data; And further comprising a switching unit which selects each cell to perform a development or reading operation in each cycle. Thus, the system does not read operation information from another memory device at the time of system reset by one operation in the main memory. By replacing the role, the booting time is faster, and the weight and size of the system can be reduced.
Description
본 발명은 디폴트 데이터를 가지는 디램에 관한 것으로, 특히 시스템의 메인 메모리인 디램에 컴퓨터 부팅시 등에 필요한 기본정보를 디폴트 데이터로 세팅하여 둠으로써, 부팅시에 기본정보를 읽어오기 위한 보조기억 장치를 생략하여, 소형화 및 저전력 효과와 시스템 부팅시 타 기억장치로부터의 데이터 로딩에 소요되는 시간을 줄일 수 있도록 하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a DRAM having default data, and in particular, basic information necessary for booting a computer, etc., is set in the DRAM which is the main memory of the system as default data, thereby omitting an auxiliary memory device for reading the basic information at boot time. Accordingly, the present invention relates to a semiconductor memory device capable of miniaturization, low power consumption, and time required for loading data from another memory device during system booting.
일반적으로, 메모리를 사용하는 컴퓨터 시스템은 점점 소형화되고 저전력화 되어가는 추세인데, 도1에 도시된 바와 같이 보통의 일반적인 시스템은 최초 시스템에서 사용할 기본 정보들이 다른 기억장치(ROM, HDD 등.)를 통해 기억되어 있다가 전원이 켜진 이후 부팅 과정에서 메인 메모리(DRAM)로 읽혀져 상주하면서 시스템을 동작시키게 된다.In general, computer systems using memory are becoming smaller and lower in power consumption. As shown in FIG. 1, a general general system uses different storage devices (ROMs, HDDs, etc.) from which the basic information used in the first system is used. It is stored in the main memory (DRAM) in the boot process after the power is turned on to operate the system.
일단, 그 기본적인 구성을 설명하면 시스템의 전체적인 동작을 제어하는 CPU(10)와; 시스템 동작에 필요한 데이터를 저장하기 위한 메인 메모리 및 할당 메모리(20, 30)와; 시스템 기동을 위한 기본적인 프로그램과 데이터가 저장되어 있는 마스크 롬 및 씨모스(40, 50)와; 시스템에 각종 데이터를 입/출력하기 위한 주변장치(60, 70)를 포함하여 구성되어 있다.Once the basic configuration is described, the CPU 10 controls the overall operation of the system; Main memory and allocation memory (20, 30) for storing data necessary for system operation; Mask ROMs and CMOSs 40 and 50 which store basic programs and data for system startup; And peripherals 60 and 70 for inputting and outputting various data to and from the system.
여기서, 메모리는 일반적으로 도2에 도시된 바와 같이 실제 데이터가 저장되는 메모리셀(20a)과; 상기 메모리셀에서 데이터를 센싱하는 센스 앰프(20b)와; 상기 센스 앰프(20b)를 구동하기 위한 센스앰프 구동부(20c)와; 상기 센스 앰프(20b)에서 비트라인을 평등화 시키기 위한 EQ 구동부(20d)와; 상기 센스 앰프(20b)에서 센싱되어출력된 데이터를 증폭 출력하는 메인 앰프(20e)와; 상기 메인 앰프(20e)를 통해 출력된 데이터를 버퍼링하여 패드(PAD, 20g)를 통해 칩 외부로 출력하는 출력버퍼(20f)로 구성된 것으로 이하, 상기와 같이 구성된 일반적인 메모리의 동작을 도3의 타이밍도를 참조하여 설명하면 다음과 같다.Here, the memory generally includes a memory cell 20a in which actual data is stored, as shown in FIG. A sense amplifier 20b for sensing data in the memory cell; A sense amplifier driver 20c for driving the sense amplifier 20b; An EQ driver (20d) for equalizing the bit lines in the sense amplifier (20b); A main amplifier 20e for amplifying and outputting data sensed and output by the sense amplifier 20b; An output buffer 20f that buffers the data output through the main amplifier 20e and outputs it to the outside of the chip through the pads PAD 20g. Referring to the drawings as follows.
도3은 일반적인 메모리에서 센스앰프의 동작을 보인 타이밍도이다.3 is a timing diagram illustrating an operation of a sense amplifier in a general memory.
먼저, 시스템이 파워온이 되면 CPU(10) 및 메모리(20,30), 각 장치들은 리셋되고 마스크 롬(40)으로부터 메인 메모리(20)로 데이터가 리드되고, 이후 CPU(10)에서 메모리에 있는 데이터를 리드 또는 라이트해가며 시스템을 제어하게 된다.First, when the system is powered on, the CPU 10 and the memory 20 and 30, the respective devices are reset and data is read from the mask ROM 40 to the main memory 20, and then the CPU 10 is stored in the memory. It will control the system by reading or writing the existing data.
다음, 시스템이 온되었을 때 메모리의 동작을 살펴보면, 처음 약 8회 정도의 리드와 라이트 동작이 반복되고(Dummy Cycle), 마스크 롬(40)에 저장되어 있던 시스템 운용을 위한 데이터가 리드되어 저장되고, CPU(10)에서 이를 참조하여 처리하게 된다.Next, looking at the operation of the memory when the system is on, the first about 8 read and write operations are repeated (dummy cycle), and the data for operating the system stored in the mask ROM 40 is read and stored. In this case, the CPU 10 refers to this and processes it.
즉, 시스템이 온되고 정상적으로 동작하기 위해서는, 시스템 운용에 필요한 기본적인 데이터를 마스크 롬(40)에 저장해 두었다가, 파워온시(부팅시) 마다 메인 메모리(DRAM,...)로 리드하여 저장하는 시간과 공간이 필요하게 된다.That is, in order for the system to be turned on and operate normally, the time required to store basic data necessary for operating the system in the mask ROM 40 is read and stored in the main memory (DRAM, ...) at every power-on (boot time). And space is needed.
상술한 바와 같이, 상기 종래의 기술에 있어서는 점차 소형 경량화 되어가는 시스템의 요구에 반해 시스템의 기본정보를 가지고 있어야 할 기억장치를 따로 가지고 있어야 하기 때문에 공간, 중량, 가격면에서의 손해를 감수해야 하며 특히 동작상에서 시스템에 전원이 인가되고, 메인 메모리, 마스크 롬을 점검한 후에 다시 마스크 롬 데이터를 메인 메모리로 가져와야 하는 셋업 시간이 필요하므로 빨라지는 시스템에 비해 파워온되는 시간이 너무 느린 문제점이 있었다.As described above, in the conventional technology, it is necessary to have a storage device that should have basic information of the system against the demand of a system that is gradually smaller and lighter, and thus suffers a loss in space, weight, and price. In particular, since the power is supplied to the system in operation and the setup time needs to be brought back to the main memory after checking the main memory and the mask ROM, the power-on time is too slow compared to the faster system.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 시스템 부팅시에 다른 기억장치로부터 동작 정보를 읽어오지 않고 메인 메모리 내부적으로 한번의 동작에 의해 그 역할을 대신하도록 함으로써, 부팅시간이 빨라지고 시스템의 경량화 및 소형화할 수 있는 반도체 메모리 장치를 제공함에 그 목적이 있다.Therefore, the present invention has been created to solve the above-mentioned conventional problems, and by booting the system by performing one operation internally in the main memory without reading operation information from another memory device at the time of system booting, It is an object of the present invention to provide a semiconductor memory device that can be faster and lighter and smaller in size.
도 1은 일반적인 컴퓨터 시스템의 개략적인 구성을 보인 블록도.1 is a block diagram showing a schematic configuration of a general computer system.
도 2는 상기 도1에서 일반적인 메모리의 세부 구성을 보인 블록도.2 is a block diagram illustrating a detailed configuration of a general memory in FIG.
도 3은 일반적인 메모리에서 센스앰프의 동작을 보인 타이밍도.3 is a timing diagram illustrating the operation of a sense amplifier in a general memory.
도 4는 본 발명을 적용할 경우 컴퓨터 시스템의 개략적인 구성을 보인 블록도.Figure 4 is a block diagram showing a schematic configuration of a computer system when applying the present invention.
도 5는 상기 도4에 적용된 본 발명에 의한 메모리의 세부 구성을 보인 블록도.5 is a block diagram showing a detailed configuration of a memory according to the present invention applied to FIG.
도 6은 도5에 따른 시뮬레이션 결과를 보인 타이밍도.6 is a timing diagram showing a simulation result according to FIG. 5;
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
100 : 하이 셀 200 : 로우 셀100: high cell 200: low cell
300 : 스위칭부 400 : 기준용 셀300: switching unit 400: reference cell
이와 같은 목적을 달성하기 위한 본 발명은 반도체 메모리에 있어서, 메모리셀은, 시스템의 부팅시에 필요한 데이터를, 커패시턴스 용량 차이에 따른 조합에 의해, 미리 저장시키기 위한 하이셀 및 로우셀로 구성하고, 상기 하이셀, 로우셀의 전압 레벨을 비교하여 그 저장된 데이터를 읽기 위한 기준용 셀과; 상기 각 셀에 대해 각 사이클에서 디벨로프 또는 읽기동작을 수행할 수 있도록 선택하는 스위칭부를 더 포함하여 구성한 것을 특징으로 한다.The present invention for achieving the above object in the semiconductor memory, the memory cell is composed of a high cell and a low cell for storing in advance the data required for booting the system, by a combination according to the capacitance capacity difference, A reference cell for reading the stored data by comparing the voltage levels of the high cell and the low cell; And a switching unit for selecting each cell so as to perform a development or read operation in each cycle.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 동작은 종래의 그것과 동일하나 시스템 데이터 저장 장치(마스크 롬)에서 메인 메모리(DRAM)로 읽어 들이는 동작이 삭제된다.The operation of the present invention is the same as the conventional one, but the operation of reading from the system data storage device (mask) to the main memory (DRAM) is deleted.
즉, 도4와 같이 본 발명은 기본 오퍼레이팅 프로그램이 저장되어 있는 마스크 롬(40)이 생략되어 있다. 즉, 본 발명에서는 메인 메모리(DRAM) 내에서 파워 업이나 리셋 혹은 필요시 타 기억장치(본 실시예에서는 마스크 롬)에서 오퍼레이팅 프로그램을 읽어 들이는 대신, 시스템 데이터용으로 할당된 메인 메모리 영역을 다시 리셋하여 본래 값을 복구하는 방식이다.That is, in the present invention as shown in Fig. 4, the mask ROM 40 in which the basic operating program is stored is omitted. That is, in the present invention, instead of reading up the operating program from the power-up or reset in the main memory (DRAM) or other memory device (mask ROM in this embodiment), if necessary, the main memory area allocated for the system data is reset again. Reset to restore the original value.
우선, 본 발명을 실현하기 위해서는 메인 메모리(DRAM) 제작시, 필요한 양 만큼의 셀을 저장할 데이터(예:오퍼레이팅 시스템)에 맞게(셀 데이터 값이 '하이'일때는 커패시턴스를 크게, '로우'일 때는 커패시턴스를 작게) 셀 커패시터를 조절한다.(C=A*ε/d에서 커패시터 플레이트 간격(d)을 줄이는 방법, 커패시터 플레이트 면적(A)을 증가시키는 방법, 커패시터 유전율을 증가시키는 방법 등을 이용한다.)First of all, in order to realize the present invention, when the main memory (DRAM) is manufactured, the capacitance is large and 'low' when the cell data value is 'high' according to data (e.g., an operating system) to store the required amount of cells. Adjust the cell capacitor (smaller capacitance) at the time of C = A * ε / d. .)
상기와 같이 셀 커패시터를 조절한 메인 메모리의 제작이 완료된 후, 이를 이용하기 위해서는 일단, 파워온(부팅) 초기화시에 모든 셀을 '하이'로 라이트한다.(이때 본 발명에 의한 디램은 각 셀의 커패시터가 큰 셀과 작은 셀이 각각 '하이' 데이터를 가지고 있어도, 셀 커패시터가 다르게 제작되었기 때문에 그 챠지(charge) 양은 다르게 된다.)After the fabrication of the main memory in which the cell capacitors are adjusted as described above is completed, in order to use this, all cells are written as 'high' at the time of power-on (boot) initialization. Although the capacitors with large and small cells each have 'high' data, the charge is different because the cell capacitors are made differently.)
다음, 커패시터가 큰 셀과 작은 셀의 중간값을 가지는 기준용 셀을 BLB(Bit Line Bar)로 각 셀이 연결된 라인을 BL(Bit Line)로 하여 센스앰프를 구동하여 센싱한다.여기서, 센스앰프는 정보를 리드(Read)하기 위한 셀이 달려있는 BL과 레퍼런스가 되는 동일한 형태의 BLB을 비교하여 셀이 저장한 정보가 증폭되어 디벨로프 되도록 하는 동작을 한다.센스앰프의 동작을 자세히 살펴보면, 정보를 리드하기 위한 셀에 챠지된 양의 전하를 BL에 전달하게 되는데, 이 때 셀과 BL의 커패시터가 공유되므로 셀보다 큰 양의 커패시턴스를 가진 BL에 의해 셀이 가지고 있던 값보다 매우 작은 값으로 BL전체가 상승하거나 혹은 하강한다.이것을 ΔV 라고 지칭하며 작은 값(100mV~200mV)이므로 이 정도의 값으로는 데이터(정보)를 리드 하기 어렵다.그래서 센스앰프는 칩에서 충분히 저장된 값을 리드(Read)할 수 있는 정도의 전위(전압의 차이)로 디벨로프 하게 된다.Next, a reference cell having a medium value between a large cell and a small cell is sensed by driving a sense amplifier using a bit line bar (BLB) and a line connected to each cell as a bit line (BL). Compares the BL with the cell for reading information and the same type of BLB as a reference so that the information stored by the cell is amplified and developed. The positive charge charged in the cell to lead to is transferred to BL. At this time, since the capacitor of the cell and BL is shared, the value of BL is much smaller than the value of the cell by the BL having a larger amount of capacitance than the cell. The whole rises or falls, which is called ΔV and is small (100mV ~ 200mV), so it is difficult to read data (information) at this level, so the sense amplifier is stored enough on the chip. Development rope is a value at a potential of about to read (Read) (difference in voltage).
물론, BL과 BLB사이의 챠지 차이가 크지 않아 ΔV가 작지만 센싱 타임을 길게 하면 해결될 수 있다.센스앰프의 동작은 아주 작은 전위의 차이로는 동작하기 어렵고, 센스앰프의 동작 시간이 늘어나야 챠지쉐어(Charge Share)가 충분히 이루어질 수 있다. 이와 같이 할당된 셀들의 디폴트 값으로 초기 값(기본정보로 저장되는 값)이 결정되게 된다.Of course, the difference in charge between BL and BLB is not so large that ΔV is small, but it can be solved by increasing the sensing time. (Charge Share) can be enough. In this way, an initial value (a value stored as basic information) is determined as a default value of the allocated cells.
도5는 메인 메모리의 상세 구성을 보인 블록도로서, 상기 도2의 구성에 있어서 메모리셀은 시스템의 부팅시에 필요한 데이터를, 커패시턴스 용량 차이에 따른 조합에 의해, 미리 저장시키기 위한 하이셀(100) 및 로우셀(200)로 구성하고, 상기 하이셀, 로우셀의 전압 레벨을 비교하여, 그 저장된 데이터를 읽기 위한 기준용 셀(400)과; 상기 각 셀에 대해 각 사이클에서 디벨로프 또는 읽기동작을 수행할 수 있도록 선택하는 스위칭부(300)를 더 포함하여 구성한다.여기서, 커패시턴스 용량이 큰 하이셀과 커패시턴스 용량이 작은 로우셀은 정상 동작(일반적인 DRAM의 읽기 쓰기 동작)에서는 (거의)동일한 용량의 셀로 동작하고, 소정 조건에서는 크기가 다른 셀로 동작하여, 메모리셀 제작시 디폴트로 설정된 데이터를 읽어낼 수 있게 된다.여기서, 스위칭 부의 역할은 일반동작에서는 하이 셀, 로우 셀 관계없이 정상적인 동작을 수행하여 메모리 칩의 기본 동작인 리드(Read) 라이트(Write) 동작을 수행하게되고, 메모리 셀들의 초기값으로 초기화 할 때에는 셀 커패시턴스의 작은 차이로 인해 그 초기화 값으로 만들어 디폴트 정보를 가지게 된다.즉, 종래의 마스크 롬에서 읽어와 저장하게 되는 오퍼레이팅 시스템을, 본 발명에서는 셀 커패시터를 다르게 하여 특수 제작된 메인 메모리에, 오퍼레이팅 시스템을 마치 이미지 형태로 기록해 두었다가, 소정 조건이 되면 로딩되게 함으로써 오퍼레이팅 시스템을 읽어와 저장하는 과정을 생략할 수 있게 되는 것이다.FIG. 5 is a block diagram showing a detailed configuration of a main memory. In the configuration of FIG. 2, the memory cell stores the data required for booting the system in advance by combining the capacitance according to the capacitance capacity difference. A reference cell 400 configured to compare the voltage levels of the high cell and the low cell and read the stored data; And a switching unit 300 for selecting each cell to perform a development or read operation in each cycle. Here, a high cell having a large capacitance and a low cell having a small capacitance have a normal operation. In general DRAM read / write operations, cells operate with cells of (almost) the same capacity and cells with different sizes under predetermined conditions, thereby reading data set by default at the time of fabrication of a memory cell. In normal operation, normal operation is performed regardless of high cell and low cell to perform read write operation, which is the basic operation of the memory chip, and when initializing to the initial value of the memory cells, a small difference in cell capacitance is required. The default value is set to the initial value, which means that the existing mask ROM is read and stored. In the present invention, since the operating system is recorded in the form of an image in a main memory specially manufactured with different cell capacitors, the operating system can be loaded when a predetermined condition is reached, thereby eliminating the process of reading and storing the operating system. will be.
다음, 도6은 도5에 따른 시뮬레이션 결과를 보인 타이밍도로서 그 동작 및 작용을 설명하면 다음과 같다.Next, FIG. 6 is a timing diagram showing a simulation result according to FIG. 5.
예를 들어, '하이'용 셀 커패시턴스는 40fF로 '로우'용 셀 커패시턴스는 30fF로, 기준용 셀 커패시턴스는 35fF로 정할 경우 각 셀들을 '하이'로 저장한 후 첫 번째 사이클에서는 기준용 셀과 비교하여 '하이'셀은 도6의 (a)와 같이 '하이'로, '로우'셀은 (b)와 같이 '로우'로 디벨로프된다.기준용 셀의 용량과 하이용 셀의 커패시턴스가 차이가 생기므로 그 차이에 의해 센스앰프의 동작으로 (a)에서는 기준용 셀보다 커패시턴스가 크므로 하이로 (b)에서는 기준용 셀보다 커패시턴스가 작으므로 로우로 디벨로프된다.메모리 셀에 정보를 저장하지 않은 상태에서 기본(Default)으로 메모리 셀의 상태에 따른 정보가 초기화 과정을 통해 저장되는 것이다. 도6에서 (a)와 같이 하이로 디벨로프 된 셀은 해당하는 셀에 하이 값이 저장되게 된다.For example, if the cell capacitance for 'high' is set to 40fF, the cell capacitance for 'low' is set to 30fF, and the reference cell capacitance is set to 35fF, then each cell is stored as 'high'. In comparison, the 'high' cell is enveloped as 'high' as shown in Fig. 6 (a) and the 'low' cell as 'low' as shown in (b). The capacitance of the reference cell and the capacitance of the high cell are As a result of the difference, the difference between the reference cell and (a) is high due to the operation of the sense amplifier. Therefore, the capacitance is low because the capacitance is smaller than that of the reference cell. In the unsaved state, information according to the state of the memory cell is stored through an initialization process by default. In FIG. 6, a high-developed cell, as shown in (a), stores a high value in a corresponding cell.
두 번째 사이클 에서는 정상적인 읽기 동작으로 '하이'셀은 '하이', '로우'셀은 '로우'가 읽혀짐을 알 수 있다.그러므로 도6에서는 본 발명의 요지인 시스템의 초기화 값을 마스크롬이나 하드 디스크 등의 외부 장치로부터 가지고 와서 저장하지 않은 상태에서 단지 초기화 과정만을 통해서 정보를 초기화 하는 것의 한 가지 예를 내부 동작으로 시물레이션을 통해 설명한 것이다.In the second cycle, it can be seen that the 'high' cell is 'high' and the 'low' cell is read 'low' as a normal read operation. Therefore, in FIG. An example of initializing information through an initialization process without bringing it from an external device such as a disk and saving it is described through simulation with internal operations.
이상에서 설명한 바와 같이 본 발명 반도체 메모리 장치는 시스템 리셋시에 다른 기억장치로부터 동작 정보를 읽어오지 않고 메인 메모리 내부적으로 한번의 동작에 의해 그 역할을 대신하도록 함으로써 부팅시간이 빨라지고 시스템의 경량화 및 소형화할 수 있는 효과가 있다.As described above, the semiconductor memory device of the present invention does not read operation information from another memory device at the time of system reset and replaces its role by one operation in the main memory, thereby making booting time faster and making the system lighter and smaller. It can be effective.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0006454A KR100367736B1 (en) | 2000-02-11 | 2000-02-11 | Semiconductor memory apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0006454A KR100367736B1 (en) | 2000-02-11 | 2000-02-11 | Semiconductor memory apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010081254A KR20010081254A (en) | 2001-08-29 |
| KR100367736B1 true KR100367736B1 (en) | 2003-01-10 |
Family
ID=19645644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0006454A Expired - Fee Related KR100367736B1 (en) | 2000-02-11 | 2000-02-11 | Semiconductor memory apparatus |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100367736B1 (en) |
-
2000
- 2000-02-11 KR KR10-2000-0006454A patent/KR100367736B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010081254A (en) | 2001-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7461320B2 (en) | Memory system and method having selective ECC during low power refresh | |
| US6965540B2 (en) | Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode | |
| US6693840B2 (en) | Non-volatile semiconductor memory device with enhanced erase/write cycle endurance | |
| USRE42976E1 (en) | Semiconductor memory device with reduced data access time | |
| US5226139A (en) | Semiconductor memory device with a built-in cache memory and operating method thereof | |
| KR20190066500A (en) | Method of training drive strength, odt of memory device, computing system performing the same and system on chip performing the same | |
| US6779076B1 (en) | Method and system for using dynamic random access memory as cache memory | |
| KR100805528B1 (en) | Selective Refresh Method and System in Semiconductor Memory Device | |
| JP4569182B2 (en) | Semiconductor device | |
| CN107369464B (en) | Storage modules and systems including the same | |
| US7571276B2 (en) | Read operation for semiconductor memory devices | |
| KR20230051835A (en) | Semiconductor memory device and method of operating the same | |
| US6339560B1 (en) | Semiconductor memory based on address transitions | |
| KR100861439B1 (en) | Dram with half and full density operation and a method for operating such a memory | |
| US9147464B1 (en) | System architecture with multiple memory types, including programmable impedance memory elements | |
| US7386654B2 (en) | Non-volatile configuration data storage for a configurable memory | |
| KR100367736B1 (en) | Semiconductor memory apparatus | |
| US20050157531A1 (en) | Memory device of ferro-electric | |
| US5331595A (en) | Semiconductor memory device having IO line pair to be equalized and divided into blocks and operating method thereof | |
| KR100810795B1 (en) | Semiconductor integrated memory | |
| JPH11213658A (en) | System LSI | |
| KR100526890B1 (en) | Ferroelectric Random Access Memory device and control method therefore | |
| KR20000020300A (en) | Synchronous semiconductor memory device | |
| JP2007250060A (en) | Semiconductor memory device | |
| JPH09297712A (en) | Data transfer controller |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20101125 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 9 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20111228 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20111228 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |