KR100302578B1

KR100302578B1 - 억세스속도를높일수있는스태틱반도체메모리디바이스

Info

Publication number: KR100302578B1
Application number: KR1019980006433A
Authority: KR
Inventors: 후미히꼬 하야시
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-02-27
Filing date: 1998-02-27
Publication date: 2001-09-22
Anticipated expiration: 2018-02-27
Also published as: US6268240B1; US6178110B1; CN1195892A; JPH10242299A; KR19980071810A

Abstract

제1 및 제2 구동 MOS 트랜지스터(Q_d1및 Q_d2)와, 제1 및 제2 전송 MOS 트랜지스터(Q_t1및 Q_t2)와, 제1 및 제2 부하 소자(R₁, R₂, Q_p1, Q_p2)를 포함하는 스태틱 메모리 셀에서, 제1 구동 MOS 트랜지스터의 드레인과 제1 전송 MOS 트랜지스터의 소스는 반도체 기판(201, 301) 내의 제1 불순물 영역(205, 206)에 의해 형성되고, 제2 구동 MOS 트랜지스터의 드레인과 제2 전송 트랜지스터의 소스는 반도체 기판 내의 제2 불순물 영역(205, 206)에 의해 형성된다. 또한, 제1 금속 실리사이드층(210, 310)이 제1 불순물 영역과 제2 구동 MOS 트랜지스터의 게이트 상에 형성되고, 제2 질화 금속층(210, 310)이 제2 불순물 영역과 구동 MOS 트랜지스터의 게이트 상에 형성된다. 또한, 제1 및 제2 부하 소자는 각각 제1 및 제2 질화 금속층 상에 형성된다.

Description

억세스 속도를 높일 수 있는 스태틱 반도체 메모리 디바이스{STATIC SEMICONDUCTOR MEMORY DEVICE CAPABLE OF ENHANCING ACCESS SPEED}

본 발명은 스태틱(static) 반도체 메모리 디바이스에 관한 것이며, 구체적으로는 스태틱 랜덤 억세스 메모리(SRAM) 셀의 개량에 관한 것이다.

종래 기술의 SRAM 셀은 교차 결합된 제1 및 제2 인버터들로 형성된 플립플롭과 플립플롭의 제1 및 제2 노드와 데이타 라인 사이에 접속된 전송 트랜지스터들로 구성된다. 즉, 제1 인버터는 전원 라인과 제1 노드 사이에 접속된 제1 부하 저항기와 제1 노드와 접지 라인 사이의 구동 MOS 트랜지스터로 형성된다. 유사하게, 제2 인버터는 전원 라인과 제2 노드 사이의 제2 부하 저항기 소자와 제2 노드와 접지 라인 사이의 제2 구동 MOS 트랜지스터로 형성된다. 이러한 SRAM 셀에서, 억세스 속도를 향상시키기 위해, 살리데이션(salidation) 기술이 채택되어 왔다. 예를 들어, 게이트 전극들은 다결정 실리콘과 금속 실리사이드로 이루어진 2중 구조으로 구성된다. 이는 다음에 상세히 설명할 것이다.

그러나, 상술한 종래 기술의 SRAM 셀에서, 부하 저항기들은 구동 트랜지스터들과 전송 트랜지스터들의 게이트들과 동일 평면 상에 형성되므로, SRAM 셀의 면적은 증가되어, 집적도 면에서 불리하게 된다.

만약 부하 저항기가 구동 트랜지스터들의 게이트들 위에 형성된다면, 노드에서의 구동 트랜지스터의 게이트와 전송 트랜지스터의 소스 간의 기생 저항이 증가되어, SRAM 셀의 억세스 속도를 현저하게 감소시킨다. 이는 또한 다음에 상세히 설명될 것이다.

본 발명의 목적은 SRAM 셀의 집적도를 향상시킬 뿐만 아니라 그 억세스 속도를 높이기 위한 것이다.

본 발명에 따르면, 제1 및 제2 구동 MOS 트랜지스터들과, 제1 및 제2 MOS 전송 트랜지스터들과, 제1 및 제2 부하 소자들을 포함하는 스태틱 메모리 셀에서, 제1 구동 MOS 트랜지스터의 드레인과 제1 전송 MOS 트랜지스터의 소스는 반도체 기판 내에 제1 불순물 영역으로 형성되고, 제2 구동 MOS 트랜지스터의 드레인과 제2 전송 MOS 트랜지스터의 소스는 반도체 기판 내에 제2 불순물 영역으로 형성된다. 또한 제1 금속 실리사이드층은 제1 불순물 영역과 제2 구동 MOS 트랜지스터의 게이트 상에 형성되고, 제2 금속 실리사이드층은 제2 불순물 영역과 제1 구동 MOS 트랜지스터의 게이트 상에 형성된다. 또한, 제1 및 제2 부하 소자들은 각각 제1 및 제2 금속 실리사이드층들에 형성된다.

그러므로, 부하 소자들이 전송 트랜지스터들과 구동 트랜지스터들의 평면과 다른 평면 상에 형성되기 때문에, SRAM 셀의 크기는 감소될 수 있다. 또한, 금속 실리사이드층들이 접촉 노드에 형성되기 때문에, 그 기생 저항이 감소되어, SRAM 셀의 억세스 속도는 높아진다.

도 1은 첫 번째 종래 기술의 SRAM 셀을 도시한 등가 회로도.

도 2는 도 1의 SRAM 셀의 평면도.

도 3a - 3h는 도 2의 SRAM 셀의 단면도.

도 4는 두 번째 종래 기술의 SRAM 셀을 도시한 단면도.

도 5는 본 발명에 따른 SRAM 셀의 제1 실시예를 도시한 등가 회로도.

도 6a - 6b는 도 5의 SRAM 셀의 평면도.

도 7a - 7j는 도 6a - 6b의 SRAM 셀의 단면도.

도 8은 본 발명에 따른 SRAM 셀의 제2 실시예를 도시한 등가 회로도.

도 9a - 9b는 도 8의 SRAM 셀의 평면도.

도 10a - 10m은 도 9a - 9b의 SRAM 셀의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

204 : 워드 라인

211 : 다결정 실리콘층

214 : 절연층

본 발명은 첨부된 도면을 참조로 종래 기술과 비교한 다음의 상세한 설명으로부터 보다 명확하게 이해될 것이다.

양호한 실시예를 설명하기 전에, 종래 기술의 SRAM 셀이 도 1, 2, 3a - 3h,및 4를 참조로 설명될 것이다.

도 1에, 종래 기술의 SRAM 셀을 도시한 등가 회로도가 도시되어 있으며, 하나의 SRAM이 워드 라인(WL)과 2개의 상보적인 비트 라인들(BL₁및 BL₂) 사이의 각각의 교차점에 제공되어 있다. 메모리 셀은 2개의 교차 결합된 인버터들로 구성된 플립플롭 및 플립플롭의 노드들(N₁및 N₂)과 비트 라인들(BL₁및 BL₂) 사이에 접속된 전송 N채널 MOS 트랜지스터들(Q_t1및 Q_t2)로 구성된다. 전송 트랜지스터들(Q_t1및 Q_t2)은 워드 라인(WL)에서의 전압에 의해 제어된다.

인버터들 각각은 전원 라인(V_CC)과 접지 라인(GND) 사이의 부하 저항기 R₁(R₂)와 구동 N채널 MOS 트랜지스터 Q_d1(Q_d2)를 포함한다. 노드(N₁)는 구동 트랜지스터(Q_d2)의 게이트에 접속되어, 구동 트랜지스터(Q_d2)는 노드(N₁)에서의 전압에 의해 구동된다. 또한, 노드(N₂)는 구동 트랜지스터(Q_d1)의 게이트에 접속되어, 구동 트랜지스터(Q_d1)는 노드(N₂)에서의 전압에 의해 구동된다.

도 2는 도 1의 SRAM 셀의 평면도이고, 도 3a - 3h는 도 2의 라인 Ⅲ-Ⅲ을 따른 단면도이다. 도 2에 도시된 바와 같은 SRAM 셀은 비대칭형이다.

도 1의 SRAM 셀의 구조가 도 2뿐만 아니라 그 제조 단계들을 도시한 도 3a - 3h를 참조로 다음에서 설명된다.

먼저, 도 3a를 참조하면, P형 단결정 실리콘 기판(101)이 실리콘의 국부 산화(LOCOS) 공정에 의해 열 산화되어 약 600 nm 두께의 필드 실리콘 산화층(102)을 형성한다. 그 결과, 활성 영역(AR)(도 2 참조)은 필드 실리콘 산화층(102)으로 둘러 싸인다. 그 다음에, 약 20 nm 두께의 게이트 실리콘 산화층(103)이 기판(101)을 열 산화시킴으로써 성장된다.

다음에, 도 3b를 참조하면, 약 300 nm 두께의 도핑되지 않은 다결정 실리콘층(104)이 화학 기상 증착(CVD) 공정에 의해 전체 표면 상에 증착된다. 그 다음에, 포토레지스트 패턴(105)이 형성되고, cm²당 약 10¹⁵개의 인 이온들이 약 30 keV의 에너지로 주입된다. 그 결과, 부하 저항기들(R₁및 R₂)에 대응하는 포토레지스트 패턴(105) 아래의 다결정 실리콘층(104) 부분의 저항값들은 높게 유지되고, 다른 부분의 저항값들은 낮게 유지된다. 다음에, 포토레지스트 패턴(105)이 제거된다.

다음에, 도 3c를 참조하면, 다결정 실리콘층(104)이 포토리소그래피 공정에 의해 패터닝되어, 워드 라인(WL)(즉, 전송 트랜지스터들(Q_t1및 Q_t2)의 게이트들), 부하 저항기들(R₁및 R₂), 및 구동 트랜지스터들(Q_d1및 Q_d2)의 게이트들이 형성된다(도 2 참조). 다음에, 마스크로서 다결정 실리콘층(104)과 필드 실리콘 산화층(102)을 사용하여 cm²당 약 2×10¹³개의 인 이온들이 약 10 keV의 에너지로 기판(101)에 주입되어, 저농도로 도핑된 드레인(LDD) 구조의 N^-형 불순물 확산영역(106)이 형성된다.

다음에, 도 3d를 참조하면, 약 150 nm 두께의 실리콘 산화층(107)이 CVD 공정에 의해 전체 표면 상에 증착된다. 그 다음에, 포토레지스트 패턴(108)이 형성된다.

다음에, 도 3e를 참조하면, 실리콘 산화층(107)이 이방성 공정에 의해 에치백(etch back)되어 측벽 실리콘 산화층(107a)을 형성한다. 이러한 경우에, 실리콘 산화층(107)은 포토레지스트 패턴(108) 아래에 실리콘 산화층(107)으로서 남겨진다. 그 다음에, 포토레지스트 패턴(108)이 제거된다.

다음에, 도 3f를 참조하면, 마스크로서 측벽 실리콘 산화층(107a)을 사용하여 cm²당 약 4×10¹⁵개의 비소 이온들이 기판(101)으로 주입된다. 이러한 경우에, 다결정 실리콘층(104)의 부하 저항기 R₁(R₂)는 비소 이온으로 처리되지 않게 되어, 부하 저항기 R₁(R₂)의 저항값은 높게 유지된다.

다음에, 도 3g를 참조하면, 약 50 - 60 nm 두께의 티타늄층이 스퍼터링 공정에 의해 전체 표면 상에 증착된다. 그 다음에, 약 650℃의 온도에서 30초 동안 가열 작업이 티타늄층 상에 수행되어, 티타늄층이 다결정 실리콘층(104)과 반응된다. 다음에, 티타늄층의 미반응 부분이 암모니아수/과산화수소수 혼합 용액(APM)과 같은 알칼리 용액에 의해 제거된다. 그 결과, 티타늄 실리사이드층(110)이 다결정 실리콘층(104) 상에만 형성된다. 다음에, 약 760℃의 온도에서 약 20초 동안 가열 작업이 수행되어, 티타늄층(110)의 저항을 감소시킨다. 이에 유의하여, 만약 너무높은 온도에서 약 20초보다 오랜 시간 동안 가열 작업이 수행된다면, 티타늄층(110)은 덩어리로 될 수 있어, 그 저항은 증가된다.

최종적으로, 도 3h를 참조하면, 실리콘 산화층(111)이 CVD 공정에 의해 전체 표면 상에 증착된다. 그 다음에, 실리콘 산화층(111) 내에 접촉구들(CONT₁, CONT₂, CONT₃, 및 CONT₄)이 천공(perforating)된다(도 2 참조). 그 다음에, 알루미늄층이 증착되고 패터닝되어 전극 패턴(112)을 형성한다. 접촉구(CONT₁)가 노드(N₁)을 위해 사용되고, 접촉구(CONT₂)가 노드(N₂)를 위해 사용되며, 접촉구(CONT₃)는 구동 트랜지스터(Q_d2)의 게이트(노드 N₁)를 전송 트랜지스터(Q_t1)의 소스에 접속시키기 위해 사용되고, 접촉구(CONT₄)는 전력 공급 라인(V_CC)을 위해 사용된다(도시생략).

이와 같이, 도 2의 SRAM 셀이 완성된다.

그러나, 도 2 및 3a - 3h에 도시된 바의 상술한 SRAM 셀에서, 부하 저항기들(R₁및 R₂)은 트랜지스터들(Q_t1, Q_t2, Q_d1, 및 Q_d2)의 게이트들과 동일 평면 상에 형성되므로, SRAM 셀의 면적이 증가되어, 집적도 면에서 불리하게 된다.

만약 부하 저항기 R₁(R₂)가 트랜지스터들(Q_t1, Q_t2, Q_d1, 및 Q_d2)의 게이트들 위에 형성된다면, 도 4에 도시된 바와 같은 저 저항 다결정 실리콘층(112') 및 고 저항 다결정 실리콘층(112')(R₁)이 도 3h의 알루미늄 전극 패턴(112) 대신에 제공될 수 있다. 즉, 도 4에서, 다결정 실리콘층은 고 농도의 불순물을 갖고, 다결정 실리콘층(112')(R₁)은 저 농도의 불순물을 갖는다. 그러나, 이러한 경우에, 티타늄층(110)에 대한 가열 작업이 수행될 때, 다결정 실리콘층(112')의 저항은 고 농도의 불순물을 포함하는 것에도 불구하고 증가된다. 그 결과, 노드 N₁(N₂)에서의 구동 트랜지스터 Q_d2(Q_d1)의 게이트와 전송 트랜지스터 Q_t1(Q_t2)의 소스 간의 기생 저항이 증가되어, 도 1의 SRAM 셀의 억세스 속도를 현저하게 감소시킨다.

도 5에, 본 발명에 따른 SRAM 셀의 제1 실시예를 도시한 등가 회로도가 도시되어 있으며, 2개의 워드 라인들(WL₁및 WL₂)이 도 1의 워드 라인(WL) 대신에 제공되어 있다. 즉, 전송 트랜지스터(Q_t1)는 워드 라인(WL₁)에서의 전압으로 제어되고, 전송 트랜지스터(Q_t2)는 워드 라인(WL₂)에서의 전압으로 제어된다. 이러한 경우에, 워드 라인(WL₁)에서의 전압은 워드 라인(WL₂)에서의 전압과 동일하다는 것에 주의한다.

도 6a 및 6b는 도 5의 SRAM 셀의 평면도이고, 도 7a - 7j는 도 6a - 6b의 라인 Ⅶ - Ⅶ에 따른 단면도이다. 도 6a - 6b에 도시된 바의 SRAM 셀은 대칭적이라는 것에 주의한다.

도 5의 SRAM 셀의 구조가 도 6a 및 6b만이 아니라 그 제조 단계들을 도시한 도 7a - 7j를 참조로 다음에서 설명될 것이다.

먼저, 도 7a를 참조하면, P형 단결정 실리콘 기판(201)이 LOCOS 공정에 의해 열 산화되어 약 400 nm 두께의 필드 실리콘 산화층(202)을 형성한다. 그 결과, 활성 영역(AR)(도 6a 참조)이 필드 실리콘 산화층(202)에 의해 둘러 싸인다. 그 다음에, 약 10 nm 두께의 게이트 실리콘 산화층(203)이 기판(201)을 열 산화시킴으로써 성장된다.

다음에, 도 7b를 참조하면, 약 300 nm 두께의 N형 다결정 실리콘층(204)이 저압 화학 기상 증착(LPCVD) 공정에 의해 전체 표면 상에 증착된다. 그 다음에, 다결정 실리콘층(204)이 포토리소그래피 공정과 이방성 건식 에칭 공정에 의해 패터닝되어, 워드 라인들(WL₁및 WL₂)(즉, 전송 트랜지스터들(Q_t1및 Q_t2)의 게이트들)과 구동 트랜지스터들(Q_d1및 Q_d2)이 형성된다(도 6a 참조). 그 다음에, 마스크로서 다결정 실리콘층(204)과 필드 실리콘 산화층(202)을 사용하여 cm²당 약 2×10¹³개의 인 이온들이 약 10 keV의 에너지로 기판(201)에 주입되어, LDD 구조의 N^_형 불순물 확산 영역들(205)이 형성된다.

다음에, 도 7c를 참조하면, 약 100 nm 두께의 실리콘 산화층이 LPCVD 공정에 의해 전체 표면 상에 증착된다. 그 다음에, 실리콘 산화층이 포토리소그래피 공정과 이방성 공정에 의해 에치백(etch back)되어 측벽 실리콘 산화층(206)을 형성한다. 그 다음에, 마스크로서 측벽 실리콘 산화층(206)을 사용하여 cm²당 약 5×10¹⁵개의 비소 이온들이 기판(201)으로 주입되어, 불순물 농도가 cm³당 약 10²⁰- 10²¹인 LDD 구조의 N⁺형 불순물 확산 영역들(207)을 형성한다(도 6a 참조).

다음에, 도 7d를 참조하면, 약 50 - 60 nm 두께의 티타늄층이 스퍼터링 공정에 의해 전체 표면 상에 증착된다. 그 다음에, 약 650℃ 등, 700℃보다 낮은 온도에서 약 30 초 동안 티타늄층 상에 가열 작업이 수행되어, 티타늄층이 다결정 실리콘층(204)과 반응된다. 그 다음에, 티타늄층의 미반응 부분이 SPM과 같은 알칼리 용액에 의해 제거된다. 그 결과, 티타늄 실리사이드층(208)은 다결정 실리콘층(204) 상에만 형성된다. 그 다음에, 800℃보다 높은 온도에서 약 20초 동안 가열 작업이 수행되어 티타늄층(208)의 저항이 감소된다.

다음에, 도 7e를 참조하면, 절연층(209)이 전체 표면 상에 형성된다. 즉, 먼저, 약 100 nm 두께의 실리콘 산화층이 상압(atmospheric pressure) 화학 기상 증착(APCVD) 공정에 의해 증착된다. 그 다음에, 약 600 nm 두께의 인 함유 붕소 실리케이트 글라스(BPSG)층이 APCVD 공정에 의해 실리콘 산화층 상에 증착된다. 그 다음에, 약 800℃에서 가열 작업이 수행된 후, 화학적 기계적 연마(CMP) 공정이 BPSG층 상에 수행되어, 그 층을 평탄화한다. 그 다음에, 약 100 nm 두께의 실리콘 산화층이 APCVD 공정에 의해 평탄화된 BPSG층 상에 증착됨으로써, 절연층(209)을 완성한다.

다음에, 도 7f를 참조하면, 절연층(209) 내에 접촉구들(CONT₁및 CONT₂)이 천공된다(도 6a 참조). 이러한 경우에, 접촉구들(CONT₁및 CONT₂) 내에서, 게이트 실리콘 산화층(203)과 측벽 실리콘 산화층(206)이 완전히 에칭된다. 그러나, 접촉구들(CONT₁및 CONT₂) 내의 티타늄 실리사이드층(208)은 티타늄 실리사이드에 대한 실리콘 산화물의 높은 에칭 비율을 사용하여 에칭 공정에 의해 남겨질 수 있다는 것에 주의한다.

다음에, 도 7g를 참조하면, 약 50 - 60 nm 두께의 티타늄층이 스퍼터링 공정에 의해 전체 표면 상에 증착된다. 그 다음에, 약 650℃ 등, 700℃보다 낮은 온도에서 약 30 초 동안 티타늄층 상에 가열 작업이 수행되어, 티타늄층이 접촉구들(CONT₁및 CONT₂) 내의 N⁺형 불순물 영역(207) 및 다결정 실리콘층(204)과 반응된다. 그 다음에, 티타늄층의 미반응 부분이 SPM과 같은 알칼리 용액에 의해 제거된다. 그 결과, 티타늄 실리사이드층(210)은 단지 접촉구들(CONT₁및 CONT₂) 내에만 형성된다. 그 다음에, 800 ℃보다 높은 온도에서 약 20초 동안 가열 작업이 수행되어 티타늄층(210)의 저항을 감소시킨다.

다음에, 도 7h를 참조하면, 약 50 - 100 nm 두께의 다결정 실리콘(또는 반절연 다결정 실리콘(SIPOS))층이 LPCVD 공정에 의해 전체 표면 상에 증착된다. 이러한 경우에, 만약 디바이스가 암모니아 플라즈마 분위기 내에 있다면, 티타늄 실리사이드층(210) 상에 질화물이 성장됨으로써, 다결정 실리콘(또는 SIPOS)층이 성장될 때 활성 실리콘과 티타늄 실리사이드가 서로 반응하는 것을 방지한다. 그 다음에, cm²당 약 1×10¹³개의 N형 불순물 이온들이 다결정 실리콘(또는 SIPOS)층으로 주입되고, 이어서 포토리소그래피 공정 및 이방성 드라이 에칭 공정에 의해 패턴화되어 낮은 불순물 농도의 다결정 실리콘층(211)을 형성한다.

이어서, 도 7i를 참조하면, 포토fp지스트 패턴(212)가 형성된다. 그 후, 대략 1×10¹⁵개의 인 (또는 비소) 이온이 낮은 불순물 농도의 다결정 실리콘층(211)으로 주입된다. 그 결과, 비록 포토레지스트 패턴(212) 아래의 다결정 실리콘층(211)의 저항은 높게 유지되지만, 다결정 실리콘층(211)의 다른 부분은 저 저항을 갖는 다결정 실리콘층(211')이 된다(도 6b 참조). 그 다음에, 포토레지스트(212)가 제거된다.

최종적으로, 도 7j를 참조하면, 절연층(212)이 전체 표면 상에 형성된다. 즉, 먼저, 약 100 nm 두께의 실리콘 산화층이 APCVD 공정에 의해 증착된다. 그 다음에, 약 600 nm 두께의 BPSG층이 APCVD 공정에 의해 실리콘 산화층 상에 증착된다. 그 다음에, 약 800℃에서 가열 작업이 수행된 후, CMP 공정이 BPSG층 상에 수행되어, 그 층을 평탄화한다.

그 다음에, 절연층(212) 내에 접촉구들(CONT₃및 CONT₄)이 천공된다(도 6a 및 6b 참조). 그 다음에, 알루미늄 등으로 이루어진 도전층(213)이 절연층(211) 상에 형성되고 패터닝된다. 그 결과, 도전층(213)은 접지 라인(GND)으로서 접촉구들(CONT₃및 CONT₄)을 통해 구동 트랜지스터들(Q_d1및 Q_d2)의 소스들에 접속된다.

또한, 절연층(214)이 전체 표면 상에 형성된다. 그 다음에, 절연층(214) 내에 접촉구들(CONT₅및 CONT₆)이 천공된다(도 6a 및 6b 참조). 그 다음에, 금속 플러그들(215)이 접촉구들(CONT₅및 CONT₆) 내에 매설된다. 그 다음에, 알루미늄 등으로 이루어진 도전층(216)이 절연층(214) 상에 형성되고 패터닝된다. 그 결과, 도전층(214)은 데이타 라인들(DL₁및 DL₂)로서 접촉구들(CONT₅및 CONT₆)을 통해 전송 트랜지스터들(Q_t1및 Q_t2)의 드레인들에 접속된다.

그러므로, 도 6a 및 6b의 SRAM 셀이 완성된다.

도 5, 6a, 6b, 7a - 7j에 도시된 바와 같은 SRAM 셀에서, 부하 저항기들(R₁및 R₂)은 트랜지스터들(Q_t1, Q_t2, Q_d1, 및 Q_d2)의 게이트들과 다른 평면 상에 형성되므로, SRAM 셀의 면적이 감소되어, 집적도 면에서 유리하다. 또한, 티타늄 실리사이드층(210)이 노드 N₁(N₂)에서의 구동 트랜지스터 Q_d2(Q_d1)과 전송 트랜지스터 Q_t1(Q_t2) 사이에 제공되므로, 노드 N₁(N₂)에서의 기생 저항이 현저하게 감소됨으로써, 도 5의 SRAM 셀의 억세스 속도가 증가된다.

도 8에, 본 발명에 따른 SRAM 셀의 제2 실시예를 도시한 등가 회로도가 도시되어 있으며, P채널 박막 트랜지스터들(TFTs)(Q_p1및 Q_p2)이 도 5의 부하 저항기들(R₁및 R₂) 대신에 각각 제공된다.

도 9a 및 9b는 도 8의 SRAM 셀의 평면도이고, 도 10a - 10m은 도 9a - 9b의 라인 X - X를 따른 단면도이다. 도 9a 및 9b에 도시된 SRAM 셀은 대칭적인 것에 주의한다.

도 8의 SRAM 셀의 구조가 도 9a 및 9b만이 아니라 그 제조 단계들을 도시한 도 10a - 10j를 참조로 다음에서 설명된다.

먼저, 도 10a를 참조하면, 도 7a에 도시된 것과 동일한 방식으로, P형 단결정 실리콘 기판(301)이 LOCOS 공정에 의해 열 산화되어 약 400 nm 두께의 필드 실리콘 산화층(302)을 형성한다. 그 결과, 활성 영역(AR)(도 9a 참조)은 필드 실리콘 산화층(302)에 의해 둘러 싸인다. 그 다음에, 약 10 nm 두께의 게이트 실리콘 산화층(303)이 기판(301)을 열 산화시킴으로써 성장된다.

다음에, 도 10b를 참조하면, 도 7b와 동일한 방식으로, 약 300 nm 두께의 N형 다결정 실리콘층(304)이 LPCVD 공정에 의해 전체 표면 상에 증착된다. 그 다음에, 다결정 실리콘층(304)이 포토리소그래피 공정과 이방성 건식 에칭 공정에 의해 패터닝되어, 워드 라인들(WL₁및 WL₂)(즉, 전송 트랜지스터들(Q_t1및 Q_t2)의 게이트들)과 구동 트랜지스터들(Q_d1및 Q_d2)의 게이트들이 형성된다(도 9a 참조). 그 다음에, 마스크로서 다결정 실리콘층(304)과 필드 실리콘 산화층(302)을 사용하여 cm²당 약 2×10¹³개의 인 이온들이 약 10 keV의 에너지로 기판(301)에 주입되어, LDD 구조의 N^_형 불순물 확산 영역들(305)이 형성된다.

다음에, 도 10c를 참조하면, 도 7c와 동일한 방식으로, 약 100 nm 두께의 실리콘 산화층이 LPCVD 공정에 의해 전체 표면 상에 증착된다. 그 다음에, 실리콘 산화층이 포토리소그래피 공정과 이방성 공정에 의해 에치백되어 측벽 실리콘 산화층(306)을 형성한다. 그 다음에, 마스크로서 측벽 실리콘 산화층을 사용하여 cm²당 약 5×10¹⁵개의 비소 이온들이 기판(301)으로 주입되어 cm²당 약 10²⁰- 10²¹개의 불순물 농도를 갖는 LDD 구조의 N⁺형 불순물 확산 영역들(307)을 형성한다(도 9a 참조).

다음에, 도 10d를 참조하면, 도 7d와 동일한 방식으로, 약 50 - 60 nm 두께의 티타늄층이 스퍼터링 공정에 의해 전체 표면 상에 증착된다. 그 다음에, 약 650℃ 등, 700℃보다 낮은 온도에서 약 30 초 동안 티타늄층 상에 가열 작업이 수행되어, 티타늄층이 접촉구들(CONT₁및 CONT₂) 내의 N⁺형 불순물 영역(307)과 다결정 실리콘층(304)과 반응된다. 그 다음에, 티타늄층의 미반응 부분이 SPM과 같은 알칼리 용액에 의해 제거된다. 그 결과, 티타늄 실리사이드층(308)은 단지 다결정 실리콘층(304) 상에만 형성된다. 그 다음에 800℃보다 높은 온도에서 약 20초 동안 가열 작업이 수행되어 티타늄층의 저항을 감소시킨다.

다음에, 도 10h를 참조하면, 약 50 - 100 nm 두께의 다결정 실리콘층(311)이 LPCVD 공정에 의해 전체 표면 상에 증착된다. 이러한 경우에, 만약 디바이스가 암모니아 플라즈마 분위기 내에 있다면, 질화물이 티타늄 실리사이드층(310) 상에 성장됨으로써, 다결정 실리콘층(311)이 성장될 때 활성 실리콘과 티타늄 실리사이드가 서로 반응되는 것을 방지한다. 그 다음에, cm²당 약 1×10¹³- 1×10¹⁵개의 N형 불순물 이온들이 다결정 실리콘층(311)으로 주입된 후, 이 층이 포토리소그래피공정과 이방성 건식 에칭 공정에 의해 패터닝되어, TFT들(Q_p1및 Q_p2)의 게이트들을 형성한다.

다음에, 도 10i를 참조하면, TFTs Q_p1및 Q_p2를 위하여 대략 5 내지 20 nm의 두께의 게이트 실리콘 산화물층(313)이 LPCVD 공정에 의해 전체 표면 상에 피착된다. 이어서, 콘택트홀 CON₃및 CON₄(도 9b 참조)가 이방성 에칭 공정에 의해 게이트 실리콘 산화물층(313)에 관통된다. 그리하여, TFTs Q_p1및 Q_p2의 게이트는 콘택트홀 CON₃및 CON₄에 의해 노출된다.

그 후, 도 10j를 참조하면, 비정질 실리콘층이 전체 표면 상에 성장되고, 약 600℃에서 비정질 실리콘층 상에 가열 작업이 수행된다. 그 결과, 비정질 실리콘층은 다결정 실리콘층(314)으로 변화된다. cm²당 약 1×10^{12 -}1×10¹³개의 N형 불순물들이 다결정 실리콘층(314)으로 주입된 후, 다결정 실리콘층이 이방성 건식 에칭 공정에 의해 패터닝된다.

다음에, 도 10k를 참조하면, 포토레지스트 패턴(315)이 형성된다. 그 다음에, 마스크로서 포토레지스트 패턴(315)을 사용하여 cm²당 약 1×10¹⁴- 1×10¹⁵개의 붕소 이온들(B+ 또는 BF2+)이 다결정 실리콘층(114)으로 주입된다. 그 다음에, 포토레지스트 패턴(315)이 제거된다. 그 결과, 도 10l에 도시된 바와 같이, 다결정 실리콘층(314)이 TFT들(Q_p1및 Q_p2) 각각의 채널 영역(314)(C), 소스영역(314)(S), 및 드레인 영역(314)(D)으로 분할된다(도 9b 참조).

최종적으로, 도 10m을 참조하면, 도 7j와 동일한 방식으로, 절연층(316)이 전체 표면 상에 형성된다. 즉, 먼저, 약 100 nm 두께의 실리콘 산화층이 APCVD 공정에 의해 실리콘 산화층 상에 증착된다. 그 다음에, 약 600 ℃의 온도에서 가열 작업이 수행된 후, CMP 공정이 BPSG층 상에 수행되어, 그 층을 평탄화한다.

그 다음에 절연층(316) 내에 접촉구들(CONT₅및 CONT₆)이 천공된다(도 9a 및 9b 참조). 그 다음에, 알루미늄 등으로 이루어진 도전층(317)이 절연층(316) 상에 형성되고 패터닝된다. 그 결과, 도전층(317)이 접지 라인(GND)으로서 접촉구들(CONT₅및 CONT₆)을 통해 구동 트랜지스터들(Q_d1및 Q_d2)의 소스들에 접속된다.

또한, 절연층(318)이 전체 표면 상에 형성된다. 그 다음에, 절연층(318) 내에 접촉구들(CONT₇및 CONT₈)이 천공된다(도 9a 및 9b 참조). 다음에, 금속 플러그들(319)이 접촉구들(CONT₇및 CONT₉) 내에 매설된다. 그 다음에, 알루미늄 등으로 이루어진 도전층(320)이 절연층(318) 상에 형성되고 패터닝된다. 그 결과, 도전층(320)은 데이타 라인들(DL₁및 DL₂)로서 접촉구들(CONT₇및 CONT₉)을 통해 전송 트랜지스터들(Q_t1및 Q_t2)의 드레인들에 접속된다.

이와 같이, 도 9a 및 9b의 SRAM 셀이 완성된다.

도 8, 9a, 9b, 및 10a - 10k에 도시된 SRAM 셀에서, TFT들은트랜지스터들(Q_t1, Q_t2, Q_d1, 및 Q_d2)의 게이트들과 다른 평면 상에 형성되므로, SRAM 셀의 면적은 감소되어, 집적도 면에서 유리하다. 또한, 질화 티타늄층(310)이 노드 N₁(N₂)에서의 구동 트랜지스터 Q_d2(Q_d1)의 게이트와 전송 트랜지스터 Q_t1(Q_t2)의 소스 사이에 제공되므로, 노드 N₁(N₂)에서의 기생 저항이 현저하게 감소됨으로써, 도 8의 SRAM 셀의 억세스 속도는 증가된다.

상술한 제2 실시예에서, TFT들의 게이트들은 채널 영역들 아래에 배치되어 있으나, 본 발명은 TFT들의 게이트들이 채널 영역들 위에 배치된 SRAM 셀에도 적용될 수 있다.

상술한 바와 같이, 본 발명에 따르면, 부하 저항기들 또는 TFT들이 전송 트랜지스터들 및 구동 트랜지스터들과 다른 평면 상에 형성되므로, SRAM 셀의 면적은 감소될 수 있다. 예를 들어, 이러한 SRAM 셀의 면적은 도 1, 2, 및 3a - 3h의 종래 기술의 SRAM 셀에 비해 약 30% 정도 감소될 수 있다. 또한, 금속 실리사이드층들이 접촉 노드들에 형성되므로, 기생 저항이 감소될 수 있어, SRAM 셀의 억세스 속도는 증가한다. 예를 들어, 기생 저항은 도 4의 종래 기술의 SRAM 셀에 비해 수백배 정도 감소될 수 있다.

Claims

제1 및 제2 구동 MOS 트랜지스터들(Q_d1, Q_d2)과, 제1 및 제2 전송 MOS 트랜지스터들(Q_t1, Q_t2)과, 제1 및 제2 부하 소자들(R₁, R₂, Q_p1, Q_p2)을 포함하는 스태틱 메모리 셀을 제조하기 위한 방법에 있어서,

반도체 기판(201, 301) 상에 제1 다결정 실리콘층(204, 304)을 형성하는 단계;

상기 제1 및 제2 구동 MOS 트랜지스터와 상기 제1 및 제2 전송 MOS 트랜지스터의 게이트들이 형성되도록, 상기 제1 다결정 실리콘층을 패터닝(patterning)하는 단계;

상기 제1 및 제2 구동 MOS 트랜지스터와 상기 제1 및 제2 전송 MOS 트랜지스터의 게이트들을 마스크로 사용하여 제1 불순물들을 상기 반도체 기판에 주입하는 단계;

상기 제1 불순물들이 주입된 후에, 상기 제1 및 제2 구동 MOS 트랜지스터와 상기 제1 및 제2 전송 MOS 트랜지스터의 게이트들의 측벽들 상에 측벽 절연층들(206, 306)을 형성하는 단계;

상기 제1 및 제2 구동 MOS 트랜지스터와 상기 제1 및 제2 전송 MOS 트랜지스터의 소스들과 드레인들이 형성되도록, 상기 제1 및 2 구동 트랜지스터와 상기 제1 및 제2 전송 트랜지스터의 게이트들과 상기 측벽 절연층들을 마스크로 사용하여제2 불순물들을 상기 반도체 기판에 주입하는 단계;

상기 제2 불순물이 주입된 후에, 상기 제1 및 제2 구동 MOS 트랜지스터와 상기 제1 및 제2 전송 MOS 트랜지스터의 게이트들 상에 제1 금속 실리사이드층(208, 308)을 형성하는 단계;

상기 제1 금속 실리사이드층이 형성된 후에, 상기 스태틱 메모리 셀의 전체 표면 상에 제1 절연층(209, 309)을 형성하는 단계;

상기 제1 절연층과 상기 측벽 절연층들 내에 제1 및 제2 접촉구(CONT₁및 CONT₂)를 천공(perforating)하는 단계로서, 상기 제1 접촉구는 상기 제1 구동 MOS 트랜지스터의 드레인과 상기 제1 전송 MOS 트랜지스터의 소스와 상기 제2 구동 MOS 트랜지스터의 게이트를 노출시키고, 상기 제2 접촉구는 상기 제2 구동 MOS 트랜지스터의 드레인과 상기 제2 전송 MOS 트랜지스터의 소스와 상기 제1 구동 MOS 트랜지스터의 게이트를 노출시키는 천공 단계;

상기 제1 및 제2 접촉구 내에 제2 금속 실리사이드층(210, 310)을 형성하는 단계;

상기 제2 금속 실리사이드층을 암모니아 플라즈마 분위기 내에 노출시키는 단계, 및

상기 제2 금속 실리사이드층이 상기 암모니아 플라즈마 분위기 내에 노출된 후, 상기 제2 금속 실리사이드층과 상기 제1 절연층 상에 상기 제1 및 제2 부하 소자를 형성하는 단계

를 포함하는 것을 특징으로 하는 스태틱 메모리 셀 제조 방법.
제1항에 있어서, 상기 제1 및 제2 부하 소자 형성 단계는,

상기 제2 금속 실리사이드층과 상기 제1 절연층 상에 제2 다결정 실리콘층(211)을 형성하는 단게; 및

제3 불순물들을 상기 제2 다결정 실리콘층에 부분적으로 주입하는 단계

를 포함하는 것을 특징으로 하는 스태틱 메모리 셀 제조 방법.
제1항에 있어서, 상기 제1 및 제2 부하 소자 형성 단계는,

상기 제2 금속 실리사이드층과 상기 제1 절연층 상에 제2 다결정 실리콘층(311)을 형성하는 단계;

상기 제2 다결정 실리콘층 상에 제2 절연층(312)을 형성하는 단계; 및

제3 다결정 실리콘층(314)을 형성하는 단계

를 포함하되, 상기 제2 및 제3 다결정 실리콘층은 상기 제2 절연층과 함께 박막 트랜지스터들을 형성하는 것을 특징으로 하는 스태틱 메모리 셀 제조 방법.