KR100301818B1 - 셀프 얼라인 포토리소그래피 및 그를 이용한 반도체 소자 제조방법 - Google Patents

Abstract

본 발명은 별도의 마스크 사용없이 하부 패턴을 이용하여 포토 공정을 진행할 수 있도록한 셀프 얼라인 포토리소그래피 및 그를 이용한 반도체 소자 제조 방법에 관한 것으로, 반도체 기판상에 하부 패턴층을 형성하는 단계;상기 하부 패턴층상에 포토레지스트를 도포하고 포토 마스크 없이 노광하여 빛의 회절 현상에 의하여 하부 패턴층에 얼라인되는 포토레지스트가 노광되지 않도록 하는 단계;현상 공정으로 하부 패턴층에 얼라인되는 영역의 포토레지스트만 제거 또는 남도록하는 단계를 포함하여 이루어진다.

Description

셀프 얼라인 포토리소그래피 및 그를 이용한 반도체 소자 제조 방법{Self align photolithography and semiconductor device fabricating method thereof}

본 발명은 반도체 소자에 관한 것으로, 특히 별도의 마스크 사용없이 하부 패턴을 이용하여 포토 공정을 진행할 수 있도록한 셀프 얼라인 포토리소그래피 및 그를 이용한 반도체 소자 제조 방법에 관한 것이다.

포토레지스트는 빛이나 열등의 여러 형태의 에너지에 노출되었을때 내부구조가 바뀌는 특성을 가진 혼합물이다.

이와 같은 특성을 이용하여 특정 부분에만 빛을 조사하거나, 조사하지 않아 특정의 패턴을 형성하여 이를 식각 또는 이온 주입등의 소자 제조 공정에 사용한다.

이와 같은 포토리소그래피 공정에 의한 미세 패턴을 형성하는데 있어서의 주요 인자는 노출 방사원의 파장이다.

즉, 마스크 주변에서의 빛의 회절이 분해능의 주된 제한 요소로 작용한다.

노출되는 복사(Radiation)가 휘면 포토레지스트의 패턴 크기도 바뀌게 된다. 극단적으로 회절된 선이 서로 닿으면 패턴은 형성되지 않는다.

이하, 첨부된 도면을 참고하여 종래 기술의 포토리소그래피 공정에 관하여 설명하면 다음과 같다.

도 1a내지 도 1f는 종래 기술의 네가티브 포토레지스트를 사용한 포토리소그래피 공정 단면도이다.

종래 기술의 포토리소그래피 공정은 다음과 같은 순서로 진행된다.

먼저, 유리 기판상에 에멀젼(Emulsion),크롬,산화철 박막등으로 회로 설계에 따른 전기적 파라메터를 물리적 크기로 변환하여 특정 패턴의 포토 마스크를 제작한다.

그후 패턴 전사 단계를 수행하는데, 먼저, 도 1a에서와 같이, 식각 대상층(2)이 형성된 웨이퍼(1)를 세척 및 건조하여 이물등이 없는 최적의 상태로 만든다.

그리고 도 1b에서와 같이, 식각 대상층(2)상에 포토레지스트(3)를 코팅한다. 이어, 도 1c에서와 같이, 포토 마스크의 정렬을 용이하게 하고 식각 대상층(2)과 포토레지스트(3)의 부착력을 향상시키기 위해 소프트 베이크 공정을 실시한다.

이와 같은 소프트 베이크 공정으로 포토레지스트(3)내의 용제(Solvent)가 제거된다.

이어, 도 1d에서와 같이, 제작 완료된 포토 마스크를 웨이퍼(1)에 정확히 정렬하여 UV 광을 조사한다.

이때, 사용된 포토레지스트의 타입(포지티브 또는 네가티브)에 따라 다중화되는 부분이 달라진다.

즉, 포지티브 타입의 포토레지스트는 빛을 받은 부분이 후속되는 현상 공정에서 제거되고, 네가티브 타입의 포토레지스트는 빛을 받은 부분이 후속되는 현상 공정에서 남겨진다.

그리고 도 1e에서와 같이, 다중화된 부분을 갖는 포토레지스트(3)를 현상하여 다중화되지 않은 부분의 포토레지스트를 제거한다.

이어, 도 1f에서와 같이, 상기 현상 공정으로 특정 부분이 제거된 포토레지스트 패턴층(3a)을 마스크로하여 노출된 식각 대상층(2)을 선택적으로 식각하여 식각 대상층(2a)을 형성한다.

이와 같은 공정으로 식각 대상층을 패터닝하는 공정을 적용한 실제의 소자 제조 공정으로는 다음과 같은 예가 있다.

도 2는 반도체 소자의 스택 비아 콘택을 나타낸 구조 단면도이다.

도 2는 다층 금속 배선에 주로 적용되는 스택 비아 콘택에 관한 것이다.

이와 같은 스택 비아 콘택 형성시에는 하부 플러그층(21)과 상부 플러그층(22)의 정확한 얼라인이 요구된다.

공정 진행은 불순물 확산 영역을 포함하는 셀 트랜지스터(도면에 도시하지 않음)등이 형성된 웨이퍼(23)상에 제 1 층간 절연층(24)이 형성되고, 포토 마스크를 이용한 콘택홀 형성으로 제 1 층간 절연층(24)을 선택적으로 제거한후 하부 플러그층(21)을 형성한후 전면에 제 2 층간 절연층(25)을 형성한다.

이어 후속되는 공정으로 포토 마스크를 사용하여 비아 콘택홀을 하부 플러그층(21)에 정확히 얼라인되도록 형성한후 상부 플러그층(22)을 형성하는 순서로 진행한다.

이와 같은 비아 콘택 형성은 하부 플러그층(21)과 상부 플러그층(22)의 정렬 마진이 어느 정도 있으나, 소자의 미세화 고집적화에 따라 정렬 마진이 크지않다.

그리고 포토리소그래피 공정을 이용한 소자 제조 공정의 하나로 게이트 패터닝 공정이 있다.

도 3은 게이트 채널 폭에 따른 채널링 현상을 나타낸 평면도이고, 도 4a내지 도 4d는 채널링 현상을 방지하기 위한 게이트 형성 공정 단면도이다.

도 3은 게이트 형성시의 채널링 현상을 나타낸 것으로, 롱 채널의 게이트에서는 채널링 현상이 발생해도 소자 특성에 영향을 크게 주지 않지만, 숏 채널 게이트에서는 채널링에 의한 특성 저하가 있다.

게이트의 채널링은 패터닝된 게이트를 마스크로 상기 게이트 양측의 기판내에 불순물을 주입하는 공정에서 채널폭이 좁아 게이트 하측까지 불순물이 주입되어 전기적인 신호 인가없이 채널이 형성되어지는 현상을 말한다.

이와 같은 채널링 현상은 패터닝된 게이트 형성용 물질층 예를들면, 폴리 실리콘층의 그레인 바운더리의 이하의 크기로 채널폭이 정의되는 경우 발생된다.

이와 같은 채널링 현상을 억제하기 위하여 제시되고 있는 것이 캡층을 이용한 패터닝 및 이온 주입 방법이다.

먼저, 도 4a에서와 같이, 반도체 기판(41)상에 게이트 산화막(42),폴리실리콘층(43),게이트 캡층(44)을 차례로 형성한다.

이어, 도 4b에서와 같이, 포토리소그래피 공정으로 상기 폴리 실리콘층(43),게이트 캡층(44)을 선택적으로 패터닝하여 게이트 패턴층(45)을 형성한다.

그리고 도 4c에서와 같이, LDD 이온 주입을 실시하고, 도 4d에서와 같이, 게이트 측벽(46)을 형성하고 소오스/드레인(도면에 도시하지 않음)을 형성하기 위한 이온 주입 공정을 실시한다.

이어, 게이트 캡층(44)을 제거하고 살리사이드층(47)을 형성한다.

이와 같은 공정으로 이온 주입에 따른 채널링 현상을 억제한다.

그리고 종래 기술의 포토리소그래피 공정을 듀얼 게이트 제조 공정에 적용하는 경우의 공정 순서는 다음과 같다.

도 5a와 도 5b는 듀얼 게이트 형성에 따른 식각 프로파일 및 이온 주입 불안정 영역을 나타낸 단면도이다.

도 5a는 게이트 형성 물질층의 식각전에 각각의 게이트 도핑을 진행한후에 후속 공정을 진행하는 것을 나타낸 것으로, n형 또는 p형의 불순물이 주입되는 것에 따라 식각 프로파일이 달라 게이트 형성을 위한 식각 공정후에 보면 각 게이트의 식각 프로파일이 불안정함을 알 수 있다.

도 5b는 게이트 형성 물질층을 증착하여 패터닝한후 LDD 이온 주입 및 소오스/드레인 형성을 위한 이온 주입 공정을 진행하는 것으로, 식각 프로파일은 안정적이나 소오스/드레인 형성을 위한 이온 주입 공정과 게이트 도핑을 동시에진행하므로 게이트 도핑이 충분하게 이루어지지 않는다.

이와 같은 종래 기술의 포토리소그래피 공정 및 이를 이용한 반도체 소자의 제조 공정은 다음과 같은 문제가 있다.

첫째, 상,하층의 정렬이 요구되는 스택 비아 형성시에 종래 기술의 포토리소그래피 공정으로 공정을 진행하는 경우 포토 마스크의 미스 얼라인이 발생하여 소자의 특성을 저하시킨다.

둘째, 종래 기술의 포토리소그래피 공정으로 게이트를 패터닝하여 소오스/드레인을 형성하기 위한 이온 주입 공정을 진행하는 경우 게이트가 게이트 형성 물질의 그레인 바운더리 크기 이하의 미세폭으로 패터닝되는 경우 채널링 현상을 막을 수 없다.

이와 같은 채널링 현상을 억제하기 위한 캡층을 이용하여 소자를 제조하는 경우에는 공정의 복잡성이 증가되는 문제가 있다.

셋째, 듀얼 게이트 형성시에 게이트 패터닝을 하기전에 프리 도핑으로 게이트 도핑을 하는 경우 고농도 도핑이 이루어진 상태에서 게이트 식각 공정을 진행하게 되므로 n형 또는 p형의 식각비가 달라져 게이트 패터닝후의 식각 프로파일이 불안정하다.

반대로 게이트 형성용 물질층의 증착후에 식각 공정을 바로 진행하고 소오스/드레인을 형성하기 위한 이온 주입 공정과 동시에 게이트 도핑을 하는 경우에는 도핑 조건을 소오스/드레인 형성을 중심으로 하여 공정을 진행하므로 게이트 도핑이 불충분하게 이루어진다.

본 발명은 이와 같은 종래 기술의 포토리소그래피 공정 및 그를 이용한 소자 제조 공정의 문제를 해결하기 위한 것으로, 별도의 마스크 사용없이 하부 패턴을 이용하여 포토 공정을 진행할 수 있도록한 셀프 얼라인 포토리소그래피 및 그를 이용한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

도 1a내지 도 1f는 종래 기술의 네가티브 포토레지스트를 사용한 포토리소그래피 공정 단면도

도 2는 반도체 소자의 스택 비아 콘택을 나타낸 구조 단면도

도 3은 게이트 채널 폭에 따른 채널링 현상을 나타낸 평면도

도 4a내지 도 4d는 채널링 현상을 방지하기 위한 게이트 형성 공정 단면도

도 5a와 도 5b는 듀얼 게이트 형성에 따른 식각 프로파일 및 이온 주입 불안정 영역을 나타낸 단면도

도 6은 본 발명의 셀프 얼라인 포토리소그래피 공정의 원리를 나타낸 구성도

도 7a내지 도 7f는 본 발명의 제 1 실시예에 따른 셀프 얼라인 포토리소그래피 공정을 이용한 비아 콘택 형성 방법을 나타낸 공정 단면도

도 8a내지 도 8e는 본 발명의 제 2 실시예에 따른 셀프 얼라인 포토리소그래피 공정을 이용한 채널링 방지 이온 주입 방법을 나타낸 공정 단면도

도 9a내지 도 9f 는 본 발명의 제 3 실시예에 따른 셀프 얼라인 포토리소그래피 공정을 이용한 듀얼 게이트 도핑 방법을 나타낸 공정 단면도

도면의 주요 부분에 대한 부호의 설명

61. 반도체 기판 62. 하부 패턴층

63. 식각 대상층 64. 포토레지스트

이와 같은 목적을 달성하기 위한 본 발명에 따른 셀프 얼라인 포토리소그래피 방법은 반도체 기판상에 하부 패턴층을 형성하는 단계; 상기 하부 패턴층상에 포토레지스트를 도포하고 포토 마스크 없이 노광하여 빛의 회절 현상에 의하여 하부 패턴층에 얼라인되는 포토레지스트가 노광되지 않도록 하는 단계; 현상 공정으로 하부 패턴층에 얼라인되는 영역의 포토레지스트만 제거 또는 남도록하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 셀프 얼라인 포토리소그래피 및 그를 이용한 반도체 소자 제조 방법에 관하여 상세히 설명하면 다음과 같다.

도 6은 본 발명의 셀프 얼라인 포토리소그래피 공정의 원리를 나타낸 구성도이다.

본 발명의 포토리소그래피 공정은 포토 마스크의 제작없이 하부 패턴층에 의한 빛의 회절 현상을 이용하여 포토레지스트를 패터닝하는 것에 관한 것이다.

도 6에서와 같이, 반도체 기판(61)상에 하부 패턴층(62)을 형성하고 상기 하부 패턴층(62) 및 층간 절연층을 포함하는 전면에 식각 대상층(63)을 형성한다.

상기 식각 대상층(63)상에 네가티브 포토레지스트(64)를 도포하고 이를 포토 마스크 없이 노광한후 현상한다.

이때, 노광 공정에서 빛의 회절 현상에 의하여 하부 패턴층(62)에 얼라인되는 포토레지스트(64)는 부분적으로만 노광되고, 다른 부분의 포토레지스트(64)는 전체가 노광된다.

그러므로 현상 공정시에 하부 패턴층(62)에 얼라인되는 영역의 포토레지스트(64)만 제거된다.

이와 같은 하부 패턴층을 이용한 포토레지스트 셀프 얼라인 패터닝시에 네가티브뿐만 아니라 포지티브 포토레지스트를 사용하여 하부 패턴층(62)의 상부의 포토레지스트만을 남긴후 공정을 진행할 수도 있다.

도 6에서 ⓐ부분은 빛의 회절에 의해 입사되는 빛의 파장이 중첩되어 부분적으로만 노광되는 영역이다.

포토레지스트를 네가티브를 사용하느냐 포지티브를 사용하느냐에 따라 포토레지스트층이 현상 공정후에 남거나 제거된다.

여기서, 하부 패턴층의 너비는 입사광의 파장(λ)이 하부 패턴층의 에지 부분에서 (1/2)λ의 위상차가 발생하는 크기의 이하로 결정된다.

이와 같은 원리를 이용한 실제 공정에의 적용예를 설명하면 다음과 같다.

먼저, 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법은 다음과 같다.

도 7a내지 도 7f는 본 발명의 제 1 실시예에 따른 셀프 얼라인 포토리소그래피 공정을 이용한 비아 콘택 형성 방법을 나타낸 공정 단면도이다.

먼저, 도 7a에서와 같이, 반도체 기판(71)상의 층간 절연층(72)내에 형성된 하부 플러그층(73)을 포함하는 전면에 식각 대상층(74)을 형성한다.

이어, 도 7b에서와 같이, 상기 식각 대상층(74)상에 네가티브 포토레지스트(75)를 도포한다.

그리고 도 7c에서와 같이, 별도의 마스크없이 노광 공정을 실시한다.

이와 같은 노광 공정으로 하부 플러그층(73)이 형성되지 않은 부분의 포토레지스트(75)는 전체가 노광되고, 하부 플러그층(73) 상부의 포토레지스트(75)(도 7c의 ⓑ부분)는 하부 플러그층(73)에 의해 다른 영역과 파장의 차이가 발생하여 노광이 부분적으로만 이루어진다.

이어, 도 7d에서와 같이, 현상 공정을 진행한다.

여기서, 하부 플러그층(73)에 정확히 얼라인되는 영역의 포토레지스트(75)만 노광이 이루어지지 않아 현상 공정을 진행하는 경우 도 7c의 ⓑ부분만 제거되어 포토레지스트 패턴층(75a)이 형성된다.

그리고 도 7e에서와 같이, 상기 포토레지스트 패턴층(75a)을 마스크로하여 식각 대상층을 선택적으로 식각하여 비아홀(76)을 갖는 식각 대상층 패턴(74a)을 형성한다.

이어, 도 7f에서와 같이, 상기 비아홀(76)이 매립되도록 상부 플러그 형성용 물질층을 형성하고 평탄화하여 하부 플러그층(73)과 정확히 얼라인되는 상부 플러그층(77)을 형성한다.

이와 같은 본 발명의 제 1 실시예는 비아 콘택을 별도의 마스크없이 하부 패턴층을 이용하여 패터닝하고 형성하여 미스얼라인에 의한 소자 불량을 억제할 수 있다.

그리고 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법은 다음과 같다.

도 8a내지 도 8e는 본 발명의 제 2 실시예에 따른 셀프 얼라인 포토리소그래피 공정을 이용한 채널링 방지 이온 주입 방법을 나타낸 공정 단면도이다.

본 발명의 제 2 실시예는 셀프 얼라인 포토리소그래피 공정을 이용하여 숏 채널 게이트 전극의 높이를 높힌 상태에서 LDD 또는 S/D 이온 주입 공정을 진행하여 채널링 현상의 발생을 억제하는 것에 관한 것이다.

여기서, 게이트 전극의 높이는 셀프 얼라인에 의한 포토레지스트 패턴층에 의해 높아진다.

그 공정 순서는 다음과 같다.

먼저, 도 8a에서와 같이, 숏 채널의 게이트 전극이 형성되는 영역과 롱 채널의 게이트 전극이 형성되는 영역을 포함하는 반도체 기판(81)상에 게이트 산화막(82),게이트 전극 형성용 물질층(83)을 차례로 형성한다.

이어, 도 8b에서와 같이, 상기 게이트 전극 형성용 물질층(83)을 선택적으로 패터닝하여 각각의 숏 채널과 롱 채널을 갖는 게이트(83a)(83b)를 형성한다.

그리고 도 8c에서와 같이, 전면에 포지티브 포토레지스트(84)를 도포한다.

이어, 도 8d에서와 같이, 별도의 포토 마스크없이 노광 공정을 진행한다.

이와 같은 노광 공정으로 롱 채널 게이트(83b)이 형성된 부분과 게이트 전극들이 형성되지 않는 반도체 기판(81)의 표면상의 포토레지스트(84)는 전체가 노광되고, 숏 채널 게이트 전극(83a)상부의 포토레지스트(도 8d의 ⓒ부분)는 하부의 숏 채널 게이트 전극(83a)에 의해 다른 영역과 파장의 차이가 발생하여 노광이 부분적으로만 이루어진다.

이어, 도 8e에서와 같이, 현상 공정을 진행한다.

여기서, 숏 채널 게이트 전극(83a)에 정확히 얼라인되는 영역의 포토레지스트만 노광이 이루어지지 않아 현상 공정을 진행하는 경우 도 8d의 ⓒ부분에만 포토레지스트 패턴층(84a)이 형성된다.

이후, 소오스/드레인을 형성하기 위한 이온 주입 공정을 진행하는 경우 숏 채널 게이트 전극(83a)의 전체 높이가 포토레지스트 패턴층(84a)에 의해 높아진 상태이므로 채널링 현상이 일어나지 않는다.

그리고 롱 채널 게이트 전극(83b)은 그레인 바운더리 크기 이상의 폭으로 패터닝되므로 채널링 현상에 의한 소자 불량은 없다.

이와 같은 본 발명의 제 2 실시예에 따른 반도체 소자 제조 방법은 별도의 포토 마스크를 사용하지 않고 셀프 얼라인 포토리소그래피 공정으로 그레인 바운더리 이하의 크기로 패터닝된 숏 채널 게이트 전극상에만 포토레지스트 패턴이 형성되도록 한후 이온 주입 공정을 실시하므로 효과적으로 채널링 현상을 억제할 수 있다.

그리고 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법은 다음과 같다.

도 9a내지 도 9f 는 본 발명의 제 3 실시예에 따른 셀프 얼라인 포토리소그래피 공정을 이용한 듀얼 게이트 도핑 방법을 나타낸 공정 단면도이다.

본 발명의 제 3 실시예는 셀프 얼라인 포토리소그래피 공정을 이용하여 게이트 상부 영역을 선택적으로 오픈하여 게이트 도핑을 하는 것에 관한 것이다.

여기서, 숏 채널 게이트의 게이트 도핑을 하기 위한 공정시에는 네가티브 포토레지스트를 사용한다.

그 공정 순서는 다음과 같다.

먼저, 도 9a에서와 같이, 서로 다른 특성이 요구되는 제 1 게이트 형성 영역과 제 2 게이트 형성 영역을 포함하는 반도체 기판(91)상에 게이트 산화막(92),게이트 전극 형성용 물질층(93)을 차례로 형성한다.

이어, 도 9b에서와 같이, 상기 게이트 전극 형성용 물질층(93)을 선택적으로 패터닝하여 각각의 숏 채널과 롱 채널을 갖는 제 1,2 게이트(93a)(93b)를 형성한다.

그리고 도 9c에서와 같이, 전면에 네가티브 포토레지스트(94)를 도포하고 별도의 포토 마스크없이 노광 공정을 진행한다.

이와 같은 노광 공정으로 롱 채널의 제 2 게이트(93b)이 형성된 부분과 게이트 전극들이 형성되지 않는 반도체 기판(91)의 표면상의 포토레지스트(94)는 전체가 노광되고, 숏 채널의 제 1 게이트 전극(93a)상부의 포토레지스트(도 9c의 ⓓ부분)는 하부의 제 1 게이트 전극(93a)에 의해 다른 영역과 파장의 차이가 발생하여노광이 이루어지지 않는다.

이어, 도 9d에서와 같이, 현상 공정을 진행한다.

여기서, 제 1 게이트 전극(93a)에 정확히 얼라인되는 영역의 포토레지스트만 노광이 이루어지지 않아 현상 공정을 진행하는 경우 도 9c의 ⓓ부분만 제거되어 포토레지스트 패턴층(94a)이 형성된다.

이와 같이, 얼라인이 어려운 숏 채널 게이트 전극을 선택적으로 오픈하여 게이트 도핑을 실시한다.

그리고 도 9e에서와 같이, 상기 포토레지스트 패턴층(94a)을 제거하고 전면에 다시 포토레지스트(95)를 도포하고 포토 마스크를 사용하여 롱 채널의 제 2 게이트 전극(93b)상의 포토레지스트가 선택적으로 제거되도록 패터닝한다.

이때, 롱 채널의 제 2 게이트 전극(93b)은 채널폭이 크므로 얼라인 마진을 충분히 갖고 노광 공정을 진행한다.

이어, 도 9f에서와 같이, 제 2 게이트 전극(93b)만 선택적으로 오픈된 포토레지스트 패턴층(95a)을 마스크로 하여 게이트 도핑 공정을 진행한다.

도면에 도시하지 않았지만, 후속되는 공정으로 본 발명의 제 2 실시예에서와 같은 채널링 방지 방법을 적용할 수 있다.

이와 같은 본 발명의 제 3 실시예에 따른 반도체 소자 제조 방법은 게이트 도핑과 게이트 식각 프로파일의 안정성을 동시에 확보할 수 있다.

이와 같은 본 발명에 따른 셀프 얼라인 포토리소그래피 및 그를 이용한 반도체 소자 제조 방법은 다음과 같은 효과가 있다.

첫째, 얼라인이 어려운 미세 패턴상의 오픈 또는 포토레지스트 잔류를 빛의 회절에 의한 파장의 중첩을 이용하여 별도의 포토 마스크를 사용하지 않고 진행할 수 있어 공정의 용이성을 확보할 수 있다.

둘째, 상,하층의 정렬이 요구되는 스택 비아 형성시에 하부 플러그층에 의한 빛의 회절을 이용하여 포토 마스크없이 노광하여 정확히 얼라인되는 상부 플러그층을 형성할 수 있으므로 소자의 불량 발생을 막는다.

셋째, 게이트가 게이트 형성 물질의 그레인 바운더리 크기 이하의 미세폭으로 패터닝되는 경우 게이트상에 셀프 얼라인되는 포토레지스트 패턴층을 형성한후 소오스/드레인 이온 주입을 실시하여 채널링 현상을 막는다.

이는 채널링 현상을 억제하기 위한 캡층을 이용하여 소자를 제조하는 경우에발생하는 공정의 복잡성 증가 문제를 해결하는 효과가 있다.

넷째, 셀프 얼라인되는 포토레지스트 패턴층을 형성하여 게이트 도핑을 하므로 듀얼 게이트 형성시에 발생하는 식각 프로파일의 불안정 및 게이트 도핑의 불충분 문제를 해결할 수 있다.

Claims (9)

1. 반도체 기판상에 하부 패턴층을 형성하는 단계;

   상기 하부 패턴층상에 포토레지스트를 도포하고 포토 마스크 없이 노광하여 빛의 회절 현상에 의하여 하부 패턴층에 얼라인되는 포토레지스트가 노광되지 않도록 하는 단계;

   현상 공정으로 하부 패턴층에 얼라인되는 영역의 포토레지스트만 제거 또는 남도록하는 단계를 포함하여 이루어지는 것을 특징으로 하는 셀프 얼라인 포토리소그래피 방법.
2. 제 1 항에 있어서, 하부 패턴층의 너비를 입사광의 파장(λ)이 하부 패턴층의 에지 부분에서 (1/2)λ의 위상차가 발생하는 크기의 이하의 폭을 갖도록 하는 것을 특징으로 하는 셀프 얼라인 포토리소그래피 방법.
3. 제 1 항에 있어서, 포지티브 포토레지스트를 사용하여 하부 패턴층에 얼라인되는 포토레지스트는 노광되지 않고, 다른 부분의 포토레지스트는 전체가 노광되도록 하여 하부 패턴층의 상부의 포토레지스트만 남긴후 후속 공정을 진행하는 것을 특징으로 하는 셀프 얼라인 포토리소그래피 방법.
4. 제 1 항에 있어서, 네가티브 포토레지스트를 사용하여 하부 패턴층에 얼라인되는 포토레지스트는 노광되지 않고, 다른 부분의 포토레지스트는 전체가 노광되도록 하여 하부 패턴층의 상부의 포토레지스트만 제거후 후속 공정을 진행하는 것을 특징으로 하는 셀프 얼라인 포토리소그래피 방법.
5. 반도체 기판상의 하부 플러그층을 포함하는 전면에 식각 대상층을 형성하는 단계;

   상기 식각 대상층상에 네가티브 포토레지스트를 도포하는 단계;

   포토 마스크없이 노광 공정을 실시하여 하부 플러그층이 형성되지 않은 부분의 포토레지스트는 전체가 노광되고, 하부 플러그층 상부의 포토레지스트는 하부 플러그층에 의해 다른 영역과 파장의 차이가 발생하여 노광되지 않도록 하는 단계;

   현상 공정을 진행하여 하부 플러그층에 얼라인되는 영역의 포토레지스트만 제거되도록 하여 포토레지스트 패턴층을 형성하는 단계;

   상기 포토레지스트 패턴층을 마스크로하여 식각 대상층을 선택적으로 식각하여 비아홀을 형성하는 단계;

   상기 비아홀이 매립되도록 상부 플러그 형성용 물질층을 형성하고 평탄화하여 하부 플러그층과 얼라인되는 상부 플러그층을 형성하는 단계를 포함하여 비아 콘택을 형성하는 것을 특징으로 하는 셀프 얼라인 포토리소그래피를 이용한 반도체 소자 제조 방법.
6. 채널 폭이 다른 게이트 전극들이 형성되는 영역을 갖는 반도체 기판상에 각각 숏 채널과 롱 채널을 갖는 게이트를 형성하는 단계;

   전면에 포지티브 포토레지스트를 도포하는 단계;

   포토 마스크없이 노광 공정을 진행하여 숏 채널 게이트 전극 상부의 포토레지스트만 하부의 숏 채널 게이트 전극에 의해 다른 영역과 파장의 차이가 발생하여 노광이 이루어지지 않도록 하는 단계;

   현상 공정을 진행하여 숏 채널 게이트 전극에 얼라인되는 영역의 포토레지스트만 남도록 포토레지스트 패턴층을 형성하는 단계;

   숏 채널 게이트 전극의 전체 높이가 포토레지스트 패턴층에 의해 높아진 상태에서 소오스/드레인을 형성하기 위한 이온 주입 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 셀프 얼라인 포토리소그래피를 이용한 반도체 소자 제조 방법.
7. 반도체 기판상에 서로 다른 특성이 요구되는 숏 채널과 롱 채널을 갖는 제 1,2 게이트를 형성하는 단계;

   전면에 네가티브 포토레지스트를 도포하는 단계;

   포토 마스크없이 노광 공정을 진행하여 숏 채널의 제 1 게이트 전극상부의 포토레지스트만 하부의 제 1 게이트 전극에 의해 다른 영역과의 파장 차이에 의해 노광이 이루어지지 않도록 하는 단계;

   현상 공정을 진행하여 제 1 게이트 전극에 정확히 얼라인되는 영역의 포토레지스트만 제거되는 포토레지스트 패턴층을 형성하는 단계;

   상기 포토레지스트 패턴층을 마스크로 제 1 게이트 전극에 게이트 도핑을 하는 단계를 포함하여 게이트 도핑을 하는 것을 특징으로 하는 셀프 얼라인 포토리소그래피를 이용한 반도체 소자 제조 방법.
8. 제 7 항에 있어서, 제 1 게이트 전극의 게이트 도핑후에 전면에 다시 포토레지스트를 도포하는 단계;

   포토 마스크를 사용하여 롱 채널의 제 2 게이트 전극상의 포토레지스트가 선택적으로 제거되도록 패터닝하는 단계;

   상기 패터닝된 포토레지스트를 마스크로 제 2 게이트 전극에 게이트 도핑을 하는 단계를 더 포함하는 것을 특징으로 하는 셀프 얼라인 포토리소그래피를 이용한 반도체 소자 제조 방법.
9. 제 7 항에 있어서, 제 1,2 게이트의 어느 하나에는 n형 불순물이 게이트 도핑되고, 다른 하나에는 p형 불순물이 게이트 도핑되는 것을 특징으로 하는 셀프 얼라인 포토리소그래피를 이용한 반도체 소자 제조 방법.