KR100242132B1 - 이동 통신시스템의 기지국에서 섹터별 지연 송신장치 - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야

이동 통신시스템의 기지국에서 각 섹터의 안테나를 통해 송신할 신호를 섹터마다에 대응되게 지연시켜 송신하는 섹터별 지연 송신장치에 관한 것이다.

나. 발명이 해결하고자 하는 기술적 과제

하드웨어의 크기를 줄일 수 있는 섹터별 지연 송신장치를 제공한다.

다. 발명의 해결방법의 요지

섹터 안테나들중 대응하는 1개의 섹터 안테나를 통해 송신할 정보의 데이터 심볼을 입력하여 제1지연시간동안 칩단위로 지연시키는 제1지연부와, 제1지연부에 의해 지연된 데이터 심볼을 제1지연시간만큼 지연된 타이밍에 의해 대역확산시키는 대역확산부와, 대역확산부의 출력을 오버 샘플링하고 베이스밴드 필터링하는 베이스밴드 필터와, 베이스밴드 필터의 출력을 제2지연시간동안 베이스밴드 필터의 샘플단위로 지연시켜 출력하는 제2지연부와, 대응하는 섹터 안테나에 대해 지정되는 전체 지연시간중 칩 단위 미만의 기간을 제외한 나머지 기간을 제1지연시간으로 설정하고 칩단위 미만의 기간을 제2지연시간으로 설정하여 제1,제2지연부의 지연 타이밍을 제어하며 대역확산부의 타이밍을 제1지연시간만큼 지연되게 제어하는 타이밍 제어부를 구비한다.

라. 발명의 중요한 용도

CDMA방식 디지털 셀룰러 시스템, PCS 시스템등 이동 통신시스템에 이용한다.

Description

이동 통신시스템의 기지국에서 섹터별 지연 송신장치{APPARATUS FOR DELAYING AN IMFORMATION SIGNAL FOR TRANSMISSION CORRESPOND TO SECTOR RESPECTIVELY AND TRANSMITTING THE DEAYED SIGNAL IN A BASE STATION OF MOBILE COMMUNICATIM SYSTEM}

본 발명은 각각 1개의 안테나(antenna)에 의해 커버(cover)되는 섹터들(sector)로 분할되는 셀(cell)에 하나씩 운용되는 이동 통신시스템의 기지국(base station)에 관한 것으로, 특히 각 섹터의 안테나를 통해 송신할 신호를 섹터마다에 대응되게 지연시켜 송신하는 섹터별 지연 송신장치에 관한 것이다.

통상적으로 CDMA(Code Division Mutiple Access)방식 디지털 셀룰러(cellular) 시스템이나 PCS(Personal Communication Service) 시스템과 같은 이동 통신시스템은 일정한 셀, 즉 무선 존(radio zone) 단위로 하나씩 설치된 기지국(base station)들에 의해 다수의 이동국(mobile station)에 통신서비스를 제공한다. 이러한 이동 통신시스템에 있어서 통상적으로 하나의 셀은 다수의 섹터로 분할되고 섹터마다에 섹터 안테나가 1개씩 독립적으로 존재한다. 기지국은 이러한 섹터 안테나들을 통해 이동국들로 신호를 송신한다. 통상적으로 1개의 셀은 3개 또는 6개의 섹터로 분할되어 운용된다.

상기한 바와 같이 다수의 섹터로 분할되는 1개의 셀에 있어서 섹터 안테나들은 각 섹터별로 기지국으로부터 서로 다른 거리만큼 떨어져 설치되는 경우가 발생할 수 있다. 이러한 경우 기지국으로부터 각 섹터 안테나로 송신신호가 전달되는 시간이 섹터 안테나간에 차이가 발생한다. 이에따라 이러한 시간차를 보상하기 위해 기지국에서는 각 섹터로 전송하는 송신신호를 기지국으로부터 각 섹터마다의 거리에 대응되게 일정 시간동안 지연시켜 왔었다.

한편 상기한 CDMA방식 디지털 셀룰러 시스템이나 PCS 시스템과 같은 이동통신 시스템에 있어서 기지국의 송신장치는 대역확산(spread spectrum) 송신기를 사용한다. 통상적인 대역확산 송신기의 예를들면, 1995년 11월 28일자로 발행된 미합중국 특허번호 제5,471,497호 ″METHOD AND APPARATUS FOR VARIABLE RATE SIGNAL TRANSMISSION IN A SPREAD SPECTRUM COMMUNICATION SYSTEM USING COSET CODING″에 첨부도면 도 1로서 제시되어 있다. 상기 미합중국 특허번호 제5,471,497호를 참조하면, 송신할 정보인 채널 데이터는 인코딩(encoding)된후 블록(block) 인터리브(interleave)되고 스크램블(scramble)된다. 스크램블된 데이터 심볼은 월시(Walsh) 코드에 의해 월시 커버링(covering)되고 PN(Pseudo-random Noise) 코드에 의해 직교 대역확산된다. 이때 월시 코드는 정방향 링크(forward link), 즉 기지국에서 이동국으로 데이터를 전송하는 정방향 채널 송신기(forward channel transmitter)에서 하나의 데이터 심볼에 대해 64칩 월시 심볼이 삽입되어 최대 64개의 채널을 구별하는데 사용된다. 그리고 직교 대역확산은 동상(in-phase) 및 직교상(quadrature-phase)의 PN 코드를 이용한다. 직교 대역확산된 신호는 베이스밴드 필터에 의해 오버샘플링(oversampling)되고 베이스밴드 필터링된다. 이와 같이 베이스밴드 필터링된 신호는 D/A(Digital/Analog) 변환후 RF(Radio Frequency) 송신기를 거쳐 RF신호로 안테나를 통해 송신된다. 여기서 데이터 심볼 레이트는 19.2ksps(kilo-symbol per second)인데 반해, 월시 커버링 및 대역확산되면 1.2288Mcps(Mega-symbol per second)가 되며, 4배 오버샘플링하는 베이스밴드 필터의 출력은 초당 4.1952M샘플이 된다.

이러한 기지국의 송신장치에 있어서 상술한 바와 같이 섹터별로 송신신호를 지연시키기 위해 FIFO(First In - First Out) 메모리(memory)를 사용하여 각 섹터별로 처리된 최종 베이스밴드(baseband)신호, 즉 베이스밴드 필터의 출력 샘플(sample)을 섹터별로 필요한 시간동안 지연시켜 왔었다. 이때 FIFO 메모리는 필요한 최대 지연시간에 해당하는 필터 샘플들을 저장할 수 있는 용량을 가지는 FIFO 메모리를 사용한다.

이와 같이 FIFO 메모리를 사용하여 섹터별 지연을 구현할 경우, 필요한 메모리 크기를 실예를 들어 살펴보면 다음과 같다. 우선 섹터별 지연시간은 통상적으로 최대 2심볼이내이다. 이때 데이터 심볼 1개, 즉 1비트에 대해 월시 코드 및 PN 코드의 길이는 64칩(chip)이 된다. 이러한 경우 섹터별 지연시간은 최대 128칩이내이다. 또한 베이스밴드 필터에서는 통상적으로 4배로 오버샘플링되므로 베이스밴드 필터는 칩당 4개의 샘플을 출력하며, 샘플당 비트 수는 10비트 내지 14비트 정도가 된다. 이와 같이 1개의 데이터 심볼에 대응하는 필터 샘플의 비트 수는 아주 많게 되므로 섹터별 지연에 필요한 FIFO 메모리의 크기도 거져야만 한다. 상기한 바와 같은 경우에 있어서 만일 베이스밴드 필터로부터 출력하는 샘플당 비트 수가 14비트라고 가정하면, 섹터별 지연에 필요한 FIFO 메모리의 크기는 총

나 된다. 그리고 각 섹터별로 각기 다른 월시 함수와 PN 코드 위상을 사용하여 처리하므로 이러한 FIFO 메모리가 각 섹터별로 필요하게 된다.

상술한 바와 같이 종래에는 섹터별 지연을 구현함에 있어서 최종 베이스밴드 필터의 출력 샘플을 지연시킴에 따라 그만큼 많은 크기의 메모리를 필요로 함으로써 결과적으로 전체 하드웨어 크기가 커지게 되는 단점이 있었다.

따라서 본 발명의 목적은 하드웨어의 크기를 줄일 수 있는 섹터별 지연 송신장치를 제공함에 있다.

도 1은 본 발명의 실시예에 따른 섹터별 지연 송신장치의 회로도,

도 2는 본 발명의 실시예에 따른 도 1의 타이밍 제어부(108)의 상세회로도,

도 3은 본 발명의 실시예에 따른 섹터 지연데이터 포맷도,

도 4a 및 도 4b는 도 1 및 도 2의 각 부분의 동작 타이밍도.

상술한 목적을 달성하기 위한 본 발명은 섹터 안테나들중 대응하는 1개의 섹터 안테나를 통해 송신할 정보의 데이터 심볼을 입력하여 제1지연시간동안 칩단위로 지연시키는 제1지연부와, 제1지연부에 의해 지연된 데이터 심볼을 제1지연시간만큼 지연된 타이밍(timing)에 의해 대역확산시키는 대역확산부와, 대역확산부의 출력을 오버 샘플링하고 베이스밴드 필터링하는 베이스밴드 필터와, 베이스밴드 필터의 출력을 제2지연시간동안 베이스밴드 필터의 샘플단위로 지연시켜 출력하는 제2지연부와, 대응하는 섹터 안테나에 대해 지정되는 전체 지연시간중 칩 단위 미만의 기간을 제외한 나머지 기간을 제1지연시간으로 설정하고 칩단위 미만의 기간을 제2지연시간으로 설정하여 제1,제2지연부의 지연 타이밍을 제어하며 대역확산부의 타이밍을 제1지연시간만큼 지연되게 제어하는 타이밍 제어부를 구비함을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부 도면에서 구체적인 회로 구성이나 지연시간, 비트 수 또는 칩 수와 같은 많은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

우선 본 발명은 종래와 달리 최종 베이스밴드 필터의 출력을 섹터별로 전체 지연시간에 해당하는 메모리에 의해 지연시키는 것이 아니라 각 처리단계에서 지연을 시킨다. 즉, 섹터 지연을 대역확산 전의 심볼단계 및 대역확산단계와 베이스밴드 필터의 샘플단계에서 단계적으로 구현한 것이다. 이와 같이 함으로써 후술하는 바와 같이 전체적으로 소요되는 하드웨어 크기를 줄일 수 있게 된다.

도 1은 이를 위한 본 발명의 실시예에 따른 섹터별 지연 송신장치의 회로도로서, 제1지연부(100)와 대역확산부(102)와 베이스밴드 필터(104)와 제2지연부(106)와 타이밍 제어부(108)로 구성한 것으로, 통상적인 기지국의 송신장치에서 제1,제2지연부(100,106)와 타이밍 제어부(108)를 추가함과 아울러 대역확산부(102)를 제1지연부(100)에 의한 지연시간에 대응되게 지연된 타이밍에 의해 대역확산하도록 구성한 것이다. 그러므로 베이스밴드 필터(104)는 통상적인 베이스밴드 필터가 사용되고 대역확산부(102)도 타이밍 지연을 제외하고는 통상적인 대역확산부와 동일하다. 그리고 도 1의 회로도는 1개의 셀에 포함되는 섹터들중 어느 1개의 섹터에 대한 구성 예를 보인 것이다. 그러므로 만일 1개의 셀이 3개의 섹터로 분할되는 경우에 적용한다면, 도 1에 보인 섹터별 지연 송신장치가 3개 사용되며 다만 섹터별로 지연시간만 다르게 된다. 또한 도 1의 회로도는 전술한 종래의 예와 같이 섹터별 지연시간이 최대 2심볼이내이고, 데이터 심볼 1개에 대해 월시 코드 및 PN 코드의 길이가 64칩이며 그에 따라 섹터별 지연시간은 최대 128칩이내가 되며, 베이스밴드 필터(104)에서는 4배로 오버샘플링되고 베이스밴드 필터(104)로부터 출력되는 샘플당 비트 수는 14비트인 예를 든 것이다.

상기 제1지연부(100)는 제1,제2레지스터(110,112)와 제1데이터 셀렉터(114)로 구성하며, 섹터 안테나들중 대응하는 섹터 안테나를 통해 송신할 데이터 심볼 Si을 입력하여 타이밍 제어부(108)의 타이밍 제어에 의해 후술하는 바와 같은 제1지연시간동안 칩단위로 지연시킨다. 이때 제1지연부(100)는 타이밍 제어부(108)로부터 인가되는 제1,제2로드 인에이블신호 LD_EN1, LD_EN2와 제1선택신호 SEL1에 의해 제어된다. 그리고 입력 데이터 심볼 Si은 송신할 정보인 채널 데이터가 전술한 바와 같이 인코딩된후 블록 인터리브되고 스크램블된 데이터 심볼이다. 제1레지스터(110)는 타이밍 제어부(108)로부터 인가되는 제1로드 인에이블신호 LD_EN1에 따라 입력 데이터 심볼 Si을 1심볼기간내에서 칩단위로 지연시킨다. 제1레지스터(110)의 출력단에 접속되는 제2레지스터(112)는 입력 데이터 심볼 Si이 제1레지스터(110)에 의해 1심볼기간동안 지연될 때 타이밍 제어부(108)로부터 인가되는 제2로드 인에이블신호 LD_EN2에 따라 제1레지스터(110)의 출력을 1심볼기간내에서 칩단위로 지연시킨다. 제1데이터 셀렉터(114)는 입력 데이터 심볼 Si과 제1,제2레지스터(110,112)에 의해 각각 지연된 데이터 심볼중 하나를 타이밍 제어부(108)로부터 인가되는 제1선택신호 SEL1에 따라 선택하여 제1지연시간동안 지연된 데이터 심볼로서 대역확산부(102)로 출력한다.

상기 대역확산부(102)는 월시 커버(cover)(116)와 모듈로(modulo) 가산기(118)와 월시 발생기(120)와 직교 대역확산기(122)와 PN 코드 발생기(124)로 구성하며, 제1지연부(100)에 의해 지연된 데이터 심볼을 타이밍 제어부(108)의 타이밍 제어에 의해 제1지연시간만큼 지연된 타이밍에 의해 대역확산시킨다. 모듈로 가산기(118)는 월시 코드 발생을 위한 시간 인덱스와 제1지연시간동안에 해당하는 칩 수를 월시 코드의 칩 수에 의한 모듈로 가산한다. 월시 발생기(120)는 월시 코드 발생을 위한 월시함수 인덱스와 모듈로 가산기(118)의 출력에 의해 제1지연시간만큼 지연된 월시 코드를 발생하여 월시 커버(116)에 인가한다. 월시 커버(116)는 제1지연부(100)에 의해 지연된 데이터 심볼을 월시 코드에 의해 월시 커버링한다. PN 코드 발생기(124)는 제1지연시간만큼 지연된 쇼트(short) PN 코드를 발생하여 직교 대역확산기(122)에 인가한다. 직교 대역확산기(122)는 월시 커버(116)의 출력을 지연된 쇼트 PN 코드에 의해 직교 대역확산하여 베이스밴드 필터(104)로 출력한다. 상기 베이스밴드 필터(104)는 대역확산부(102)의 출력신호를 오버 샘플링하고 베이스밴드 필터링하여 제2지연부(106)로 출력한다.

상기 제2지연부(106)는 제3∼제5레지스터(126∼130)와 제2데이터 셀렉터(132)로 구성하며, 베이스밴드 필터(104)의 출력을 타이밍 제어부(108)의 타이밍 제어에 의해 후술하는 바와 같은 제2지연시간동안 베이스밴드 필터(104)의 샘플단위로 지연시켜 출력한다. 이때 제2지연부(106)는 타이밍 제어부(108)로부터 인가되는 제2선택신호 SEL2에 의해 제어된다. 제3∼제5레지스터(126∼130)는 베이스밴드 필터(104)의 출력을 제1클럭신호 CLK1에 의해 베이스밴드 필터(104)의 샘플단위로 순차적으로 지연시킨다. 여기서 제1클럭신호 CLK1는 4배 칩 클럭을 사용한다. 제2데이터 셀렉터(132)는 베이스밴드 필터(104)의 출력과 제3∼제5레지스터(126∼130)의 출력중 하나를 타이밍 제어부(108)로부터 인가되는 제2선택신호 SLE2에 따라 선택하여 출력한다.

그리고 타이밍 제어부(108)는 1개의 셀에 있는 섹터 안테나들중 대응하는 1개의 섹터 안테나에 대해 지정되는 전체 지연시간중 칩 단위 미만의 기간을 제외한 나머지 기간을 제1지연시간으로 설정하고 칩단위 미만의 기간을 제2지연시간으로 설정하여 제1,제2지연부(100,106)의 지연 타이밍를 제어하며 대역확산부(102)의 타이밍을 제1지연시간만큼 지연되게 제어한다.

도 2는 이러한 타이밍 제어부(108)의 본 발명의 실시예에 따른 상세회로도를 보인 것이다. 상기 도 2를 참조하면, 우선 레지스터(200)에는 해당 섹터의 시간 지연을 제어하기 위한 9비트의 섹터 지연데이터 DLY[D8:D0]가 저장된다. 상기 섹터 지연데이터 DLY[D8:D0]는 기지국 콘트롤러(도시하지 않았음)에서 도 3과 같은 포맷(format)으로 레지스터(200)에 미리 저장시킨다. 상기 도 3에 보인 섹터 지연데이터 DLY[D8:D0]중 하위 2비트 D1∼D0는 전체 지연시간중 칩 단위 미만의 기간인 제2지연시간을 베이스밴드 필터(104)의 샘플단위로 설정하기 위한 값을 가지는 데이터이다. 이때 베이스밴드 필터(104)의 출력 샘플은 1칩당 4샘플이되므로 제2지연시간은 1/4칩단위로 설정된다. 그리고 상위 7비트 D8∼D2는 전체 지연시간중 제2지연시간을 제외한 나머지 기간인 제1지연시간을 칩단위로 설정하기 위한 값을 가지는 데이터이다. 이러한 상위 7비트 D8∼D2중에서도 최상위 1비트 D8은 1심볼 지연 여부를 설정하기 위한 값을 가지는 데이터이고, 나머지 6비트 D7∼D2는 1심볼이상을 지연시켜야 할 때 1심볼에 추가되는 칩단위 지연을 설정하기 위한 값을 가지는 데이터이다. 이러한 섹터 지연데이터 DLY[D8:D0]에 의해 지연 가능한 시간 범위는 0∼127.75칩이 된다. 예를들어 어느 1개의 섹터에 대한 섹터 지연데이터 DLY[D8:D0]는 해당 섹터에 대해 지연이 필요없는 경우라면 ″0_000000_00″으로, 전체 지연시간이 1심볼인 64칩만큼 필요한 경우라면 ″1_000000_00″로, 전체 지연시간이 72.25칩만큼 필요한 경우라면 ″1_001000_01″로 레지스터(200)에 저장시킨다.

상기와 같이 레지스터(200)에 저장되는 섹터 지연데이터 DLY[D8:D0]중 하위 2비트 D1∼D0는 제2선택신호 SEL2로서 제2데이터 셀렉터(132)에 인가되고, 6비트 D7∼D2는 오아게이트(OR gate)(218)에 입력되며 오아게이트(218)의 출력 1비트는 최상위 비트 D8와 함께 제1선택신호 SEL1로서 제1데이터 셀렉터(114)에 인가된다. 또한 6비트 D7∼D2는 모듈로 가산기(118)에 입력됨과 아울러 비교기(206)의 6비트 입력단자 A5∼A0에 출력단자가 접속되는 앤드게이트(AND gate)(202)에 최상위 비트 D8와 함께 입력되고, 비교기(214)의 6비트 입력단자 A5∼A0에 출력단자가 접속되는 앤드게이트(212)에 인버터(210)에 의해 반전된 최상위 비트 D8와 함께 입력된다. 비교기들(206,214)의 다른 6비트 입력단자 B5∼B0는 카운터(204)의 출력단자 Q10∼Q5에 각각 1개씩 대응되게 접속된다. 카운터(204)의 클럭단자에는 제2클럭신호 CLK2가 입력되는데, 제2클럭신호는 32배 칩 클럭을 사용한다. 비교기들(206,214)은 각각 앤드게이트들(202,212)중 대응하는 앤드게이트로부터 입력단자 A5∼A0에 입력되는 값과 카운터(204)의 출력단자 Q10∼Q5로부터 입력단자 B5∼B0에 입력되는 값을 비교하여 동일하게 될 때 출력단자 A=B를 통해 ″로우″신호를 출력한다. 이러한 비교기들(206,214)의 출력단자 A=B 각각에는 D 플립플롭들(208,216)의 데이터 입력단자 D가 하나씩 대응되게 접속되고, D 플립플롭들(208,216)의 클럭단자에는 제2클럭신호 CLK 2가 입력된다. 이들 D 플립플롭들(208,216)중 D 플립플롭(208)의 출력단자 Q로부터 출력되는 신호가 제2로드 인에이블신호 LD_EN2로서 제2레지스터(112)에 인가되고, D 플립플롭(216)의 출력단자 Q로부터 출력되는 신호가 제1로드 인에이블신호 LD_EN1로서 제1레지스터(110)에 인가된다.

이제 상기한 바와 같은 도 1 및 도 2의 동작예를 각 부분의 동작 타이밍도를 보인 도 4a 및 도 4b를 참조하여 상세히 설명한다. 우선 기지국 콘트롤러로부터 도 1의 회로에 대응하는 섹터 안테나에 필요한 전체 지연시간을 나타내는 섹터 지연데이터 DLY[D8:D0]를 타이밍 제어부(108)의 레지스터(200)에 저장시킨다. 그러면 타이밍 제어부(108)로부터는 상기한 바와 같은 제1,제2지연시간에 대응되게 제1,제2로드 인에이블신호 LD_EN1,LD_EN2와 제1,제2선택신호 SEL1,SEL2가 발생되며, DLY[D7:D2]가 모듈로 가산기(118)에 입력된다.

이러한 상태에서 제1지연부(100)에 도 4a의 (a)의 예와 같이 입력되는 데이터 심볼 Si은 제1레지스터(110)와 제1데이터 셀렉터(114)에 인가되며, 제1레지스터(110)의 출력은 제2레지스터(112)와 제1데이터 셀렉터(114)에 인가되고, 제2레지스터(112)의 출력도 제1데이터 셀렉터(114)에 인가된다. 이때 해당 섹터에 설정된 전체 지연시간이 1심볼, 즉 64칩 이내이면 제1레지스터(110)에 대한 제1로드 인에이블신호 LD_EN1가 제1지연시간만큼 지연되어 타이밍 제어부(108)로부터 발생된다. 이와달리 1심볼이상의 지연인 경우에는 제1로드 인에이블신호 LD_EN1는 도 4a의 (b)에 보인 바와 같이 정확히 1심볼 지연이 되도록 발생된다. 그러면 데이터 심볼 Si이 도 4a와 같이 입력될 경우 제1레지스터(110)에 의해 도 4a의 (c)와 같이 정확히 1심볼, 즉 Td1만큼 지연된다. 그리고 제2레지스터(112)에 대한 제2로드 인에이블신호 LD_EN2는 필요한 전체 지연시간중 1심볼을 뺀 칩 수만큼 도 4a의 (d)에 보인 바와 같이 지연되어 타이밍 제어부(108)로부터 발생된다. 그러면 제1레지스터(110)에 의해 도 4a의 (c)와 같이 정확히 1심볼 지연된 데이터 심볼이 제2레지스터(112)에 의해 도 4a의 (e)와 같이 Td2만큼 더 지연된다. 그러므로 이러한 경우 제2레지스터(112)로부터 출력되는 데이터 심볼은 Td1과 Td2의 합인 Td만큼 지연된 상태로 제1데이터 셀렉터(114)에 입력된다. 제1데이터 셀렉터(114)는 무지연에 해당하는 입력 데이터 심볼 Si, 1∼64칩내에 포함되는 제1레지스터(110)의 지연 출력, 65∼128칩내에 포함되는 제2레지스터(112)의 지연 출력중 하나를 타이밍 제어부(108)로부터 인가되는 제1선택신호 SEL1에 따라 선택한다.

상기한 제1데이터 셀렉터(114)의 출력은 대역확산부(102)의 월시 커버(116)에 의해 월시 커버링되고 직교 대역확산기(122)에 의해 직교 대역확산된다. 이때 사용되는 월시 함수 및 PN 코드는 해당되는 제1지연시간만큼 지연된 코드이어야 한다. 월시 발생기(120)에서 칩단위 지연을 위해 월시 발생기(120)의 시간 입력을 변경하기 위한 모듈로 가산기(118)를 사용한다. 상기 모듈로 가산기(118)는 64 월시 칩에 대응되게 모듈로 64 가산기를 사용한다. 예를들어 현재 월시 발생기(120)의 정상 시간 인덱스 입력이 30이고 필요한 지연이 40칩이면 모듈로 가산기(118)의 출력은 54가 되도록 한다. 이에따라 월시 발생기(120)는 해당 섹터에 필요한 지연 칩수만큼 지연된 월시 코드를 발생시킨다. 그리고 제1지연시간만큼 지연된 쇼트 PN 코드를 발생하는 PN 코드 발생기(124)를 사용한다. 이러한 PN 코드 발생기(124)는 섹터별로 필요한 지연, 즉 제1지연시간동안 지연된 PN 코드를 발생하는 PN 코드 발생기를 섹터마다 별도로 사용한다. 여기서 직교 대역확산기(122)의 출력은 칩단위의 지연까지 반영된 1비트 신호이고 이 신호는 베이스밴드 필터(104)를 거쳐 14비트 신호가 된다.

한편 베이스밴드 필터(104) 샘플단위의 지연을 구현하기 위해 베이스밴드 필터(104)의 출력은 3샘플까지 지연시킬 수 있는 3단의 레지스터 그룹, 즉 제3∼제5레지스터(126∼130)를 사용하여 도 4b와 같이 제1클럭신호 CLK1를 사용하여 지연시킨다. 도 4b에서 도 4b의 (a)는 제1클럭신호 CLK를 보인 것이고, 도 4b의 (c) 내지 (e)는 베이스밴드 필터(104)의 출력이 도 4b의 (b)와 같을 때 제3∼제5레지스터(126∼130) 각각의 출력을 보인 것으로 1/4칩씩 지연됨을 보인 것이다. 이들 제3∼제5레지스터들(126∼130)의 출력중 제2지연시간에 해당하는 출력이 타이밍 제어부(108)로부터 발생되는 제2선택신호 SEL에 따라 제2데이터 셀렉터(132)에 의해 선택되어 출력된다. 이와 같이 제2데이터 셀렉터(132)로부터 출력되는 신호 So는 곧 0∼128칩내에서 필터 샘플단위로 지연된 신호가 된다. 이와 같이 제2지연부(106)로부터 출력되는 신호 So는 전술한 바와 같이 D/A 변환후 RF신호로 대응하는 섹터 안테나를 통해 송신되게 된다.

따라서 심볼단계에서 미리 칩단위로 지연시키고 베이스밴드 필터(104)의 샘플단위에 대하여는 3개의 샘플에 대해서만 지연시켜 전체적인 섹터 지연을 구현할 수 있다. 즉, 1비트 크기의 레지스터 2개, 즉 제1,제2레지스터(110,112)와 14비트 크기의 레지스터 3개, 즉 제3∼제5레지스터(126∼130)만을 사용하여 섹터 지연을 구현할 수 있게 된다. 그러므로 전술한 종래의 예와 같은 경우 각 섹터에 대해 7168비트의 FIFO 메모리가 필요하였던 것에 비해,

크기의 레지스터만 필요하므로 하드웨어 크기를 대폭적으로 줄일 수 있게 된다.

한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 특히 본 발명의 실시예에서는 제1지연부(100)에서 최대 2심볼까지 지연시키고 제2지연부(106)에서 1/4칩단위로 지연시키는 예를 보였으나, 제1,제2지연부(100,106)에서의 지연시간 및 지연 단위는 필요에 따라 얼마든지 다르게 할 수 있다. 따라서 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위의 균등한 것에 의해 정하여져야 한다.

상술한 바와 같이 본 발명은 심볼단계에서 미리 칩단위로 지연시키고 베이스밴드 필터의 샘플에 대하여는 칩단위 미만의 지연만 적용하면 되므로 메모리 크기를 대폭적으로 줄임으로써 전체적인 하드웨어 크기를 대폭적으로 줄일 수 있는 잇점이 있다.

Claims (3)

1. 각각 1개의 안테나에 의해 커버되는 섹터들로 분할되는 셀에 하나씩 운용되는 이동 통신시스템의 기지국에서 각 섹터의 안테나를 통해 송신할 신호를 섹터마다에 대응되게 지연시켜 송신하는 섹터별 지연 송신장치에 있어서,

   상기 섹터 안테나들중 대응하는 1개의 섹터 안테나를 통해 송신할 정보의 데이터 심볼을 입력하여 제1지연시간동안 칩단위로 지연시키는 제1지연부와,

   상기 제1지연부에 의해 지연된 데이터 심볼을 상기 제1지연시간만큼 지연된 타이밍에 의해 대역확산시키는 대역확산부와,

   상기 대역확산부의 출력을 오버 샘플링하고 베이스밴드 필터링하는 베이스밴드 필터와,

   상기 베이스밴드 필터의 출력을 제2지연시간동안 상기 베이스밴드 필터의 샘플단위로 지연시켜 출력하는 제2지연부와,

   상기 대응하는 섹터 안테나에 대해 지정되는 전체 지연시간중 칩 단위 미만의 기간을 제외한 나머지 기간을 상기 제1지연시간으로 설정하고 상기 칩단위 미만의 기간을 상기 제2지연시간으로 설정하여 상기 제1,제2지연부의 지연 타이밍을 제어하며 상기 대역확산부의 타이밍을 상기 제1지연시간만큼 지연되게 제어하는 타이밍 제어부를 구비하며,

   상기 제1지연부가,

   상기 입력 데이터 심볼을 상기 타이밍 제어부의 제어에 따라 1심볼기간내에서 칩단위로 지연시키는 제1레지스터와,

   상기 입력 데이터 심볼이 상기 제1레지스터에 의해 1심볼기간동안 지연될 때 1심볼기간동안 지연된 데이터 심볼을 상기 타이밍 제어부의 제어에 따라 1심볼기간내에서 칩단위로 지연시키는 제2레지스터와,

   상기 입력 데이터 심볼과 상기 제1,제2레지스터에 의해 각각 지연된 데이터 심볼중 하나를 상기 타이밍 제어부의 제어에 따라 선택하여 상기 제1지연시간동안 지연된 데이터 심볼로서 상기 대역확산부로 출력하는 제1데이터 셀렉터를 구비함을 특징으로 하는 섹터별 지연 송신장치.
2. 제2항에 있어서, 상기 제2지연부가,

   상기 베이스밴드 필터의 출력을 상기 베이스밴드 필터의 샘플단위로 순차적으로 지연시키는 제3∼제5레지스터와,

   상기 베이스밴드 필터의 출력과 상기 제3∼제5레지스터의 출력중 하나를 상기 타이밍 제어부의 제어에 따라 선택하여 출력하는 제2데이터 셀렉터를 구비함을 특징으로 하는 섹터별 지연 송신장치.
3. 제2항에 있어서, 상기 대역확산부가,

   월시 코드 발생을 위한 시간 인덱스와 상기 제1지연시간동안에 해당하는 칩 수를 상기 월시 코드의 칩 수에 의한 모듈로 가산하는 모듈로 가산기와,

   상기 월시 코드 발생을 위한 월시함수 인덱스와 상기 모듈로 가산기의 출력에 의해 상기 제1지연시간만큼 지연된 월시 코드를 발생하는 월시 발생기와,

   상기 제1지연부에 의해 지연된 데이터 심볼을 상기 월시 코드에 의해 월시 커버링하는 월시 커버와,

   상기 제1지연시간만큼 지연된 쇼트 PN 코드를 발생하는 PN 코드 발생기와,

   상기 월시 커버의 출력을 상기 지연된 쇼트 PN 코드에 의해 직교 대역확산하여 상기 베이스밴드 필터로 출력하는 직교 대역확산기를 구비함을 특징으로 하는 섹터별 지연 송신장치.

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